JPH09128989A - サンプルアンドホールド回路 - Google Patents
サンプルアンドホールド回路Info
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- JPH09128989A JPH09128989A JP7302273A JP30227395A JPH09128989A JP H09128989 A JPH09128989 A JP H09128989A JP 7302273 A JP7302273 A JP 7302273A JP 30227395 A JP30227395 A JP 30227395A JP H09128989 A JPH09128989 A JP H09128989A
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Abstract
(57)【要約】
【課題】 ホールドモード時に入力信号の変化が出力に
影響を与えないようにしたサンプルアンドホールド回路
を提供する。 【解決手段】 入力部となる第１の差動増幅回路12の一
対の出力端に、サンプルホールドパルスで制御される一
対のスイッチ部からなる第１のスイッチ回路14の入力端
を接続し、一方の出力端を第１の差動増幅回路12の負荷
15に接続し、他方の出力端を電源に接続し、第１のスイ
ッチ回路14と負荷15の接続端には、第１及び第２の出力
トランジスタＱ５，Ｑ９のベースと、サンプルホールド
パルスで制御される一対のスイッチ部からなる第２のス
イッチ回路16の入力端とがそれぞれ接続され、第２のス
イッチ回路16の出力端には、第１及び第２の出力トラン
ジスタＱ５，Ｑ９のエミッタとホールド用コンデンサＣ
１，Ｃ２と第２の差動増幅回路17の入力端とをそれぞれ
接続して、サンプルアンドホールド回路を構成する。
影響を与えないようにしたサンプルアンドホールド回路
を提供する。 【解決手段】 入力部となる第１の差動増幅回路12の一
対の出力端に、サンプルホールドパルスで制御される一
対のスイッチ部からなる第１のスイッチ回路14の入力端
を接続し、一方の出力端を第１の差動増幅回路12の負荷
15に接続し、他方の出力端を電源に接続し、第１のスイ
ッチ回路14と負荷15の接続端には、第１及び第２の出力
トランジスタＱ５，Ｑ９のベースと、サンプルホールド
パルスで制御される一対のスイッチ部からなる第２のス
イッチ回路16の入力端とがそれぞれ接続され、第２のス
イッチ回路16の出力端には、第１及び第２の出力トラン
ジスタＱ５，Ｑ９のエミッタとホールド用コンデンサＣ
１，Ｃ２と第２の差動増幅回路17の入力端とをそれぞれ
接続して、サンプルアンドホールド回路を構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、サンプルアンド
ホールド回路に関し、特にホールドモード時に入力信号
の変化が出力に現れる、いわゆるフィードスルー特性を
改善できるようにしたサンプルアンドホールド回路に関
する。
ホールド回路に関し、特にホールドモード時に入力信号
の変化が出力に現れる、いわゆるフィードスルー特性を
改善できるようにしたサンプルアンドホールド回路に関
する。
【０００２】
【従来の技術】サンプルアンドホールド回路としては、
従来、図５に示すような構成のものが知られている（例
えば、特公平６−３２２３７号公報，IEEE J, Solid-St
ate Circuits, VOL.27, No.7, 1992, Page 988〜992 参
照）。このサンプルアンドホールド回路は、トランジス
タＱ１，Ｑ２、抵抗Ｒ１、電流源Ｉ１，Ｉ２からなる第
１の差動増幅回路１の出力負荷抵抗Ｒ２，Ｒ３に、トラ
ンジスタＱ３，Ｑ４，Ｑ５，Ｑ６、抵抗Ｒ４、電流源Ｉ
３，Ｉ５からなる第１のスイッチ部２と、トランジスタ
Ｑ７，Ｑ８，Ｑ９，Ｑ10、抵抗Ｒ５、電流源Ｉ４，Ｉ６
からなる第２のスイッチ部３の各入力トランジスタＱ
６，Ｑ10のベースをそれぞれ接続し、該第１及び第２の
スイッチ部の出力端にホールドコンデンサＣ１，Ｃ２を
接続すると共に、第２の差動増幅回路４の入力端を接続
して構成されている。そして、第１及び第２のスイッチ
部２，３を構成するトランジスタＱ３，Ｑ４及びＱ７，
Ｑ８には、サンプルホールドパルス回路５からサンプル
ホールドパルスが印加されるようになっており、６は入
力信号源を示している。
従来、図５に示すような構成のものが知られている（例
えば、特公平６−３２２３７号公報，IEEE J, Solid-St
ate Circuits, VOL.27, No.7, 1992, Page 988〜992 参
照）。このサンプルアンドホールド回路は、トランジス
タＱ１，Ｑ２、抵抗Ｒ１、電流源Ｉ１，Ｉ２からなる第
１の差動増幅回路１の出力負荷抵抗Ｒ２，Ｒ３に、トラ
ンジスタＱ３，Ｑ４，Ｑ５，Ｑ６、抵抗Ｒ４、電流源Ｉ
３，Ｉ５からなる第１のスイッチ部２と、トランジスタ
Ｑ７，Ｑ８，Ｑ９，Ｑ10、抵抗Ｒ５、電流源Ｉ４，Ｉ６
からなる第２のスイッチ部３の各入力トランジスタＱ
６，Ｑ10のベースをそれぞれ接続し、該第１及び第２の
スイッチ部の出力端にホールドコンデンサＣ１，Ｃ２を
接続すると共に、第２の差動増幅回路４の入力端を接続
して構成されている。そして、第１及び第２のスイッチ
部２，３を構成するトランジスタＱ３，Ｑ４及びＱ７，
Ｑ８には、サンプルホールドパルス回路５からサンプル
ホールドパルスが印加されるようになっており、６は入
力信号源を示している。
【０００３】そして、第１及び第２のスイッチ部２，３
の抵抗Ｒ４，Ｒ５には、ホールドモード時に電流源Ｉ
３，Ｉ４からの電流がそれぞれ流れることにより、トラ
ンジスタＱ５及びＱ９をカットオフさせて、スイッチの
動作をさせる役目をしており、またこの構成の サンプ
ルホールドパルス回路は、差動構成となっており、ホー
ルドコンデンサＣ１，Ｃ２の同期変動分は第２の差動増
幅回路４により除去されるため、サンプルアンドホール
ド回路特性におけるドループレート及びスイッチングト
ランジェントが良好な構成となっている。
の抵抗Ｒ４，Ｒ５には、ホールドモード時に電流源Ｉ
３，Ｉ４からの電流がそれぞれ流れることにより、トラ
ンジスタＱ５及びＱ９をカットオフさせて、スイッチの
動作をさせる役目をしており、またこの構成の サンプ
ルホールドパルス回路は、差動構成となっており、ホー
ルドコンデンサＣ１，Ｃ２の同期変動分は第２の差動増
幅回路４により除去されるため、サンプルアンドホール
ド回路特性におけるドループレート及びスイッチングト
ランジェントが良好な構成となっている。
【０００４】
【発明が解決しようとする課題】ところで、図５に示し
た従来の差動型サンプルアンドホールド回路において
は、入力信号の変動量（振幅）が小さい場合、及び入力
信号の変化速度（周波数）が遅い場合には、ホールドモ
ード時に入力信号の変化は出力にあまり現れない。しか
し入力信号の変化量が大きく変化スピードが速い場合、
ホールドモード時であるにも拘らず入力信号の変化が出
力に現れ、フィードスルー特性として問題となってく
る。
た従来の差動型サンプルアンドホールド回路において
は、入力信号の変動量（振幅）が小さい場合、及び入力
信号の変化速度（周波数）が遅い場合には、ホールドモ
ード時に入力信号の変化は出力にあまり現れない。しか
し入力信号の変化量が大きく変化スピードが速い場合、
ホールドモード時であるにも拘らず入力信号の変化が出
力に現れ、フィードスルー特性として問題となってく
る。
【０００５】この問題の発生理由は次のとおりである。
すなわち、入力信号の変動が第１の差動増幅回路１を通
って第１及び第２のスイッチ部２，３のトランジスタＱ
５，Ｑ９のベースに、ほぼ同じ変動量で伝達されるた
め、ホールドモード時でも、カットオフしているトラン
ジスタＱ５，Ｑ９のベース・エミッタ接合容量を通っ
て、ホールドコンデンサＣ１，Ｃ２を充放電し、その結
果、ホールドコンデンサＣ１，Ｃ２の充電電圧の変動分
の差が、第２の差動増幅回路４から現れることとなる。
また、この従来のサンプルアンドホールド回路では、ト
ランジスタＱ５とＱ９を逆バイアスにしてカットオフさ
せるための抵抗Ｒ４，Ｒ５と、トランジスタＱ３，Ｑ７
のコレクタ・サブストレート間容量等の寄生容量のため
に、サンプルモードでの周波数特性（高域）に制限がか
かるという問題点があった。
すなわち、入力信号の変動が第１の差動増幅回路１を通
って第１及び第２のスイッチ部２，３のトランジスタＱ
５，Ｑ９のベースに、ほぼ同じ変動量で伝達されるた
め、ホールドモード時でも、カットオフしているトラン
ジスタＱ５，Ｑ９のベース・エミッタ接合容量を通っ
て、ホールドコンデンサＣ１，Ｃ２を充放電し、その結
果、ホールドコンデンサＣ１，Ｃ２の充電電圧の変動分
の差が、第２の差動増幅回路４から現れることとなる。
また、この従来のサンプルアンドホールド回路では、ト
ランジスタＱ５とＱ９を逆バイアスにしてカットオフさ
せるための抵抗Ｒ４，Ｒ５と、トランジスタＱ３，Ｑ７
のコレクタ・サブストレート間容量等の寄生容量のため
に、サンプルモードでの周波数特性（高域）に制限がか
かるという問題点があった。
【０００６】本発明は、従来のサンプルアンドホールド
回路における上記問題点を解消するためになされたもの
で、ホールドモード時に入力信号の変化が出力に影響を
与えないようにしたサンプルアンドホールド回路を提供
することを目的とする。
回路における上記問題点を解消するためになされたもの
で、ホールドモード時に入力信号の変化が出力に影響を
与えないようにしたサンプルアンドホールド回路を提供
することを目的とする。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
め、請求項１記載の発明は、差動増幅回路を入力部にも
つサンプルアンドホールド回路において、前記入力部を
構成する第１の差動増幅回路の一対の出力端に、サンプ
ルホールドパルスにより制御される一対の１入力２出力
型のスイッチ部からなる第１のスイッチ回路の入力端を
それぞれ接続し、該第１のスイッチ回路の一方の一対の
出力端を前記第１の差動増幅回路の一対の負荷に接続
し、第１のスイッチ回路の他方の一対の出力端を入出力
信号経路外の回路に接続し、前記第１のスイッチ回路と
一対の負荷との接続端には、それぞれ第１及び第２の出
力トランジスタの制御電極と、サンプルホールドパルス
により制御される一対の入出力切替型のスイッチ部から
なる第２のスイッチ回路の一対の入力端とがそれぞれ接
続され、該第２のスイッチ回路の一対の出力端には、前
記第１及び第２の出力トランジスタの主電極とホールド
コンデンサと第２の差動増幅回路の入力とがそれぞれ接
続され、前記第２のスイッチ回路の一対の共通端子に
は、それぞれ基準電流源を接続して構成するものであ
る。このように構成することにより、ホールドモード時
には、入力部を構成する第１の差動増幅回路の出力電流
は入出力信号経路外に流れ、入力信号は第２のスイッチ
回路の入力端には伝達されず、したがって入力信号が出
力に影響しなくなり、フィードスルー特性が良好なサン
プル（トラック）アンドホールド回路を実現することが
できる。
め、請求項１記載の発明は、差動増幅回路を入力部にも
つサンプルアンドホールド回路において、前記入力部を
構成する第１の差動増幅回路の一対の出力端に、サンプ
ルホールドパルスにより制御される一対の１入力２出力
型のスイッチ部からなる第１のスイッチ回路の入力端を
それぞれ接続し、該第１のスイッチ回路の一方の一対の
出力端を前記第１の差動増幅回路の一対の負荷に接続
し、第１のスイッチ回路の他方の一対の出力端を入出力
信号経路外の回路に接続し、前記第１のスイッチ回路と
一対の負荷との接続端には、それぞれ第１及び第２の出
力トランジスタの制御電極と、サンプルホールドパルス
により制御される一対の入出力切替型のスイッチ部から
なる第２のスイッチ回路の一対の入力端とがそれぞれ接
続され、該第２のスイッチ回路の一対の出力端には、前
記第１及び第２の出力トランジスタの主電極とホールド
コンデンサと第２の差動増幅回路の入力とがそれぞれ接
続され、前記第２のスイッチ回路の一対の共通端子に
は、それぞれ基準電流源を接続して構成するものであ
る。このように構成することにより、ホールドモード時
には、入力部を構成する第１の差動増幅回路の出力電流
は入出力信号経路外に流れ、入力信号は第２のスイッチ
回路の入力端には伝達されず、したがって入力信号が出
力に影響しなくなり、フィードスルー特性が良好なサン
プル（トラック）アンドホールド回路を実現することが
できる。
【０００８】また請求項２記載の発明は、請求項１記載
のサンプルアンドホールド回路において、第１のスイッ
チ回路の他方の一対の出力端を、第１の差動増幅回路の
一対の負荷の基準電圧を生成するレベルシフト回路に接
続して構成するものである。このように構成することに
より、出力トランジスタのカットオフ状態が信号伝達経
路外のレベルシフト回路で設定されるため、周波数特性
も良好なサンプルアンドホールド回路が得られる。
のサンプルアンドホールド回路において、第１のスイッ
チ回路の他方の一対の出力端を、第１の差動増幅回路の
一対の負荷の基準電圧を生成するレベルシフト回路に接
続して構成するものである。このように構成することに
より、出力トランジスタのカットオフ状態が信号伝達経
路外のレベルシフト回路で設定されるため、周波数特性
も良好なサンプルアンドホールド回路が得られる。
【０００９】
【発明の実施の形態】次に、実施の形態について説明す
る。図１は、本発明に係るサンプルアンドホールド回路
の第１の実施の形態を示すブロック構成図である。この
実施の形態は、一対の出力端をもつ第１の差動増幅回路
からなる入力部12の出力端を、サンプルホールドパルス
回路13からのサンプルホールドパルスにより切り替え制
御される第１のスイッチ回路14の入力に接続する。該第
１のスイッチ回路14は一対の１入力２出力型のスイッチ
部で構成されており、サンプル（トラック）モード時
は、入力部12は一方の一対の出力端を介して負荷15の一
端にそれぞれ接続しされ、ホールドモード時は負荷15に
接続されずに、他方の一対の出力端を介して電源ＶCCに
接続される構成となっている。また第１のスイッチ回路
14と負荷15との接続端は、抵抗Ｒ４，Ｒ５を介して第１
及び第２の出力トランジスタＱ５，Ｑ９のベースと、同
じくサンプルホールドパルス回路13からのサンプルホー
ルドパルスにより切り替え制御される入出力切替型の一
対のスイッチ部からなる第２のスイッチ回路16の一対の
入力端にそれぞれ接続され、第１及び第２の出力トラン
ジスタＱ５，Ｑ９のエミッタは、第２のスイッチ回路16
の一対の出力端と、ホールドコンデンサＣ１，Ｃ２と、
第２の差動増幅回路17の入力端にそれぞれ接続されてい
る。なお、図１において、11は入力信号源、ＣＡ，ＣＢ
は出力トランジスタＱ５，Ｑ９の寄生容量を示してい
る。
る。図１は、本発明に係るサンプルアンドホールド回路
の第１の実施の形態を示すブロック構成図である。この
実施の形態は、一対の出力端をもつ第１の差動増幅回路
からなる入力部12の出力端を、サンプルホールドパルス
回路13からのサンプルホールドパルスにより切り替え制
御される第１のスイッチ回路14の入力に接続する。該第
１のスイッチ回路14は一対の１入力２出力型のスイッチ
部で構成されており、サンプル（トラック）モード時
は、入力部12は一方の一対の出力端を介して負荷15の一
端にそれぞれ接続しされ、ホールドモード時は負荷15に
接続されずに、他方の一対の出力端を介して電源ＶCCに
接続される構成となっている。また第１のスイッチ回路
14と負荷15との接続端は、抵抗Ｒ４，Ｒ５を介して第１
及び第２の出力トランジスタＱ５，Ｑ９のベースと、同
じくサンプルホールドパルス回路13からのサンプルホー
ルドパルスにより切り替え制御される入出力切替型の一
対のスイッチ部からなる第２のスイッチ回路16の一対の
入力端にそれぞれ接続され、第１及び第２の出力トラン
ジスタＱ５，Ｑ９のエミッタは、第２のスイッチ回路16
の一対の出力端と、ホールドコンデンサＣ１，Ｃ２と、
第２の差動増幅回路17の入力端にそれぞれ接続されてい
る。なお、図１において、11は入力信号源、ＣＡ，ＣＢ
は出力トランジスタＱ５，Ｑ９の寄生容量を示してい
る。
【００１０】このように構成されたサンプルアンドホー
ルド回路においては、ホールドモード時に第１の差動増
幅回路からなる入力部12の入力に対する一対の出力電流
は、第１のスイッチ回路14により第１の差動増幅回路の
負荷15に流れないため、入力信号は第２のスイッチ回路
16の入力端に伝達されない。その結果、第２のスイッチ
回路16に接続された第１及び第２の出力トランジスタＱ
５，Ｑ９の寄生容量ＣＡ，ＣＢが存在していても、ホー
ルドモード時は、入力信号が出力に現れることがなくな
り、フィードスルー特性が良好なサンプルアンドホール
ド回路が得られる。
ルド回路においては、ホールドモード時に第１の差動増
幅回路からなる入力部12の入力に対する一対の出力電流
は、第１のスイッチ回路14により第１の差動増幅回路の
負荷15に流れないため、入力信号は第２のスイッチ回路
16の入力端に伝達されない。その結果、第２のスイッチ
回路16に接続された第１及び第２の出力トランジスタＱ
５，Ｑ９の寄生容量ＣＡ，ＣＢが存在していても、ホー
ルドモード時は、入力信号が出力に現れることがなくな
り、フィードスルー特性が良好なサンプルアンドホール
ド回路が得られる。
【００１１】上記第１の実施の形態で示したサンプルア
ンドホールド回路では、出力トランジスタＱ５，Ｑ９を
カットオフさせるための抵抗Ｒ４，Ｒ５が信号伝達経路
に存在するため、その抵抗と第２のスイッチ回路を構成
するトランジスタの寄生容量によって、サンプルモード
時の高周波特性が劣化するという問題点があるが、これ
を改善するための第２の実施の形態を図２に基づいて説
明する。なお、図２において図１に示した第１の実施の
形態と同一又は対応する構成要素には同一の符号を付し
て示している。この実施の形態は、ホールドモード時に
第１のスイッチ回路14を、負荷15の基準電圧を供給する
レベルシフト回路18に接続すると共に、抵抗Ｒ４，Ｒ５
を取り除いて、負荷15と第１のスイッチ回路14との接続
点を直接第１及び第２の出力トランジスタＱ５，Ｑ９に
接続し、また第２のスイッチ回路16をホールドモード時
に入力側を電源に接続するように構成している。
ンドホールド回路では、出力トランジスタＱ５，Ｑ９を
カットオフさせるための抵抗Ｒ４，Ｒ５が信号伝達経路
に存在するため、その抵抗と第２のスイッチ回路を構成
するトランジスタの寄生容量によって、サンプルモード
時の高周波特性が劣化するという問題点があるが、これ
を改善するための第２の実施の形態を図２に基づいて説
明する。なお、図２において図１に示した第１の実施の
形態と同一又は対応する構成要素には同一の符号を付し
て示している。この実施の形態は、ホールドモード時に
第１のスイッチ回路14を、負荷15の基準電圧を供給する
レベルシフト回路18に接続すると共に、抵抗Ｒ４，Ｒ５
を取り除いて、負荷15と第１のスイッチ回路14との接続
点を直接第１及び第２の出力トランジスタＱ５，Ｑ９に
接続し、また第２のスイッチ回路16をホールドモード時
に入力側を電源に接続するように構成している。
【００１２】このように構成することにより、ホールド
モード時に、第１のスイッチ回路14をレベルシフト回路
18へ接続し、第１のスイッチ回路14を流れる電流をレベ
ルシフト回路18に流すことにより、第１及び第２の出力
トランジスタＱ５，Ｑ９を逆バイアスレベルに設定しカ
ットオフさせることにより、第１の実施の形態における
抵抗Ｒ４，Ｒ５を取り除いた高周波特性が良好な動作が
得られる。
モード時に、第１のスイッチ回路14をレベルシフト回路
18へ接続し、第１のスイッチ回路14を流れる電流をレベ
ルシフト回路18に流すことにより、第１及び第２の出力
トランジスタＱ５，Ｑ９を逆バイアスレベルに設定しカ
ットオフさせることにより、第１の実施の形態における
抵抗Ｒ４，Ｒ５を取り除いた高周波特性が良好な動作が
得られる。
【００１３】
【実施例】次に具体的な実施例について説明する。図３
は具体的な第１実施例を示す回路構成図であり、図５に
示した従来例と同一又は対応する部材には、同一符号を
付して示している。この実施例においては、入力部とな
る第１の差動増幅回路を構成するトランジスタＱ１，Ｑ
２のベースに入力信号源６を接続すると共に、それらの
コレクタに、エミッタを共通に接続しているトランジス
タＱ11，Ｑ13とＱ12，Ｑ14を、それぞれ接続し、またト
ランジスタＱ11とＱ12のベースを共通に接続すると共
に、トランジスタＱ13とＱ14のベースも共通に接続し
て、それらのベース両端に、サンプルホールドモードを
切り換えるパルス信号をサンプルホールドパルス回路５
より印加するように構成する。そしてトランジスタＱ13
とＱ14のコレクタには、それぞれ負荷抵抗Ｒ２，Ｒ３が
接続され、負荷抵抗Ｒ２，Ｒ３の他端は共通に接続さ
れ、コレクタとベースを電源に共通に接続したトランジ
スタＱ15のエミッタに接続されている。一方、トランジ
スタＱ11とＱ12のコレクタは電源ＶCCに接続されてい
る。また負荷抵抗Ｒ２，Ｒ３とトランジスタＱ12，Ｑ13
との接続端には、第２のスイッチ回路を構成する一対の
スイッチ部の各入力トランジスタＱ６，Ｑ10のベースが
接続されている。なお、図３において、Ｃ１，Ｃ２はホ
ールド用コンデンサ、Ｉ１〜Ｉ４は基準電流源、Ｉ５，
Ｉ６はバイアス電流源、４は第２の差動増幅回路、Ｒ
４，Ｒ５は一対のスイッチ部の各出力トランジスタＱ
５，Ｑ９をカットオフさせるための抵抗である。
は具体的な第１実施例を示す回路構成図であり、図５に
示した従来例と同一又は対応する部材には、同一符号を
付して示している。この実施例においては、入力部とな
る第１の差動増幅回路を構成するトランジスタＱ１，Ｑ
２のベースに入力信号源６を接続すると共に、それらの
コレクタに、エミッタを共通に接続しているトランジス
タＱ11，Ｑ13とＱ12，Ｑ14を、それぞれ接続し、またト
ランジスタＱ11とＱ12のベースを共通に接続すると共
に、トランジスタＱ13とＱ14のベースも共通に接続し
て、それらのベース両端に、サンプルホールドモードを
切り換えるパルス信号をサンプルホールドパルス回路５
より印加するように構成する。そしてトランジスタＱ13
とＱ14のコレクタには、それぞれ負荷抵抗Ｒ２，Ｒ３が
接続され、負荷抵抗Ｒ２，Ｒ３の他端は共通に接続さ
れ、コレクタとベースを電源に共通に接続したトランジ
スタＱ15のエミッタに接続されている。一方、トランジ
スタＱ11とＱ12のコレクタは電源ＶCCに接続されてい
る。また負荷抵抗Ｒ２，Ｒ３とトランジスタＱ12，Ｑ13
との接続端には、第２のスイッチ回路を構成する一対の
スイッチ部の各入力トランジスタＱ６，Ｑ10のベースが
接続されている。なお、図３において、Ｃ１，Ｃ２はホ
ールド用コンデンサ、Ｉ１〜Ｉ４は基準電流源、Ｉ５，
Ｉ６はバイアス電流源、４は第２の差動増幅回路、Ｒ
４，Ｒ５は一対のスイッチ部の各出力トランジスタＱ
５，Ｑ９をカットオフさせるための抵抗である。
【００１４】このように構成した第１実施例のサンプル
アンドホールド回路は、図１に示した第１の実施の形態
に対応するもので、入力部となる第１の差動増幅回路を
構成するトランジスタＱ１及びＱ２のコレクタ電流は、
ホールドモード時にサンプルホールドパルス回路５から
のパルス信号により、トランジスタＱ11，Ｑ12のベース
電圧を、トランジスタＱ13，Ｑ14より約 200ｍＶ以上高
くすることにより、トランジスタＱ11，Ｑ12のエミッタ
側に全て流れるため、負荷抵抗Ｒ２，Ｒ３には流れず、
その結果、入力信号は第２のスイッチ回路を構成する一
対のスイッチ部の各出力トランジスタＱ５，Ｑ９のベー
スには伝達されなくなり、フィードスルー特性が良好と
なる。
アンドホールド回路は、図１に示した第１の実施の形態
に対応するもので、入力部となる第１の差動増幅回路を
構成するトランジスタＱ１及びＱ２のコレクタ電流は、
ホールドモード時にサンプルホールドパルス回路５から
のパルス信号により、トランジスタＱ11，Ｑ12のベース
電圧を、トランジスタＱ13，Ｑ14より約 200ｍＶ以上高
くすることにより、トランジスタＱ11，Ｑ12のエミッタ
側に全て流れるため、負荷抵抗Ｒ２，Ｒ３には流れず、
その結果、入力信号は第２のスイッチ回路を構成する一
対のスイッチ部の各出力トランジスタＱ５，Ｑ９のベー
スには伝達されなくなり、フィードスルー特性が良好と
なる。
【００１５】次に、第２実施例を図４に基づいて説明す
る。この実施例は、図２に示した第２の実施の形態に対
応するもので、トランジスタＱ11，Ｑ12のコレクタを抵
抗Ｒ６を介して電源ＶCCに接続すると共に、トランジス
タＱ15のベースに接続し、トランジスタＱ15と抵抗Ｒ６
によりレベルシフト回路を構成している。更に、抵抗Ｒ
４，Ｒ５を取り除いて、第２のスイッチ回路を構成する
一対のスイッチ部の各入力トランジスタＱ６，Ｑ10のエ
ミッタを、各出力トランジスタＱ５，Ｑ９のベースに直
結すると共に、一対の各スイッチ部を構成するトランジ
スタＱ３，Ｑ７のコレクタを電源ＶCCに接続して構成す
るもので、他の構成は第１実施例と同様である。
る。この実施例は、図２に示した第２の実施の形態に対
応するもので、トランジスタＱ11，Ｑ12のコレクタを抵
抗Ｒ６を介して電源ＶCCに接続すると共に、トランジス
タＱ15のベースに接続し、トランジスタＱ15と抵抗Ｒ６
によりレベルシフト回路を構成している。更に、抵抗Ｒ
４，Ｒ５を取り除いて、第２のスイッチ回路を構成する
一対のスイッチ部の各入力トランジスタＱ６，Ｑ10のエ
ミッタを、各出力トランジスタＱ５，Ｑ９のベースに直
結すると共に、一対の各スイッチ部を構成するトランジ
スタＱ３，Ｑ７のコレクタを電源ＶCCに接続して構成す
るもので、他の構成は第１実施例と同様である。
【００１６】この実施例においては、抵抗Ｒ６はホール
ドモード時にトランジスタＱ11，Ｑ12のコレクタ電流を
流すことにより、第２のスイッチ回路の一対のスイッチ
部を構成する各出力トランジスタＱ５，Ｑ９のベースの
電圧を下げ、該トランジスタＱ５，Ｑ９をカットオフさ
せる。
ドモード時にトランジスタＱ11，Ｑ12のコレクタ電流を
流すことにより、第２のスイッチ回路の一対のスイッチ
部を構成する各出力トランジスタＱ５，Ｑ９のベースの
電圧を下げ、該トランジスタＱ５，Ｑ９をカットオフさ
せる。
【００１７】次に、抵抗Ｒ６の設定値Ｒ6 について説明
する。サンプルモード時のホールド用コンデンサＣ１又
はＣ２の電圧ＶCSは、入力信号が最大に変化した場合、
おおよそ次式（１）で表される電圧となる。 ＶCS＝ＶCC−ＶBEQ15 −Ｒ3 （Ｉ1 ＋Ｉ2 ）−ＶBEQ6−ＶBEQ5 ・・・（１） ここで、ＶBEQ15 はトランジスタＱ15のベース・エミッ
タ間電圧、Ｒ3 は抵抗Ｒ３の抵抗値、Ｉ1 ，Ｉ2 は電流
源Ｉ１，Ｉ２の電流値、ＶBEQ6，ＶBEQ5はトランジスタ
Ｑ６，Ｑ５のベース・エミッタ間電圧である。また、ホ
ールドモード時のトランジスタＱ５又はＱ９のベース電
圧ＶCHは、おおよそ次式（２）で表される。 ＶCH＝ＶCC−Ｒ6 （Ｉ1 ＋Ｉ2 ）−ＶBEQ15 −ＶBEQ6 ・・・・・・・（２） トランジスタＱ５又はＱ９の逆バイアス電圧レベルをＶ
EBQ5，ＶEBQ9とすると、次式（３）が成立する。 ＶCS−ＶCH＝ＶEBQ5−ＶBEQ5 ・・・・・・・・・・（３） 上記（１），（２），（３）式より、Ｒ6 は次式（４）
で表される。 Ｒ6 ＝Ｒ3 ＋ＶEBQ5／（Ｉ1 ＋Ｉ2 ） ・・・・・・（４）
する。サンプルモード時のホールド用コンデンサＣ１又
はＣ２の電圧ＶCSは、入力信号が最大に変化した場合、
おおよそ次式（１）で表される電圧となる。 ＶCS＝ＶCC−ＶBEQ15 −Ｒ3 （Ｉ1 ＋Ｉ2 ）−ＶBEQ6−ＶBEQ5 ・・・（１） ここで、ＶBEQ15 はトランジスタＱ15のベース・エミッ
タ間電圧、Ｒ3 は抵抗Ｒ３の抵抗値、Ｉ1 ，Ｉ2 は電流
源Ｉ１，Ｉ２の電流値、ＶBEQ6，ＶBEQ5はトランジスタ
Ｑ６，Ｑ５のベース・エミッタ間電圧である。また、ホ
ールドモード時のトランジスタＱ５又はＱ９のベース電
圧ＶCHは、おおよそ次式（２）で表される。 ＶCH＝ＶCC−Ｒ6 （Ｉ1 ＋Ｉ2 ）−ＶBEQ15 −ＶBEQ6 ・・・・・・・（２） トランジスタＱ５又はＱ９の逆バイアス電圧レベルをＶ
EBQ5，ＶEBQ9とすると、次式（３）が成立する。 ＶCS−ＶCH＝ＶEBQ5−ＶBEQ5 ・・・・・・・・・・（３） 上記（１），（２），（３）式より、Ｒ6 は次式（４）
で表される。 Ｒ6 ＝Ｒ3 ＋ＶEBQ5／（Ｉ1 ＋Ｉ2 ） ・・・・・・（４）
【００１８】このように、抵抗Ｒ６の値Ｒ6 を設定する
ことにより、図３に示した第１実施例における第２のス
イッチ回路を構成する一対のスイッチ部の抵抗Ｒ４，Ｒ
５を除去することができ、これにより、これらの抵抗Ｒ
４，Ｒ５とトランジスタＱ３，Ｑ７に寄生するコレクタ
・サブストレート間容量等の寄生容量によるサンプル
（トラック）モード時における周波数特性の劣化を防止
することができる。
ことにより、図３に示した第１実施例における第２のス
イッチ回路を構成する一対のスイッチ部の抵抗Ｒ４，Ｒ
５を除去することができ、これにより、これらの抵抗Ｒ
４，Ｒ５とトランジスタＱ３，Ｑ７に寄生するコレクタ
・サブストレート間容量等の寄生容量によるサンプル
（トラック）モード時における周波数特性の劣化を防止
することができる。
【００１９】
【発明の効果】以上詳細に説明したように、請求項１記
載の発明によれば、ホールドモード時に入力信号が出力
に影響しなくなり、フィードスルー特性が良好なサンプ
ルアンドホールド回路を実現することができる。また請
求項２記載の発明によれば、出力トランジスタのカット
オフ状態を信号伝達経路以外の回路で設定することがで
きるので、周波数特性も良好なサンプルアンドホールド
回路が得られる。
載の発明によれば、ホールドモード時に入力信号が出力
に影響しなくなり、フィードスルー特性が良好なサンプ
ルアンドホールド回路を実現することができる。また請
求項２記載の発明によれば、出力トランジスタのカット
オフ状態を信号伝達経路以外の回路で設定することがで
きるので、周波数特性も良好なサンプルアンドホールド
回路が得られる。
【図１】本発明に係るサンプルアンドホールド回路の第
１の実施の形態を示すブロック構成図である。
１の実施の形態を示すブロック構成図である。
【図２】第２の実施の形態を示すブロック構成図であ
る。
る。
【図３】本発明の具体的な第１実施例を示す回路構成図
である。
である。
【図４】本発明の第２実施例を示す回路構成図である。
【図５】従来のサンプルアンドホールド回路の構成例を
示す回路構成図である。
示す回路構成図である。
１ 第１の差動増幅回路 ２ 第１のスイッチ部 ３ 第２のスイッチ部 ４ 第２の差動増幅回路 ５ サンプルホールドパルス回路 ６ 入力信号源 11 入力信号源 12 入力部 13 サンプルホールドパルス回路 14 第１のスイッチ回路 15 負荷 16 第２のスイッチ回路 17 第２の差動増幅回路 18 レベルシフト回路
Claims (2)
- 【請求項１】 差動増幅回路を入力部にもつサンプルア
ンドホールド回路において、前記入力部を構成する第１
の差動増幅回路の一対の出力端に、サンプルホールドパ
ルスにより制御される一対の１入力２出力型のスイッチ
部からなる第１のスイッチ回路の入力端をそれぞれ接続
し、該第１のスイッチ回路の一方の一対の出力端を前記
第１の差動増幅回路の一対の負荷に接続し、第１のスイ
ッチ回路の他方の一対の出力端を入出力信号経路外の回
路に接続し、前記第１のスイッチ回路と一対の負荷との
接続端には、それぞれ第１及び第２の出力トランジスタ
の制御電極と、サンプルホールドパルスにより制御され
る一対の入出力切替型のスイッチ部からなる第２のスイ
ッチ回路の一対の入力端とがそれぞれ接続され、該第２
のスイッチ回路の一対の出力端には、前記第１及び第２
の出力トランジスタの主電極とホールドコンデンサと第
２の差動増幅回路の入力とがそれぞれ接続され、前記第
２のスイッチ回路の一対の共通端子には、それぞれ基準
電流源を接続したことを特徴とするサンプルアンドホー
ルド回路。 - 【請求項２】 前記第１のスイッチ回路の他方の一対の
出力端を、前記第１の差動増幅回路の一対の負荷の基準
電圧を生成するレベルシフト回路に接続したことを特徴
とする請求項１記載のサンプルアンドホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30227395A JP3922737B2 (ja) | 1995-10-27 | 1995-10-27 | サンプルアンドホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30227395A JP3922737B2 (ja) | 1995-10-27 | 1995-10-27 | サンプルアンドホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09128989A true JPH09128989A (ja) | 1997-05-16 |
| JP3922737B2 JP3922737B2 (ja) | 2007-05-30 |
Family
ID=17907028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30227395A Expired - Fee Related JP3922737B2 (ja) | 1995-10-27 | 1995-10-27 | サンプルアンドホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3922737B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017153021A (ja) * | 2016-02-26 | 2017-08-31 | 日本電信電話株式会社 | トラック・アンド・ホールド回路 |
-
1995
- 1995-10-27 JP JP30227395A patent/JP3922737B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017153021A (ja) * | 2016-02-26 | 2017-08-31 | 日本電信電話株式会社 | トラック・アンド・ホールド回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3922737B2 (ja) | 2007-05-30 |
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Legal Events
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051227 |
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| A521 | Written amendment |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061114 |
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| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
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