JPS63132529A

JPS63132529A - 相補的出力電圧を発生するコードコンバータ

Info

Publication number: JPS63132529A
Application number: JP62228240A
Authority: JP
Inventors: ルディー　ヨハン　ファン　デプラッシュ
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1986-09-12
Filing date: 1987-09-11
Publication date: 1988-06-04
Also published as: KR880004649A; EP0259936A2; EP0259936B1; KR950010210B1; US4737766A; DE3788611D1; EP0259936A3; DE3788611T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、アナログ／デジタル（Ａ／Ｄ）コンバータの
ような装置に使用するのに適したコードコンバータに係
る。

従来の技術Ａ／Ｄコンバータを設計する場合には、速度、部品点数
及び精度を考慮することが重要である。

並列なコンバータは、アナログ入力電圧（一般にｒＶＩ
Ｊと称する）をｎビットデジタルコードに変換する際に
最大の速度を与える。ノードストローム（Ｎｏｒｄｇｔ
ｒｏｍ）氏等の英国特許第１，５４７゜９１８号又はフ
ジタ（Ｆｕｊｉｔａ）氏のＥＰＯパブリケーション１２
０，４２４に述べられたような典型的な並列Ａ／Ｄコン
バータは、ＶＩを同数の基準電圧と比較するために２個
の入力比較器を有している。

これらの比較器は、差動装置である０例えば。

ノードストローム氏の各比較器は、一対のＮＰＮトラン
ジスタを用いており、それらのエミッタは電流源に接続
されている。これらトランジスタ対のベースは、ＶＩ及
び対応する基準電圧に従う。

これらトランジスタのコレクタは、各負荷素子に接続さ
れた一対のラインに相補的な信号を発生する。各比較器
は、２つの状態の１つをとる。　ＶＩが１つの方向に入
力電圧範囲を横切るにつれて、次第に多数の比較器がそ
の状態の特定の１つを表わす出力を発生する。

論理回路網は、比較器により供給された「サーモメータ
」出力に基づいて作動して、２個の回路信号を発生する
。各回路信号は、通常は論理低レベルであり、ＶＩが入
力範囲の指定の部分にある時だけ論理高レベルに達する
。各信号の指定の部分は、他の各信号の指定の部分から
離れている（即ち、重畳しない）、又、これら指定の部
分は、入力範囲にわたってはゾ等しい間隔で分散されて
いる。このようにして、全ての回路信号は、ＶＩの現在
値に対応するもの以外はいつでも低レベルである。

コードコンバータは回路信号をデジタルコードに変換し
、このデジタルコードは、ｎ本の出力ラインに送られる
。ノードストローム氏等のコードコンバータは、２個の
ＮＰＮトランジスタで構成される。その各々は、所望の
コードに基づいて出力ラインに選択的に接続された１つ
以上のエミッタを有している。フジタ氏のコードコンバ
ータは、同じ極性の電界効果トランジスタ（ＦＥＴ）の
アレイであり、そのソースはアースされている。

ＦＥＴのドレインは、出力ラインに選択的に接続されて
いる。フジタ氏又はノードストローム氏等のコードコン
バータはシングルエンドのものであるから、出力コード
の各ビットが論理低レベルであるか論理高レベルである
かを判断するために基準を使用しなければならない。

並列なＡ／Ｄコンバータの主たる欠点は、非常に多数の
入力比較器があるために部品点数が多いことである。そ
の装置は、集積回路として実施する場合、大きなチップ
領域を必要とする。

部品点数を減少するためのより有望な手段の１つは、「
フォールディング」方式である１例えば、１９８４年６
月のＩＥＥＥ　　ＪＳＳＣの第３７４−３７８頁に掲載
されたパン・デ・ブリット（ｖａｎ　ｄａ　Ｇｒｉｆｔ
）氏等の「モノリシックの８ビツトビデオＡ／Ｄコンバ
ータ（Ａ　Ｍｏｎｏｌｉｔｈｉｃ　８−ｂｉｔＶｉｄｅ
ｏ　Ａ／Ｄ　Ｃｏｎｖｅｒｔｅｒ）Ｊと題する論文、及
び１９７９年１２月のＩＥＥＥ　　ＪＳＳＣの第９３８
−９４３頁に掲載されたパン・デ・プラッシュ（ｖａｎ
ｄｅ　Ｐｌａｇｓｃｈｅ）氏等の「高速７ビツトＡ／Ｄ
コンバータ（Ａ　’Ｈｉｇｈ−５ｐｅｅｄ　７　ｂｉｔ
　Ａ／Ｄ　Ｃｏｎｖｅｒｔｅｒ）Ｊ　と題する論文を参
照されたい、これらの各参考論文に述べられたように、
フォールディングＡ／Ｄコンバータは、粗い並列Ａ／Ｄ
コンバータと、フォールディング回路と、微細な並列Ａ
／Ｄコンバータとを備えている。粗いコンバータは、Ｖ
Ｉに基づいて直接動作し、デジタルコードのｍ個の最上
位ビットを形成する６フオ一ルデイング回路は、１組の
入力増幅器を備えており、これら増幅器は、ＶＩを、電
圧分割器から供給される少なくとも４つの別々の基準電
圧を比較する。これらの増幅器は、ＶＩの関数として繰
返し性の丸み付けされた三角形状の一対以上の相補的な
波形を直接発生するように相互接続される。各波形の極
限値は、選択された基準電圧に基づ＜ＶＩ値で生じる。

微細なコンバータは、これらの波形に基づいて動作して
他のｎ−ｍビットを形成する。

フォールディングＡ／Ｄコンバータは、それと等価な並
列コンバータよりも非常に少数の比較器（入力増幅器を
含む）しか使用していない、チップ領域は、著しく減少
される。然し乍ら、上記の一体的なやり方で繰返し性の
丸み付けされた三角波形を形成する場合には、フォール
ディングコンバータがノイズに対して甚だしく敏感なも
のとなる。そこで、この問題を克服する簡単な技術が要
望される。

発明の構成本発明の主たる特徴は、入力コードを、一対以上の相補
的な信号より成る出力コードに変換する回路にある。本
発明のコードコンバータはダブルエンドのものであるか
ら、出力コードの各ビットが高レベルであるか低レベル
であるかを確認するために基準を使用する必要がない、
従って、上記したシングルエンドのコードコンバータの
場合よりも優れた精度が得られる０周波数応答も優れて
いる。

本発明の１つの特徴において、本発明のコードコンバー
タは、３つ以上の同様の構成の増幅器を使用しており、
これらの増幅器は、各々、入力コードを与える同数の別
々の回路信号に対応している。各増幅器は、第１の流れ
電極と、第２の流れ電極と、対応する回路信号を受け取
る制御電極とを有している。各増幅器の流れ電極間で移
動する電荷キャリアは、制御電極の制御のもとでその第
１電極で発生しそしてその第２電極で終わる。

第１電極は電流源に接続される。第２電極は、一対のラ
インの一方又は他方に選択的に接続され、各ラインが第
２電極の少なくとも１つに接続されるようになっている
０次いで、これらラインは、出力コードを構成する一対
のほゞ相補的な信号を発生するように各々の負荷素子に
接続される。

本発明の別の特徴において、コードコンバータは、入力
範囲にわたって変化する入力パラメータに応答して入力
コードを発生するサーモメータ入力部を有する回路の一
部分である。入力コードは、３つ以上の別々の回路信号
で形成される。その各々は、他の各々の回路信号に対す
る指定の部分から離れた入力範囲の指定の部分内にパラ
メータがある時に高レベル値に到達する。上記の指定の
部分は、入力範囲にわたってはゾ等しい間隔で分散され
る。この場合も、コードコンバータは、上記した形式の
３つ以上の同様の構成の増幅器を用いている。各増幅器
の制御電極は、対応する回路信号を受け取る。その信号
がその高レベル値に到達した時に、増幅器は最大の導通
状態となる。

第１の電極は、電圧源に接続される。第２の電極は、上
記したように、各負荷素子に接続された一対のラインに
接続される。これらのラインは、相補的な出力コードを
供給する。

本発明のコードコンバータは、フォールディングＡ／Ｄ
コンバータのフォールディング回路に有用である。公知
のフォールディングＡ／Ｄコンバータの一体的なフォー
ルディング回路に比して、本発明のＡ／Ｄコンバータの
フォールディング回路は、繰返し性の三角状波形を発生
するのに一対の機能的に異なる部分を使用している。２
つの部分に分割することにより、ノイズに対する敏感さ
が低減され、精度が改善される。

これら部分の一方は、４つ以上の基準電圧の異なった対
に各々関連した３つ以上の回路信号番発生する。各回路
信号の波形は、丸み付けされた三角形状のものであって
、これは、入力電圧が基準電圧の関連する対間にある時
に高レベル値に到達する。他方の部分は、本発明のコー
ドコンバータを使用して、これらの波形を選択的に合成
し、繰り返し性の三角波形を形成する。

実施例添付図面の第１図は、コードコンバータ１０を含む回路
を示し、このコードコンバータは、Ｍ＋２個の回路電圧
ＶＡＯ１ＶＡＩ、−−−ＶＡＭ＋１より成る入力コード
を、はゾ相補的な主電圧ＶＢ及びＶＢＮより成る出力コ
ードに変換する０Ｍは、１又はそれ以上である。電圧Ｖ
ＡＯないしＶＡＮ＋１は、これらを−緒にしてｒ　ＶＡ
Ｊ信号としばしば称し、同様に、電圧ＶＢ及びＶＢＮは
、これらを−緒にしてｒＶＢＪ信号としばしば称する。

コードコンバータ１０は、Ｍ＋２個の同様の構成の３電
極増幅器ＴＯ１ＴＩ、・・・Ｔ訃ｌで構成され、これら
は、総体的にｒＴＪ増幅器としばしば称される。各増幅
器Ｔｊ　（ここで、ｊは０からＭ＋１までである）は、
第１の流れ電極（Ｅｌ）と、第２の流れ電極（Ｅ２）と
、これらの流れ電極（Ｅｌ及びＥ２）の間の電流を制御
するための制御電極（ＧＥ）とを有している。これらの
流れ電極間で移動する電荷キャリアは、第１電極で発生
しそして第２電極で終わる。

各増幅器Ｔｊは、単一のトランジスタで実施される。バ
イポーラトランジスタの場合には、そのエミッタ、コレ
クタ及びベースが各々第１電極、第２電極及び制御電極
となる。絶縁ゲート型又はジャンクション型のＦＥＴの
場合には、これらがソース、ドレイン及びゲートとなる
。然し乍ら。

増幅器Ｔｊは、２つ以上のトランジスタで構成すること
もできる。その−例としては、バイポーラダーリントン
回路があり、この場合は、入力トランジスタのエミッタ
が後続トランジスタのベースに接続される。この例では
、制御電極が入力トランジスタのベースであり、第１及
び第２の流れ電極が後続トランジスタのエミッタ及びコ
レクタである。

Ｔ増幅器を説明する際に用いる「同様の構成」という用
語は、対応する素子が同様に相互接続されていると共に
、各組の対応する素子が同じ半導体極性のものであるこ
とを意味する１例えば、Ｔ増幅器は、その全てがＮＰＮ
トランジスタであれば（たとえ、異なったサイズであっ
ても）一般に「同様の構成」であるが、その幾つかがＮ
ＰＮトランジスタであって他のものがＰＮＰｉｌ！であ
る場合には、同様の構成ではない、同様に、ダーリント
ン回路は、入力トランジスタが同じ極性のものであって
且つ後続トランジスタが同じ極性のものである限り（た
とえ、入力トランジスタの極性とは異なっても）「同様
の構成」といえる。

電圧ＶＡＯないしＶＡＭ＋１は、各々、入力信号として
増幅器ＴＯないしＴＭ＋１の制御電極に供給される。そ
れらの第１電極は、全て、回路の電源１２に接続され、
この電源は電流源又は電圧源である。

Ｔ増幅器のうちの選択された増幅器の第２電極は出力ラ
インＬＢに接続され、このラインは、負荷素子１４Ｂに
接続されて、電圧ＶＢを発生する。他の増幅器の第２電
極は、出力ラインＬＢＮに接続され、このラインも同様
に負荷素子１４８Ｎに接続されて、電圧ＶＢＮを発生す
る。第２電極の特定の接続は、所望の出力コードに基づ
く。

各電圧ＶＡＪは、低レベル値と高レベル値との間で変化
する。「低レベル」及びｒ高レベル」という形容詞は、
２つの異なった信号レベルを区別するために使用される
。［高レベルｊ値の実際の電圧は、Ｔ増幅器の内部特性
にもよるが、ｒ低レベル」値より大きくてもよいし、小
さくてもよい。

便宜上、低レベル及び高レベル値は、各々、「０」及び
「１」を表わすものとする。ＶＡｊが「０」である時に
は、増幅器Ｔｊは実質的に非導通である。

増幅器Ｔｊは、ＶＡｊが「１」である時に最大の導通状
態となる。

入力コードは、通常、ＶＡ倍信号一度に１つだけ「１」
になり、他の全てが「０」となるように選択される。従
って、Ｔ増幅器も一度に１つだけ最大導通状態となる。

最大導通状態の増幅器は、その第２電極に接続された特
定のラインＬＢ又はＬＢＮを通して電流を引き出す、こ
れにより、対応する主信号ＶＢ又はＶＢＮがここでｒＯ
Ｊと称する低レベル値に引っ張られる。他のＴ増幅器は
全てオフにされ、他のラインＬＢＮにもＬＢにも電流が
流れないようになる。他の主信号ＶＢＮ又はＶＢは、「
１」で示される高レベル値となる。これらＶＢ及びＶＢ
Ｎは、それらの和が「１」であるから相補的である。

一対のＶＡ倍信号各々は、２つの信号の和が「１」とな
るようにｒＯＪと「１」との間に存在する。残りのＶＡ
倍信号、全て「０」である。Ｔ増幅器の対応する対は、
部分的に導通する。この対は、その「リニア」な範囲内
で作動する差動装置を形成する。部分的に導通する両方
の増幅器の第２電極が同じラインＬＢ又はＬＢＮに接続
されている場合には、それに対応する信号ＶＢ又はＶＢ
Ｎを「０」に引っ張るように電流を導通する。他のライ
ンＬＢＮ又はＬＢには電流が流れない。その信号ＶＢＮ
又はＶＢは「１」となる。部分的に導通する対の一方の
第２電極がラインＬＢに接続されそして他方の第２電極
がラインＬＢＮに接続されている場合には、ＶＢ及びＶ
ＢＮが「０」と「１」との間にある。それらの実際の値
は、２つの「非ゼロ」のＶＡＪ信号の相対的な値によっ
て左右される。然し乍ら、ＶＢとＶＢＮの和は、依然と
して「１」である。

ＶＢとＶＢＮを相補的なものにするために通常満足しな
ければならない更に別の制約は多数ある。

電源１２が実質的に一定の供給電流を与える電流源であ
る場合には、ＶＢ及びＶＢＮの和が供給電流によって固
定される。それ故、電流源は、完全に導通状態でなけれ
ばならない、さもなくば、ＶＢ及びＶＢＮの和は、「１
」と異なることになる。というのは、ラインＬＢ及びＬ
ＢＮに流れる電流が不充分なものとなるからである。Ｔ
増幅器は１通常は互いに同一のものである必要はない、
然し乍ら、これら増幅器は、電源１２が電圧源である場
合、特に、これらがＦＥＴで実施される場合は、同一の
ものでなければならない。

入力エンコーダ１６は、入力範囲にわたって変化する入
力パラメータに応答し°てＶＡ倍信号発生する。入力パ
ラメータは、一般にｒ　ＶＩＪと示される。エンコーダ
１６は、ＶＩが入力範囲の単一部分にある時だけ各信号
ＶＡｊを「１」にセットするのが好ましい、この部分は
、他のＶＡ倍信号「１」に到達する入力範囲の部分から
離れたものである。

第２図は、ＶＡ倍信号「デジタル」信号であるような第
１図の拡張した態様を示している。第２図に示した回路
は、２つのコードコンバータ１０ｘ及びＩＯＹを含んで
いる。その各々は、Ｍが少なくとも２であるようなコン
バータ１０のバイポーラ実施例である。コンバータＩＯ
Ｘ及びＩＯＹは。

同じＶＡ入カコードを受け取るが、異なったＶＢ出力コ
ードを発生するように異なった第２電極（コレクタ）接
続部を有する。

コンバータＩＯＸの素子をコンバータＩＯＹの素子から
区別する文字ｒＸＪ又はｒＹＪを取り去ると、第１図の
各増幅器Ｔｊは、第２図のＮＰＮトランジスタＱｊとな
る。電ｇ１２は、実質的に一定の供給電流を発生する電
流源ＩＢである。各負荷素子１４Ｂ又は１４８Ｎは、負
荷抵抗ＲＬである。

端子ｖＣＣ及びＶＥＥは、各々、高及び低レベルの供給
電圧を発生する。

第２図の入力エンコーダ１６は、サーモメータエンコー
ダ１８とＭ個の論理アンドゲートＧｌないしＧＭで構成
される。パラメータＶＩに応答して、エンコーダ１８は
、第３ａ図に示された形式の「サーモメータ」変化を有
するＭ＋１個のデジタル信号Ｓｌないし８Ｍ＋１を発生
する。ＶＩが、０からＭ＋１まで延びるように示された
入力範囲を通して正の方向に移動する時には、各信号Ｓ
ｊが論理「０」から論理「１」へと順次に切り換わる。

Ｓｊの移行は、非常に急激である。又、エンコーダ１８
は、信号Ｓ１−８Ｍ＋１の各デジタル補数ＳＳＮｌ−５
Ｎ＋１も発生する。ｊが１からＭまでの場合には、各ゲ
ートＧｊが信号ＳｊとＳＮＪ＋１とを論理的に「アンド
」し、電圧ＶＡｊを発生する。ＶＡＯ及びＶＡＮ＋１は
、信号ＳＮＩ及びＳＮ＋１として直接供給される。

第３ｂ図は、ＶＡ倍信号ＶＩの関数としていかに変化す
るかを示している。ＶＡＯ及びＶＡＮ＋１を除くと、各
ＶＡｊＡ形は、「０」から「１」へと順次急激に立ち上
がり、全ての波形ＶＡＩ−ＶＡＮに対するものとはゾ同
じ特定のインターバル中「１」に留まり、次の信号ＶＡ
ｊ４１が「０」から「１」へ上昇する時に「０」まで急
激に下がる。又、第３ｂ図は、コンバータＩＯＸについ
て第２図に示された特定のコレクタ接続に対して生じる
信号ＶＢＸとＶＢＮＸの波形を示している。。

第４図は、ＶＡ倍信号「リニア」な信号であるような第
１図の拡張した態様を示している。第４図の回路は、Ｐ
コードコンバータ１０１ないし１０Ｐより成るアレイ２
０を含んでいる。各コンバータ１０ｋ（ｋは１からＰま
でである）は、第２図のコンバータＩＯＸ及びＩＯＹと
同じ素子を用いたコンバータ１０１の実施例である。コ
ンバータ１ＯＬないしＬｏｐは、互いに同一の第２電極
（コレクタ）接続部を有しているが、異なったＶＡ入入
口コード受け取り、これによって、異なったＶＢ出力コ
ードを発生する。

第４図において、入力増幅回路２２は、アナログ入力電
圧であるパラメータＶＩに基づいて動作し、ＶＡ倍信号
発生する６回路２２は、抵抗性の電圧分割器２４と、差
動増幅器ＡｊｋのＰ個のグループ２６□−２６ｐより成
るアレイ２６とで形成される０次いで、分割器２４は、
低電圧ＶＲＩＩと高電圧ＶＲＭ＋ＩＰとの間に直列に接
続された（Ｍ＋１）Ｐ−１個の抵抗ＲＤで構成される。

これら２つの電圧を含ませた場合１分割器２４は、（Ｍ
＋１）Ｐ個の基準電圧ＶＲＩＩ−ＶＲＩＰ　−−−ＶＲ
Ｍ＋１１−ＶＲＭ＋ｌＰを増幅アレイ２６に与える。各
増幅器のグループ２６には、Ｍ＋１個の入力増幅器Ａｌ
ｋ−ＡＭ＋１にで構成され、これら全体で１Ｍ＋２個の
電圧ＶＡＯｋ　−ＶＡＭ＋１ｋをコンバータ１０にの各
トランジスタＱｏｋ−ＱＭ＋１ｋに供給する。従って、
各増幅器２６には１分割器２４とあいまって、エンコー
ダ１６の一実施例を構成する。

各増幅器Ａｊｋは、電圧ＶＩとＶ　Ｒｊｋとの間の差を
増幅する。増幅器Ａｊｋの中心は、一対のＮＰＮトラン
ジスタＱＬ及びＱＲであり、そのエミッタは定電流源Ｉ
ＥＥに接続されている。電圧ＶＩとＶ　Ｒｊｋは、トラ
ンジスタＱＬ及びＱＲのベースに送られる。

それらのコレクタは、各々の負荷抵抗Ｒｅに接続されて
いる。

増幅器Ａｊｋの非反転出力は、通常は、ＱＲコレクタに
おいて得られる。ＱＬコレクタは、通常は、反転（即ち
、相補的な）出力を発生する。ｊが１からＭまでの範囲
である場合、各信号Ｖ　Ａｊｋは、増幅器ＡｊｋのＱＲ
コレクタの接続部から増幅器Ａｊ÷１にのＱＬコレクタ
へ取り出される。これは。

非反転のＡｊｋ出力と反転されたＡｊ◆１にとの「リニ
アなアンド」をとるように働く、従って１部品２４及び
２６には、第２図の部品１８及びＧｌ−ＧＭによって行
なわれる「デジタル」関数と同様の「リニア」関数を実
行する。

第５図は、ＶＡＯ−ＶＡＮ＋１ｋがＶＩと共ニイかに変
化するかを一般に示している。電圧Ｖ　ＡＯｋ及びＶＡ
Ｎ＋１ｋを除イテ、各電圧ＶＡｊｋは、　ＶＲｊｋを中
心と−する入力範囲の移行部分において「０」から「１
」へ順次上昇し、　ＶＲｊｋの若干上からＶＲｊ＋１に
の若干下まで延びるＶＩ範囲の中央部分において「１」
に留まり、そして次の電圧ＶＡｊ＋１ｋがｒＯＪから「
１」まで上昇する時にＶＲｊ＋１ｋを中心とする別の移
行部分において「０」に下がる。各々１回の移行しか行
なわない電圧Ｖ　ＡＯｋ及びＶＡＭ＋１には、各々、ア
ンダーフロー及びオーバーフローを考慮するものである
。各々のトランジスタＱｊｋは、その入力電圧Ｖｊｋが
「０」から「１」へ移動する時に次第に導通状態となり
、それと逆の時にはそれと反対の状態となる。従って、
ＶＡＯｋ−ＶＡＭ÷ｌｋの移行は、第５図に示すように
、ＶＢｋ及びＶ　ＢＮｋに反映される。

抵抗ＲＤは、全て、同じ値を有しているのが好ましい、
従って、ＶＩ範囲の「主」部分は、全て、はゾ同じパル
ス巾を有し、互いにほり等しい間隔で分散される。ＲＤ
の値を適切に調整することにより、各々の主部分を単一
の点に圧縮することができる。

第６図は、第４図のエンコード及びコード変換回路を多
フォールディング型のＡ／Ｄコンバータに適用した例を
示している。この装置は、アナログ電圧ＶＩを８ビツト
のデジタルコードに変換する０Ｍ及びＰは、ここでは、
８である。Ａ／Ｄコンバータへの入力部分は、回路２２
であり、分割器２４が７２個の基準電圧ＶＲＩＩ−ＶＲ
９８を発生する０回路２２の増幅器アレイ２６は、ＶＩ
を電圧ＶＲＩＩ−ＶＲ９ｇの各々と比較して８０個の回
路電圧ＶＡＯＩ−ＶＡ９ｇを発生する０部品２０及び２
２は、ＶＡ倍信号ＶＩ範囲の上限及び下限においてＶＢ
倍信号ための必要な形状を与えるように確保する成る付
加的な回路を含んでもよい。

ｊ及びｋが各々１から８までの範囲である場合に、第７
ａ図は、ＶＩの関数であるＶ　Ａｊｋの一般的な形状を
示している。各Ｖ　Ａｊｋ波形は、点線で示すような三
角形状を有しているのが理想である。

増幅器の実際の特性により、Ｖ　Ａｊｋは、実線で示さ
れた丸み付けされた形状に基づいて変化する。

Ｖ　Ａｊｋは、ｖ■がＶＲｊｋトＶＲｊ＋１にト１７）
４！　Ｎ中間テする時に最大値に達する。

ここでフォールディングアレ・イとして働く回路２０は
１選択されたＶＡ倍信号上記したように電気的に合成し
、８つの電圧ＶＢＩ−ＶＢ８と、それらの相補的な信号
ＶＢＮＩ−ＶＢＮ８とを発生する。第７ｂ図は、それに
よって生じるＶＢ波形の一部分を示している。ＶＢＩは
太い線で示されている。他の波形は、図示されたものと
同じ形状及び間隔を有している。ＶＡ波形の先端が丸み
付けされていることにより、各ＶＢ波形は繰返し性の丸
み付けされた三角形状を有する。各電圧ＶＢｋ又はＶ　
ＢＮｋは、ＶＩが各対の電圧Ｖ　ＲｊｋとＶＲｊ＋１に
とのほゞ中夫にある時に極限値に到達する。

第６図を参照すると、補間回路２８は、各対の連続する
ＶＢ倍信号間係数４で補関し、３２個の補間信号ＶＢＩ
　−ＶＢ３２及びそれらの補数ＶＮＢＩ−ＶＮＢ３２を
発生する。１９８５年１２月１６日に出願された本出願
人の米国特許出願第８０９，４５３号には、この目的に
適した抵抗性の補間回路が開示されている。比較器３０
のグループは、　ＶＢＩ−ＶＢ３２を各々ＶＮＢＩ−Ｖ
ＮＢ３２と比較し、一連の３２ビットＤｉ−０３２を形
成する。コードコンバータ３２は、従来のもであっても
よいし本発明の技術によるものであってもよいが、ビッ
ト列を、デジタルコードの最下位５ビツトＭＳＢ−３な
いしＭＳＢ−７に変換する。

Ａ／Ｄコンバータの最終部分は、３対の実質的に相補的
な更に別の信号ＶＣに応答して最上位３ビツトＭＳＲな
いしＭＳＢ−２を発生する比較器３４のグループである
。便宜上、第６図は、アレイ２０がＶｃ倍信号発生する
ことを示している。

本発明を特定の実施例について説明したが、この説明は
、本発明を解説するためのものであって、本発明の範囲
をこれに限定するものではない。

例えば、ＶＡ倍信号全部或いは幾つかを、入力範囲の２
つ以上の離れた場所でそれらの高レベル値に上昇させる
ことができる。従って、特許請求の範囲に規定された本
発明の真の精神及び範囲から逸脱せずに、種々の変更、
修正及び応用がなされ得ることが明らかであろう。

【図面の簡単な説明】

第１図は、エンコーダ及び本発明によるダブルエンドの
コードコンバータより成る回路のブロツク図、第２図は、エンコーダがデジタル信号を発生するような
第１図の回路を拡張した実施例を示す回路図、第３ａ図及び第３ｂ図は、この実施例において幾つかの
信号に対する波形を示すグラフ。第４図は、エンコーダがリニアな信号を発生するような
第１図の回路の拡張した態様を示す回路図、第５図は、この実施例において幾つかの信号に対する波
形を示すグラフ、第６図は、第４図のエンコード及びコード変換回路を用
いたフォールディングＡ／Ｄコンバータのブロック図、
そして第７ａ図及び第７ｂ図は、コード変換回路の各々の入力
及び出力コードに対する波形を示すグラフである。１０・・・コードコンバータ１２・・・回路電源　　１４・・・負荷素子１６・・・
入力エンコーダ１８・・・サーモメータエンコーダ２０・・・コードコンバータのアレイ２２・・・入力増幅回路２４・・・抵抗電圧分割器２６・・・増幅器アレイ手続補正書（方式）１．事件の表示　　　昭和６２年特許願第２２８２４０
号３、補正をする者事件との関係　　出顆人４、代理人

Claims

【特許請求の範囲】

（１）電流源と、２本のラインに各々接続された２つの
負荷素子と、別々の回路信号の数に各々対応する少なく
とも３つの同様の構成の増幅器とを具備し、各増幅器は
、第１の流れ電極と、第２の流れ電極と、対応する回路
信号を受け取るための制御電極とを有しており、各増幅
器の流れ電極間で移動する電荷キャリアは、その制御電
極の制御のもとでその第１電極で発生してその第２電極
で終わり、上記増幅器の特定対の第１電極は上記電流源
に接続されそして特定対の第２電極は上記電流源が完全
に導通するときに実質的にほゞ相補的である各々の信号
を供給するラインに各々接続されているような電子回路
において、上記増幅器のうちの第３の特定の増幅器は、
その第１電極が上記電流源に接続されそしてその第２電
極が上記ラインの選択された１つに接続されることを特
徴とする電子回路。
（２）上記増幅器のうちの第４の特定の増幅器は、その
第１電極が上記電流源に接続されそしてその第２電極が
上記ラインの選択された１つに接続される特許請求の範
囲第１項に記載の電子回路。
（３）上記の各増幅器は、その増幅器の第１電極、第２
電極及び制御電極である各々エミッタ、コレクタ及びベ
ースを有するバイポーラトランジスタを備えている特許
請求の範囲第１項に記載の電子回路。
（４）上記の各増幅器は、その増幅器の第１電極、第２
電極及び制御電極である各々ソース、ドレイン及びゲー
トを有する電界効果トランジスタを備えている特許請求
の範囲第１項に記載の電子回路。
（５）各特定の増幅器への回路信号は、実質的に、増幅
器がオフに切り換えられる低レベル値と、増幅器がオン
に切り換えられる高レベル値との間で切り換わるデジタ
ル信号であり、特定の増幅器への回路信号は、一度に１
つのみがその高レベル値をとり、特定の増幅器が実質的
に一度に１つだけオンに切り換えられる特許請求の範囲
第１項に記載の電子回路。
（６）各々の特定の増幅器は、その回路信号が増幅器が
実質的に非導通である低レベル値から増幅器が最大導通
される高レベル値まで移行する時に次第に導通状態とな
り、特定の増幅器への回路信号は、入力範囲にわたって
変化する入力パラメータに基づいたリニアな信号であり
、各々のリニアな信号は、パラメータが入力範囲の指定
の部分にある時にその高レベル値に到達しそして他の各
々のリニアな信号に対する指定の部分から離間された指
定の部分についてサンドイッチされた一対の移行部分の
いずれかをパラメータが横切る時にその低レベル値へと
移動し、各々の移行部分は、２つの最も離れた移行部分
を除いて、他の移行部分の１つに正確に重畳し、特定の
増幅器が一度に２つ導通できるようにされる特許請求の
範囲第１項に記載の電子回路。
（７）回路信号は、入力範囲にわたって変化する入力パ
ラメータに基づくものであり、各増幅器は、その回路信
号が、他の各々の回路信号の指定の部分から離れた入力
範囲の指定の部分にパラメータが存在する時に生じる高
レベル値にある時に最大の導通状態となり、上記指定の
部分は、入力範囲にわたってほゞ等しい間隔で分散され
る特許請求の範囲第１項に記載の電子回路。
（８）更に別の電流源と２つの負荷素子が各々２本の更
に別のラインに接続されており、３個の更に別の増幅器
の第１電極が上記更に別の電流源に接続され、この更に
別の増幅器の第２の電極が上記更に別のラインの一方又
は他方に選択的に接続されていて、各々の更に別のライ
ンが少なくとも１つの更に別の増幅器の第２電極に接続
され。上記更に別のラインは、更に別の電流源が完全に導通状
態である時に実質的にほゞ相補的な各々の信号を供給す
るようにされた特許請求の範囲第１項に記載の電子回路
。
（９）入力部分が、入力範囲にわたって変化する入力パ
ラメータに応答して少なくとも３つの回路信号を発生し
、各々の回路信号は、他の各々の回路信号の指定の部分
から離れた入力範囲の指定の部分にパラメータが存在す
る時に高レベル値に達し、上記指定の部分は入力範囲に
わたってほゞ同じ間隔で分散されるようになった電子回
路において、２つの負荷素子が各々２つのラインに接続
され、少なくとも３つの同様の構成の増幅器が回路信号
に各々対応するようになっていて、各増幅器は、第１の
流れ電極と、第２の流れ電極と、対応する回路信号を受
け取ってその信号が高レベル値にある時に増幅器を最大
の導通状態にさせるための制御電極とを有し、各増幅器
の流れ電極間で移動する電荷キャリアは、上記制御電極
の制御のもとでその第１電極で発生されてその第２電極
で終わり、第１電極は供給電圧源に接続され、第２電極
は、上記ラインの一方又は他方に選択的に接続されて、
各ラインが第２電極の少なくとも１つに接続されるよう
になっており、上記指定の部分は互いに充分に接近して
いて、上記ラインがほゞ相補的な信号を発生するように
されたことを特徴とする電子回路。
（１０）上記増幅器は実質的に同一である特許請求の範
囲第９項に記載の電子回路。
（１１）各増幅器は、その増幅器の第１電極、第２電極
及び制御電極である各々ソース、ドレイン及びゲートを
有する電界効果トランジスタを備えた特許請求の範囲第
１０項に記載の電子回路。
（１２）入力範囲にわたって変化するアナログ入力電圧
をデジタルコードに変換する電子回路であって、上記入
力範囲にわたって分散した少なくとも４つの別々の基準
電圧を発生する基準手段と、上記入力及び基準電圧に応
答して少なくとも一対のほゞ相補的な主信号を発生する
手段とを具備し、入力電圧の関数である各主信号の電圧
波形は、繰返しの丸められた三角形状のものであって、
その極限値は、選択された基準電圧に基づいた入力電圧
の値で生じ、そして更に、上記主信号に基づいて動作し
てデジタルコードの少なくとも一部分を発生する手段も
具備しているような電子回路において、上記の発生手段
は、基準電圧の別々の対に各々関連した少なくとも３つの回
路信号を発生する手段を備え、入力電圧の関数である各
回路信号の電圧波形は、入力電圧が当該対の基準電圧間
の特定の値である時に高レベル値に到達しそして入力電
圧が特定の値から離れる時に低レベル値へと移動し、そ
して更に、少なくとも１つのコードコンバータも備えており
、その各々は、電流源又は電圧源のいずれかである回路
電源と、２本のラインに各々接続された２つの負荷素子
と、回路信号に各々対応する少なくとも３つの同様の構
成の増幅器とを含み、各増幅器は、第１の流れ電極と、
第２の流れ電極と、対応する回路信号を受け取る制御電
極とを有し、各増幅器の流れ電極間で移動する電荷キャ
リアは、その制御電極の制御のもとで第１電極で発生し
て第２電極で終わり、上記増幅器のうちの３つの特定の
増幅器の第１電極は上記電源に接続され、特定の増幅器
の第２電極は上記ラインの一方又は他方に選択的に接続
されて、各ラインが少なくとも１つの特定の増幅器の第
２電極に接続されるようになっており、上記ラインが一
対の主信号を発生することを特徴とする電子回路。
（１３）各増幅器は、その増幅器の第１電極、第２電極
及び制御電極である各々エミッタ、コレクタ及びベース
を有するバイポーラトランジスタである特許請求の範囲
第１２項に記載の電子回路。
（１４）各回路電源は、電流源である特許請求の範囲第
１３項に記載の電子回路。