JPH0319274A - 半導体装置及び出力端子テスト方法 - Google Patents
半導体装置及び出力端子テスト方法Info
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- JPH0319274A JPH0319274A JP1153236A JP15323689A JPH0319274A JP H0319274 A JPH0319274 A JP H0319274A JP 1153236 A JP1153236 A JP 1153236A JP 15323689 A JP15323689 A JP 15323689A JP H0319274 A JPH0319274 A JP H0319274A
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- 239000004065 semiconductor Substances 0.000 title claims description 18
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産呈上旦徂貝允立
本発明はＩＣ回路等の半導体装買及びその出力端子のテ
スト方法に関するものである．従来生技歪 一般にＩＣ回路ではＩ／Ｏ端子部がオープンドレイン構
造になっている場合、オープンドレインでハイレベルの
出力電圧を発生させるためには外部にプルアップ抵抗を
接続しなければならない．第５図はこのような従来例を
．示している．同図において，ＩＣ（２Ｇ）の出力回路
部にＮチャンネルＭＯＳトランジスタ（２１）が設けら
れており、このトランジスタ（２ｌ）のドレインに接続
された出力端子（２２）には一端が外部電源電圧Ｖｅｏ
ｇ（Ｖｓｏｔ≧Ｖａｎ）に接続された抵抗（２３）が設
けられている．今、出力端子（２２）のテスト時にはテ
スタ（図示せず）を出力端子（２２）に接続するので、
テスタのビン容量（２４）が出力端子（２２）と接地点
間に加わることになる．テスタはトランジスタ（２０に
入力信号が加ったとき出力端子（２２）に出力される電
圧を取り込んで処理するが、その取り込みは出力電圧を
サンプリングすることによって行う． Ｂ ＜ ゜ しよ゜と る１ ところで、上記従来例においては出力端子（２２）に生
じるハイレベルの電圧はプルアップ抵抗（２３〉とトラ
ンジスタ（２ｌ）の導通時抵抗の抵抗分割で立ち下がる
が、トランジスタ（２ｌ）のバラッキ（従ってトランジ
スタの導通時抵抗のバラッキ）のために第６図のように
ハイレベルの電圧の立ち下がりにバラッキが生じると共
にローレベルの電圧もバラックことになる．そのため、
テスタでのサンプリングのタイ稟ング設定及びロー，ハ
イレベルの判定のレベルを調整しなければならなくなる
．もう１つの問題として第７図に示しているようにプル
アップ抵抗（２３）はローレベルを出力するために大き
な値に設定する必要があり〔トランジスタ（２ｌ）とプ
ルアップ抵抗（２３）の抵抗分割で電圧を得るため〕、
ハイレベルを出力するのに抵抗（２３〉と容量（２４）
の時定数分の時間がかかる．このため、動作スピードに
よってテスタでのサンプリング設定、若しくは抵抗値を
調整する必要がでてくる．このことは、テストしようと
するＩＣ１つ１つについてテスタを調整しなければなら
ないことを意味し、多量生産における検査工程には、い
かにも不向きであるという欠点がある．尚、第７図にお
いて、ＳＬはサンプリング時のレベルを示している．立
ち上がり．立ち下がりスピードはプルアップ抵抗（２３
）によって左右されるため、レベルＳＬが（ａ）と（ロ
）とでは異なる． 本発明は以上のような点に鑑みなされたものであって、
出力端子に生じる出力電圧の立ち上がり，立ち下がり等
にバラツキが生じない半導体装置並びにテスト方法を提
供することを目的とする。
スト方法に関するものである．従来生技歪 一般にＩＣ回路ではＩ／Ｏ端子部がオープンドレイン構
造になっている場合、オープンドレインでハイレベルの
出力電圧を発生させるためには外部にプルアップ抵抗を
接続しなければならない．第５図はこのような従来例を
．示している．同図において，ＩＣ（２Ｇ）の出力回路
部にＮチャンネルＭＯＳトランジスタ（２１）が設けら
れており、このトランジスタ（２ｌ）のドレインに接続
された出力端子（２２）には一端が外部電源電圧Ｖｅｏ
ｇ（Ｖｓｏｔ≧Ｖａｎ）に接続された抵抗（２３）が設
けられている．今、出力端子（２２）のテスト時にはテ
スタ（図示せず）を出力端子（２２）に接続するので、
テスタのビン容量（２４）が出力端子（２２）と接地点
間に加わることになる．テスタはトランジスタ（２０に
入力信号が加ったとき出力端子（２２）に出力される電
圧を取り込んで処理するが、その取り込みは出力電圧を
サンプリングすることによって行う． Ｂ ＜ ゜ しよ゜と る１ ところで、上記従来例においては出力端子（２２）に生
じるハイレベルの電圧はプルアップ抵抗（２３〉とトラ
ンジスタ（２ｌ）の導通時抵抗の抵抗分割で立ち下がる
が、トランジスタ（２ｌ）のバラッキ（従ってトランジ
スタの導通時抵抗のバラッキ）のために第６図のように
ハイレベルの電圧の立ち下がりにバラッキが生じると共
にローレベルの電圧もバラックことになる．そのため、
テスタでのサンプリングのタイ稟ング設定及びロー，ハ
イレベルの判定のレベルを調整しなければならなくなる
．もう１つの問題として第７図に示しているようにプル
アップ抵抗（２３）はローレベルを出力するために大き
な値に設定する必要があり〔トランジスタ（２ｌ）とプ
ルアップ抵抗（２３）の抵抗分割で電圧を得るため〕、
ハイレベルを出力するのに抵抗（２３〉と容量（２４）
の時定数分の時間がかかる．このため、動作スピードに
よってテスタでのサンプリング設定、若しくは抵抗値を
調整する必要がでてくる．このことは、テストしようと
するＩＣ１つ１つについてテスタを調整しなければなら
ないことを意味し、多量生産における検査工程には、い
かにも不向きであるという欠点がある．尚、第７図にお
いて、ＳＬはサンプリング時のレベルを示している．立
ち上がり．立ち下がりスピードはプルアップ抵抗（２３
）によって左右されるため、レベルＳＬが（ａ）と（ロ
）とでは異なる． 本発明は以上のような点に鑑みなされたものであって、
出力端子に生じる出力電圧の立ち上がり，立ち下がり等
にバラツキが生じない半導体装置並びにテスト方法を提
供することを目的とする。
ｌｎ゛ るた の
上記の目的を達成するため本発明のテスト方法は、Ｎチ
ャンネル又はＰチャンネルの第１のＭＯＳトランジスタ
とＰチャンネル又はＮチャンネルの第２のＭＯＳトラン
ジスタの間にマスクオプションにより不作動が選択され
た第３のＭＯＳトランジスタを接続すると共に、前記第
１ＭＯｓトランジスタと前記第３ＭＯＳトランジスタの
接続中点に出力端子を接続した半導体装置の出力回路に
おいて、前記出力端子にテスタを接続して出力端子をテ
ストする時に前記第３のＭＯＳトランジスタをＯＮさせ
るテスト信号を与えることにより前記出力回路を擬似Ｃ
ＭＯＳとして動作させるようにしている．ここで、擬似
ＣＭＯＳとは、ＣＭＯＳと同じようにハイレベルを出力
するときは電源側のみが出力端子と導通状態にあり、基
準電位点側とは非導通状態であること、及びローレベル
を出力するときは電源側と非導通状態で、基準電位点側
と導通状態になるＭＯＳトランジスタ回路をいうものと
する． また、本発明の半導体装置は、基準電位点と電源ライン
間に縦続接続されたＮチャンネル又はＰチャンネルの第
１．第２ＭＯＳトランジスタと、該第１，第２ＭＯＳト
ランジスタの接続中点に接続された出力端子と、前記第
２ＭＯＳトランジスタのゲートに接続されたゲート回路
と、前記第１ＭＯＳトランジスタのゲートと前記ゲート
回路の第１入力端に入力信号を導びく手段と、前記ゲー
ト回路の第２入力端にテスト信号を導びく手段とから威
り、前記ゲート回路はテスト信号が印加されているとき
のみ前記第１入力端の入力信号を前記第２ＭＯＳトラン
ジスタに与える構威となっていることにより前記出力回
路を擬似ＣＭＯＳとして動作させるようにしている． 立一亙 本発明の出力端子のテスト方法によれば、テスト時、半
導体装置の出力回路が擬似ＣＭＯＳとして作動するので
、入力信号により第１のＭＯＳトランジスタがＯＦＦで
第２のＭＯＳ トランジスタがＯＮのときに出力端子の
電圧は立ち上がり、第１のＭＯＳトランジスタがＯＮで
第２のＭＯＳトランジスタがＯＦＦのとき立ち下がる．
従って、テスト時に従来のように出力端子にプルアップ
抵抗を接続しなくてもよく、そのため出力端子電圧の立
ち上がり，立ち下がりのバラツキが殆ど生じない． また、本発明の半導体装置では、テスト信号が無ければ
第２ＭＯＳトランジスタがＯＦＦ状態となるが、テスト
信号があると、入力信号によって第２ＭＯＳトランジス
タのＯＮ，ＯＦＦを制御できるので、第２ＭＯＳトラン
ジスタがＯＮで且つ第１ＭＯＳトランジスタをＯＦＦに
することにより出力端子にハイレベルを生じさせること
ができ、また第２ＭＯＳトランジスタがＯＦＦで且つ第
１ＭＯＳトランジスタをＯＮすることにより出力端子の
電圧を立ち下がらせることができる．従って、この場合
にもテスト時に出力端子にプルアップ抵抗を接続しなく
てよい． 実」Ｌ班 以下本発明の実施例を図面に従って説明する．第１図は
本発明のテスト方法を実施するＩＣ（４）の出力回路を
示している．同図において、（１） （２）は接地点と
電源ライン（５）間にＣＭＯＳ構造に縦続接続された第
１．第２のＭＯＳトランジスタであり、（３）はその間
に接続された第３のＭＯＳトランジスタである．特にこ
れに限る必要はないが、本実施例の場合、第１のＭＯＳ
トランジスタ（１）と第３のＭＯＳトランジスタ（３）
はＮチャンネル型のＭＯＳトランジスタとして構威され
ており、一方第２のＭＯＳトランジスタ（２）はＰチャ
ンネル型のＭＯＳトランジスタとして構成されている．
第１，第３のＭＯＳトランジスタ（１） （３）の接続
中点《６）には出力端子（７）が接続されている．第３
のＭＯＳトランジスタ（３〉 は点線で示す部分（８）
のマスクオプシッンによってエンファンスメント型にも
、ディプレッシッン型にも構威できる．即ち、この出力
回路はマスクオプシッンによって第３のＭＯＳトランジ
スタ（３〉を導通するようになせば、ＣＭＯＳ回路とな
り、第３のＭＯＳトランジスタ（３〉を非導通とすれば
オーブンドレインとなる．尚、どちらの場合も通常使用
状態では第３のＭＯＳトランジスタ（３）のゲートは接
地点に接続される． 今、ここでマスクオプションにより、この出力回路は通
常使用状態ではオーブンドレインになるように構威され
ているものとする．従って、出力回路から出力される電
圧をテスタ（図示せず〉に取り込んで出力端子（７）の
テストを行う場合、通常の使用状態と同じように第３の
ＭＯＳトランジスタ（３〉のゲートを接続しておくと、
従来例で述べたように出力端子（７）にプルアップ抵抗
を接続してテストしなければならないが、前記第３のＭ
ＯＳトランジスタ（３）にテスト信号（この場合、ハイ
レベル電圧）を与えておくと、第３のＭＯＳトランジス
タ（３）は導通可能状態となるので、この出力回路は擬
似ＣＭＯＳとして動作する．第２図はこのようにした場
合の入力電圧（Ｖ Ｉ Ｎ）と出力端子（７）に生じる
電圧（νＯＩＩ？ ）を示している．この場合、擬似Ｃ
ＭＯＳにより出力端子（７）に生じる出力電圧の立ち上
がり及び立ち下がりにバラッキは生じない．ただし、出
力電圧（ν。１〉の上限は第３のＭＯＳトランジスタ（
３）のスレッシッールド電圧の分だけ電源ライン（５）
の電圧（Ｖ■）より低くなっている．尚、第２図におい
て、ＧＮＤは接地点の電位を示している． 第３図は第１゜図の出力回路を構威する半導体装置の構
造図であり、Ｐ型の半導体基板（９）内に上記第１のＭ
ＯＳトランジスタ（１）．第２のＭＯＳトランジスタ（
２）及び第３のＭＯＳトランジスタ（３）が図示のよう
に形威されている．ここでＰはＰ型領域を示し、ＮはＮ
型領域を示す．また、（ｌＯ）は入力端子， （１１）
はテスト端子である。尚、この場合、通常使用状態では
第３のＭＯＳトランジスタ（３）がＯＦＦＬているため
、外部から電源電圧（Ｖｉｅ）よりも高い電圧が印加さ
れても、第１のＭＯＳトランジスタ（１）及び第３のＭ
ＯＳ トランジスタ（３）には順方向電圧ダイオードが
存しないので、高耐圧のオープンドレ・インを形威でき
る．次に、第４図は本発明の半導体装置の実施例を示し
ており、第１ＭＯＳトランジスタ（ｌ２）と第２ＭＯＳ
トランジスタ（ｌ３）が接地点と電源ライン（５）間に
縦続接続されている．ここで、第１．第２ＭＯＳトラン
ジスタ（１２） （１３）は、特にこれに限る必要はな
いが、Ｎチャンネル型のＭＯＳトランジスタとして構威
されている．第２ＭＯＳトランジスタ（ｌ３）のゲート
にはＮＯＲゲー｝ （１４）の出力端（１４ｃ）が接続
され、このＮＯＲゲー｝ （１４）の第１入力端（１４
ａ）には入力信号が印加され第２入力端（１４ｂ）には
テスト信号（ハイレベル）を反転した電圧（以下、これ
もテスト信号という）が印加されるようになっている． 従って、この回路は通常の使用状態では第２ＭＯＳトラ
ンジスタ（ｌ３）がＯＦＦで、第１ＭＯＳトランジスタ
（ｌ２）のみによるオープンドレインとなっているが、
テスト信号を印加すると、第２ＭＯＳトランジスタ（１
３〉は入力電圧（ｖ０〉によって、ＯＮ，ＯＦＦ制御さ
れることになる．よって、テスト時に出力端子（７）を
ハイ・レベルにするときは入力電圧（ＶＩＮ）としてロ
ーレベルを与えれば第１ＭＯＳトランジスタ（ｌ２）が
ＯＦＦ，第２ＭＯＳトランジスタ（ｌ３）がＯＮとなり
、出力端子（７〉をハイレベルにすることができる．次
に、出力端子（７）をローレベルになすには入力電圧（
（１１％）としてハイレベルを与えればよい． 又里坐羞及 本発明のテスト方法によれば、オープンドレインの出力
回路をテストモード時に擬似ＣＭＯＳとして動作させる
ので、出力端子にプルアップ抵抗を接続しなくて済むと
共に出力端子の電圧の立ち上がり並びに立ち下がりがバ
ラックことかないので、出力端子に接続するテスタのサ
ンプリング・タイミングを半導体装置の製品ごとに調整
する必要がな《、特に半導体装置の生産工程における出
力端子の検査に好適である． また、本発明の半導体装置ではテスト信号によって出力
回路の構成を変え出力端子のハイレベル化を出力回路自
体の構威で行うことができるようになすゲート回路が設
けられているので、この半導体装置の出力端子をテスト
する際には出力電圧の立ち上がり並びに立ち下がりにバ
ラツキが生じない．
ャンネル又はＰチャンネルの第１のＭＯＳトランジスタ
とＰチャンネル又はＮチャンネルの第２のＭＯＳトラン
ジスタの間にマスクオプションにより不作動が選択され
た第３のＭＯＳトランジスタを接続すると共に、前記第
１ＭＯｓトランジスタと前記第３ＭＯＳトランジスタの
接続中点に出力端子を接続した半導体装置の出力回路に
おいて、前記出力端子にテスタを接続して出力端子をテ
ストする時に前記第３のＭＯＳトランジスタをＯＮさせ
るテスト信号を与えることにより前記出力回路を擬似Ｃ
ＭＯＳとして動作させるようにしている．ここで、擬似
ＣＭＯＳとは、ＣＭＯＳと同じようにハイレベルを出力
するときは電源側のみが出力端子と導通状態にあり、基
準電位点側とは非導通状態であること、及びローレベル
を出力するときは電源側と非導通状態で、基準電位点側
と導通状態になるＭＯＳトランジスタ回路をいうものと
する． また、本発明の半導体装置は、基準電位点と電源ライン
間に縦続接続されたＮチャンネル又はＰチャンネルの第
１．第２ＭＯＳトランジスタと、該第１，第２ＭＯＳト
ランジスタの接続中点に接続された出力端子と、前記第
２ＭＯＳトランジスタのゲートに接続されたゲート回路
と、前記第１ＭＯＳトランジスタのゲートと前記ゲート
回路の第１入力端に入力信号を導びく手段と、前記ゲー
ト回路の第２入力端にテスト信号を導びく手段とから威
り、前記ゲート回路はテスト信号が印加されているとき
のみ前記第１入力端の入力信号を前記第２ＭＯＳトラン
ジスタに与える構威となっていることにより前記出力回
路を擬似ＣＭＯＳとして動作させるようにしている． 立一亙 本発明の出力端子のテスト方法によれば、テスト時、半
導体装置の出力回路が擬似ＣＭＯＳとして作動するので
、入力信号により第１のＭＯＳトランジスタがＯＦＦで
第２のＭＯＳ トランジスタがＯＮのときに出力端子の
電圧は立ち上がり、第１のＭＯＳトランジスタがＯＮで
第２のＭＯＳトランジスタがＯＦＦのとき立ち下がる．
従って、テスト時に従来のように出力端子にプルアップ
抵抗を接続しなくてもよく、そのため出力端子電圧の立
ち上がり，立ち下がりのバラツキが殆ど生じない． また、本発明の半導体装置では、テスト信号が無ければ
第２ＭＯＳトランジスタがＯＦＦ状態となるが、テスト
信号があると、入力信号によって第２ＭＯＳトランジス
タのＯＮ，ＯＦＦを制御できるので、第２ＭＯＳトラン
ジスタがＯＮで且つ第１ＭＯＳトランジスタをＯＦＦに
することにより出力端子にハイレベルを生じさせること
ができ、また第２ＭＯＳトランジスタがＯＦＦで且つ第
１ＭＯＳトランジスタをＯＮすることにより出力端子の
電圧を立ち下がらせることができる．従って、この場合
にもテスト時に出力端子にプルアップ抵抗を接続しなく
てよい． 実」Ｌ班 以下本発明の実施例を図面に従って説明する．第１図は
本発明のテスト方法を実施するＩＣ（４）の出力回路を
示している．同図において、（１） （２）は接地点と
電源ライン（５）間にＣＭＯＳ構造に縦続接続された第
１．第２のＭＯＳトランジスタであり、（３）はその間
に接続された第３のＭＯＳトランジスタである．特にこ
れに限る必要はないが、本実施例の場合、第１のＭＯＳ
トランジスタ（１）と第３のＭＯＳトランジスタ（３）
はＮチャンネル型のＭＯＳトランジスタとして構威され
ており、一方第２のＭＯＳトランジスタ（２）はＰチャ
ンネル型のＭＯＳトランジスタとして構成されている．
第１，第３のＭＯＳトランジスタ（１） （３）の接続
中点《６）には出力端子（７）が接続されている．第３
のＭＯＳトランジスタ（３〉 は点線で示す部分（８）
のマスクオプシッンによってエンファンスメント型にも
、ディプレッシッン型にも構威できる．即ち、この出力
回路はマスクオプシッンによって第３のＭＯＳトランジ
スタ（３〉を導通するようになせば、ＣＭＯＳ回路とな
り、第３のＭＯＳトランジスタ（３〉を非導通とすれば
オーブンドレインとなる．尚、どちらの場合も通常使用
状態では第３のＭＯＳトランジスタ（３）のゲートは接
地点に接続される． 今、ここでマスクオプションにより、この出力回路は通
常使用状態ではオーブンドレインになるように構威され
ているものとする．従って、出力回路から出力される電
圧をテスタ（図示せず〉に取り込んで出力端子（７）の
テストを行う場合、通常の使用状態と同じように第３の
ＭＯＳトランジスタ（３〉のゲートを接続しておくと、
従来例で述べたように出力端子（７）にプルアップ抵抗
を接続してテストしなければならないが、前記第３のＭ
ＯＳトランジスタ（３）にテスト信号（この場合、ハイ
レベル電圧）を与えておくと、第３のＭＯＳトランジス
タ（３）は導通可能状態となるので、この出力回路は擬
似ＣＭＯＳとして動作する．第２図はこのようにした場
合の入力電圧（Ｖ Ｉ Ｎ）と出力端子（７）に生じる
電圧（νＯＩＩ？ ）を示している．この場合、擬似Ｃ
ＭＯＳにより出力端子（７）に生じる出力電圧の立ち上
がり及び立ち下がりにバラッキは生じない．ただし、出
力電圧（ν。１〉の上限は第３のＭＯＳトランジスタ（
３）のスレッシッールド電圧の分だけ電源ライン（５）
の電圧（Ｖ■）より低くなっている．尚、第２図におい
て、ＧＮＤは接地点の電位を示している． 第３図は第１゜図の出力回路を構威する半導体装置の構
造図であり、Ｐ型の半導体基板（９）内に上記第１のＭ
ＯＳトランジスタ（１）．第２のＭＯＳトランジスタ（
２）及び第３のＭＯＳトランジスタ（３）が図示のよう
に形威されている．ここでＰはＰ型領域を示し、ＮはＮ
型領域を示す．また、（ｌＯ）は入力端子， （１１）
はテスト端子である。尚、この場合、通常使用状態では
第３のＭＯＳトランジスタ（３）がＯＦＦＬているため
、外部から電源電圧（Ｖｉｅ）よりも高い電圧が印加さ
れても、第１のＭＯＳトランジスタ（１）及び第３のＭ
ＯＳ トランジスタ（３）には順方向電圧ダイオードが
存しないので、高耐圧のオープンドレ・インを形威でき
る．次に、第４図は本発明の半導体装置の実施例を示し
ており、第１ＭＯＳトランジスタ（ｌ２）と第２ＭＯＳ
トランジスタ（ｌ３）が接地点と電源ライン（５）間に
縦続接続されている．ここで、第１．第２ＭＯＳトラン
ジスタ（１２） （１３）は、特にこれに限る必要はな
いが、Ｎチャンネル型のＭＯＳトランジスタとして構威
されている．第２ＭＯＳトランジスタ（ｌ３）のゲート
にはＮＯＲゲー｝ （１４）の出力端（１４ｃ）が接続
され、このＮＯＲゲー｝ （１４）の第１入力端（１４
ａ）には入力信号が印加され第２入力端（１４ｂ）には
テスト信号（ハイレベル）を反転した電圧（以下、これ
もテスト信号という）が印加されるようになっている． 従って、この回路は通常の使用状態では第２ＭＯＳトラ
ンジスタ（ｌ３）がＯＦＦで、第１ＭＯＳトランジスタ
（ｌ２）のみによるオープンドレインとなっているが、
テスト信号を印加すると、第２ＭＯＳトランジスタ（１
３〉は入力電圧（ｖ０〉によって、ＯＮ，ＯＦＦ制御さ
れることになる．よって、テスト時に出力端子（７）を
ハイ・レベルにするときは入力電圧（ＶＩＮ）としてロ
ーレベルを与えれば第１ＭＯＳトランジスタ（ｌ２）が
ＯＦＦ，第２ＭＯＳトランジスタ（ｌ３）がＯＮとなり
、出力端子（７〉をハイレベルにすることができる．次
に、出力端子（７）をローレベルになすには入力電圧（
（１１％）としてハイレベルを与えればよい． 又里坐羞及 本発明のテスト方法によれば、オープンドレインの出力
回路をテストモード時に擬似ＣＭＯＳとして動作させる
ので、出力端子にプルアップ抵抗を接続しなくて済むと
共に出力端子の電圧の立ち上がり並びに立ち下がりがバ
ラックことかないので、出力端子に接続するテスタのサ
ンプリング・タイミングを半導体装置の製品ごとに調整
する必要がな《、特に半導体装置の生産工程における出
力端子の検査に好適である． また、本発明の半導体装置ではテスト信号によって出力
回路の構成を変え出力端子のハイレベル化を出力回路自
体の構威で行うことができるようになすゲート回路が設
けられているので、この半導体装置の出力端子をテスト
する際には出力電圧の立ち上がり並びに立ち下がりにバ
ラツキが生じない．
第１図は本発明のテスト方法を実施する半導体装置にお
ける出力回路部分を示す回路図であり、第２図はその信
号波形図、第３図は構造図である．第４図は本発明のテ
スト方法に係る他の半導体装置における出力回路部分を
示す回路図である．第５図は従来例の回路図であり、第
６図はその出力端子の電圧波形を示す図である．第７図
は従来例の回路でのテストスピードとサンプリング時の
判定電圧レベルとの関係を示す図である．（１）・・一
第１のＭＯＳトランジスタ，（２）・−・第２のＭＯＳ
トランジスタ．（３）・・・第３のＭＯＳトランジスタ
，（５）・−・電源ライン，（６）・・・接続中点．（
７〉−・・出力端子．
ける出力回路部分を示す回路図であり、第２図はその信
号波形図、第３図は構造図である．第４図は本発明のテ
スト方法に係る他の半導体装置における出力回路部分を
示す回路図である．第５図は従来例の回路図であり、第
６図はその出力端子の電圧波形を示す図である．第７図
は従来例の回路でのテストスピードとサンプリング時の
判定電圧レベルとの関係を示す図である．（１）・・一
第１のＭＯＳトランジスタ，（２）・−・第２のＭＯＳ
トランジスタ．（３）・・・第３のＭＯＳトランジスタ
，（５）・−・電源ライン，（６）・・・接続中点．（
７〉−・・出力端子．
Claims (2)
- （１）Ｎチャンネル又はＰチャンネルの第１のＭＯＳト
ランジスタとＰチャンネル又はＮチャンネルの第２のＭ
ＯＳトランジスタの間にマスクオプションにより不作動
が選択された第３のＭＯＳトランジスタを接続すると共
に、前記第１ＭＯＳトランジスタと前記第３ＭＯＳトラ
ンジスタの接続中点に出力端子を接続した半導体装置の
出力回路において、前記出力端子にテスタを接続して出
力端子をテストする時に前記第３のＭＯＳトランジスタ
をＯＮさせるテスト信号を与えることにより前記出力回
路を擬似ＣＭＯＳとして動作させることを特徴とする半
導体装置の出力端子テスト方法。 - （２）基準電位点と電源ライン間に縦続接続されたＮチ
ャンネル又はＰチャンネルの第１、第２ＭＯＳトランジ
スタと、該第１、第２ＭＯＳトランジスタの接続中点に
接続された出力端子と、前記第２ＭＯＳトランジスタの
ゲートに接続されたゲート回路と、前記第１ＭＯＳトラ
ンジスタのゲートと前記ゲート回路の第１入力端に入力
信号を導びく手段と、前記ゲート回路の第２入力端にテ
スト信号を導びく手段とから成り、前記ゲート回路はテ
スト信号が印加されているときのみ前記第１入力端の入
力信号を前記第２ＭＯＳトランジスタに与えることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153236A JPH0776783B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置及び出力端子テスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153236A JPH0776783B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置及び出力端子テスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319274A true JPH0319274A (ja) | 1991-01-28 |
| JPH0776783B2 JPH0776783B2 (ja) | 1995-08-16 |
Family
ID=15558030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1153236A Expired - Lifetime JPH0776783B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置及び出力端子テスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0776783B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7253553B2 (en) * | 2003-12-24 | 2007-08-07 | Tdk Corporation | Electronic component |
-
1989
- 1989-06-15 JP JP1153236A patent/JPH0776783B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7253553B2 (en) * | 2003-12-24 | 2007-08-07 | Tdk Corporation | Electronic component |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0776783B2 (ja) | 1995-08-16 |
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