CN106656081B - 一种消除运算放大器失调电压的电路 - Google Patents

一种消除运算放大器失调电压的电路 Download PDF

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Abstract

本发明提供一种消除运算放大器失调电压的电路，包括失调校准电路、失调消除差分对、运放输入差分对和电流求和电路，所述失调校准电路的输出端与所述失调消除差分对的输入端相连，所述失调消除差分对的输出端和运放输入差分对的输出端分别与所述电流求和电路相连。本发明设置有失调校准电路,通过失调校准电路产生电压并通过所述失调消除差分对产生调节电流送入所述电流求和电路，使该调节电流与运放输入差分对输入产生的电流在电流求和电路中相加。从而在不引入时钟的情况下可以对运算放大器的失调电压进行校准消除，满足了运算放大器在连续时间系统中对绝对精度作要求的应用环境。

Description

一种消除运算放大器失调电压的电路
技术领域
本发明涉及运算放器的技术领域，具体涉及一种用于消除运算放大器失调电压的电路。
背景技术
运算放大器(Operation Amplifier)，是一种直流耦合，差模信号输入、通常为单端输出的高增益电压放大器。在这种配置下，运算放大器能产生一个比输入端电压之差大数十万倍的输出对地电压。理想情况下，当一个单端运放差分输入为零时，无论其增益多少，输出电压应始终为零。然而由于制造中器件的失配等原因，造成输出电压并不为零。定义使输出电压为零时的两端输入电压之差为运放的失调电压。失调电压会随着输入电压被运放放大从而使输出电压造成误差，这在一个对输出电压有绝对要求的应用环境下是不能被允许的。因此，降低失调电压在高精度电路系统设计中是非常重要的一点。一般的，通过自动调零、电荷存储等方法可以降低运放的失调电压，但是会额外引入时钟信号，这对于连续时间系统是不允许的。
发明内容
为了克服上述现有技术存在的不足，本发明的主要目的在于提供一种消除运算放大器失调电压的电路。
为了实现上述目的，本发明具体采用以下技术方案：
本发明提供一种消除运算放大器失调电压的电路，包括失调校准电路、失调消除差分对、运放输入差分对和电流求和电路，所述失调校准电路的输出端与所述失调消除差分对的输入端相连，所述失调消除差分对的输出端和运放输入差分对的输出端分别与所述电流求和电路相连。
优选地，所述失调校准电路包括DAC电流源、电阻R1、NMOS管MN1、NMOS管MN2、NMOS管MN3和NMOS管MN4；所述DAC电流源的输出端与所述电阻R1的一端、NMOS管MN3的漏极及NMOS管MN4的漏极相连，所述电阻R1的另一端接固定电位VSS；所述NMOS管MN1的漏极与NMOS管MN3的源极相连；所述NMOS管MN2的漏极接NMOS管MN4的源极，所述NMOS管MN2的源极和NMOS管MN1的源极接固定电位VSS；所述NMOS管MN1的栅极和NMOS管MN4的栅极相连并用于输入控制信号；所述NMOS管MN2的栅极和NMOS管NM3的栅极相连并用于输入控制信号；所述NMOS管MN2的漏极和NMOS管MN4的源极作为一个输出端与所述失调消除差分对相连，所述NMOS管MN1的漏极和NMOS管MN3的源极作为另一个输出端与所述失调消除差分对相连。
优选地，所述失调校准电路还包括反相器U1、反相器U2、与门U3和与门U4；所述反相器U1的输入端用于输入逻辑信号VOSD，所述反相器U1的输出端与反相器U2的输入端、与门U4的一个输入端相连，所述反相器U2的输出端与与门U3的一个输入端相连；所述与门U3的另一个输入端和与门U4的另一个输入端用于输入使能信号EN；所述与门U3的输出端与NMOS管MN1的栅极及NMOS管MN4的栅极相连，所述与门U4的输出端与所述NMOS管MN2的栅极及NMOS管MN3的栅极相连。
优选地，所述失调消除差分对包括电流源A1、PMOS管MP1和PMOS管MP2，所述电流源A1的输出端与PMOS管MP1的源极和PMOS管MP2的源极相连，所述PMOS管MP1的栅极与所述NMOS管MN1的漏极及NMOS管MN3的源极相连，所述PMOS管MP2的栅极与所述NMOS管MN2的漏极及NMOS管MN4的源极相连，所述PMOS管MP1的漏极和PMOS管MP2的漏极分别与所述电流求和电路相连。
优选地，所述运放输入差分对包括电流源A2、PMOS管MP3和PMOS管MP4，所述电流源A2的输出端与PMOS管MP3的源极和PMOS管MP4的源极相连，所述PMOS管MP3的栅极和PMOS管MP4的栅极分别作为运算放大器的两输入端，所述PMOS管MP3的漏极和PMOS管MP4的漏极分别与所述电流求和电路相连。
优选地，所述电流求和电路包括电压源V1、电压源V2、PMOS管MP5、PMOS管MP6、NMOS管MN5、NMOS管MN6、NMOS管MN7和NMOS管MN8；所述PMOS管MP5的源极和PMOS管MP6的源极与电压VDD相连，所述PMOS管MP5的漏极、PMOS管MP6的漏极分别与所述NMOS管MN5的漏极、NMOS管MN6的漏极相连，所述PMOS管MP5的栅极和所述PMOS管MP6的栅极相连；所述NMOS管MN5的源极、NMOS管MN6的源极分别与所述NMOS管MN7的漏极、NMOS管MN8的漏极相连，所述NMOS管MN5的栅极和NMOS管MN6的栅极相连；所述NMOS管MN7的源极、NMOS管MN8的源极接固定电位VSS，所述NMOS管MN7的栅极和NMOS管MN8的栅极相连；所述NMOS管MN5的漏极与所述NMOS管MN7的栅极相连；所述电压源V1的正极接电源VDD，所述电压源V1的负极接所述PMOS管MP5的栅极，所述电压源V2的正极接所述NMOS管MN5的栅极，所述电压源V2的负极接固定电位VSS；所述PMOS管MP1的漏极、PMOS管MP3的漏极与所述NMOS管MN6的源极相连，所述PMOS管MP2的漏极、PMOS管MP4的漏极与所述NMOS管MN5的源极相连。
优选地，还包括输出级，所述PMOS管MP5的栅极、PMOS管MP6的栅极作为一个输出端与所述输出级相连，所述POMS管MP6的漏极、NMOS管MN6的漏极作为另一个输出端与所述输出级相连。
优选地，所述输出级包括PMOS管MP7和NMOS管MN9，所述PMOS管MP7的源极接电压VDD，所述NMOS管MN9的源极接固定电位VSS，所述NMOS管MN9的漏极和PMOS管MP7的漏极相连作为输出端；所述PMOS管MP7的栅极接所述PMOS管MP5的栅极和PMOS管MP6的栅极，所述NMOS管MN9的栅极接所述PMOS管MP6的漏极和NMOS管MN6的漏极。
本发明的消除运算放大器失调电压的电路包括失调校准电路、失调消除差分对、运放输入差分对和电流求和电路，所述失调校准电路的输出端与所述失调消除差分对的输入端相连，所述失调消除差分对的输出端和运放输入差分对的输出端分别与所述电流求和电路相连。
相比于现有技术，本发明设置有失调校准电路，通过失调校准电路产生电压并通过所述失调消除差分对产生调节电流送入所述电流求和电路，使该调节电流与运放输入差分对输入产生的电流在电流求和电路中相加。从而在不引入时钟的情况下可以对运算放大器的失调电压进行校准消除，满足了运算放大器在连续时间系统中对绝对精度作要求的应用环境。
附图说明
图1为本发明实施例的框架结构图；
图2为本发明实施例的失调校准电路图；
图3为本发明实施例的失调消除差分对图；
图4为本发明实施例的运放输入差分对图；
图5为本发明实施例的电流求和电路；
图中，1、失调校准电路；2、失调消除差分对；3、运放输入差分对；4、电流求和电路；5、输出级。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
如图1所示，本发明提供一种消除运放失调电压的电路，包括失调校准电路1、失调消除差分对2、运放输入差分对3和电流求和电路4。其中，运放输入差分对3由输入端输入的差分电压的作用产生两路输出电流IIN1和IIN2。失调校准电路1用于产生一个校准电流Itrim，并在其内部电阻上得到一个压降，通过该压降作用于失调消除差分对2上，即加载在差分对MOS管的栅极，由MOS管的特性得到两路输出电流IOS1和IOS2。这两路输出电流IOS1和IOS2与运放输入差分对3输出的两路电流IIN1和IIN2一起送入电流求电路4进行相加，电流求和电路4通过电流流经负载产生输出电压值，从而消除运算放大器的失调电压。
如图2所示，失调校准电路1包括DAC电流源A1、电阻R1、NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4、反相器U1、反相器U2、与门U3和与门U4。DAC电流源A1的输出端与电阻R1的一端、NMOS管MN3的漏极及NMOS管MN4的漏极相连。电阻R1的另一端接固定电位VSS；NMOS管MN1的漏极与NMOS管MN3的源极相连；NMOS管MN2的漏极接NMOS管MN4的源极，NMOS管MN2的源极和NMOS管MN1的源极接固定电位VSS。反相器U1的输入端用于输入逻辑信号VOSD，反相器U1的输出端与反相器U2的输入端、与门U4的一个输入端相连。反相器U2的输出端与与门U3的一个输入端相连。与门U3的另一个输入端和与门U4的另一个输入端用于输入使能信号EN。与门U3的输出端与NMOS管MN1的栅极及NMOS管MN4的栅极相连，与门U4的输出端与所述NMOS管MN2的栅极及NMOS管MN3的栅极相连。
如图3所述，失调消除差分对2包括电流源A1、PMOS管MP1和PMOS管MP2。电流源A1的输出端与PMOS管MP1的源极和PMOS管MP2的源极相连，PMOS管MP1的栅极与NMOS管MN1的漏极及NMOS管MN3的源极相连。PMOS管MP2的栅极与NMOS管MN2的漏极及NMOS管MN4的源极相连。
如图4所示，运放输入差分对3包括电流源A2、PMOS管MP3和PMOS管MP4。电流源A2的输出端与PMOS管MP3的源极和PMOS管MP4的源极相连，PMOS管MP3的栅极和PMOS管MP4的栅极分别作为运算放大器的两输入端。
如图5所示，电流求和电路4包括电压源V1、电压源V2、PMOS管MP5、PMOS管MP6、NMOS管MN5、NMOS管MN6、NMOS管MN7和NMOS管MN8。PMOS管MP5的源极和PMOS管MP6的源极与电压VDD相连，PMOS管MP5的漏极、PMOS管MP6的漏极分别与NMOS管MN5的漏极、NMOS管MN6的漏极相连，PMOS管MP5的栅极和所述PMOS管MP6的栅极相连。NMOS管MN5的源极、NMOS管MN6的源极分别与NMOS管MN7的漏极、NMOS管MN8的漏极相连，NMOS管MN5的栅极和NMOS管MN6的栅极相连。NMOS管MN7的源极、NMOS管MN8的源极接固定电位VSS，且NMOS管MN7的栅极和NMOS管MN8的栅极相连。NMOS管MN5的漏极与NMOS管MN7的栅极相连。电压源V1的正极接电源VDD，电压源V1的负极接所述PMOS管MP5的栅极。电压源V2的正极接所述NMOS管MN5的栅极，电压源V2的负极接固定电位VSS。PMOS管MP1的漏极、PMOS管MP3的漏极与NMOS管MN6的源极相连，PMOS管MP2的漏极、PMOS管MP4的漏极与NMOS管MN5的源极相连。
在本实施例中，还包括输出级5，输出级5采用class-A的结构，其包括PMOS管MP7和NMOS管MN9。PMOS管MP7的源极接电压VDD，NMOS管MN9的源极接固定电位VSS，PMOS管MP7的栅极接PMOS管MP5的栅极和PMOS管MP6的栅极，NMOS管MN9的栅极接PMOS管MP6的漏极和NMOS管MN6的漏极，NMOS管MN9的漏极和PMOS管MP7的漏极相连作为输出端。而在其他实施例中，输出级也以采用class-B、class-AB等任意结构。
失调校准电路1采用DAC电流源A1通过外部配置得到所需的电流Itrim,该电流Itrim在电阻R1上产生压降。并通过外部逻辑信号VOSD选择是将该电压降正向送入或是反向送入失调消除差分对2，以此可以应对失调电压为正值和负值两种情况。
外部逻辑信号VOSD通过反相器U1、反相器U2、与门U3和与门U4控制NMOS管MN1、NMOS管MN2、NMOS管MN3和NMOS管MN4的导通和截止。外部使能信号EN可以控制失调校准电路1的关闭，当使能信号EN为低电平时，失调校准电路1关闭，运放的失调校准功能不在起作用。
电流求和电路4中的PMOS管MP5、PMOS管MP6产生两路相等的电流，一路电流与失调消除差分对2产生的输出电流IOS1和运放输入差分对3产生的输出电流INN1相加流入NMOS管MN7，另一路电流与失调消除差分对2产生的输出电流IOS2和运放输入差分对3产生的输出电流INN2相加流入NMOS管MN8，经过电流求和后输出电压送入输出级5。当失调电压为正时，外部逻辑信号VOSD使NMOS管MN1与NMOS管MN4的栅极为高而使NMOS管MN2与NMOS管MN3的栅极为低。则失调消除差分对2的PMOS管MP1栅极为零电位，而PMOS管MP2栅极为电阻R1的压降。此时，PMOS管MP1的漏极有输出电流IOS2，该输出电流IOS2在电流求和电路4中与运放差分对3产生的输出电流IIIN2相加，从而消除失调电压。当失调电压为负时反之。
假设失调消除差分对2的小信号增益为Gmos，运放输入差分对3的小信号增益为Gm，则近似有下列等式：
Gm*Vos＝Gmos*Itrim*R1
其中，Vos为失调电压，Itrim为通过DAC产生的电流，R1为失调校准电路中的电阻。通过调节Itrim的数值，可以抵消Vos电压的影响，达到消除失调的目的。可以看到，Itrim的调节越精细，所调节得到的失调电压就会越小。
具体校准失调电压的方式为，短接运放输入端并接入固定电位，开环设置运放，由于运放大的增益，此时工作类似于比较器。将控制信号VOSD设置为高电平，可调电流源配置为零电流，当此时运放输出为高电平时，说明此时为正的失调电压，则控制信号VOSD依旧保持为高电平。若此时运放输出为低电平时，说明此时为负的失调电压，则控制信号VOSD更改为低电平，且将运放的输出结果做反向处理。之后，根据输出电平的高低，按照逐次逼近原理对DAC进行逐位进行调节，如此便可完成运放失调电压的校准消除。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (8)

1.一种消除运算放大器失调电压的电路，其特征在于，包括失调校准电路、失调消除差分对、运放输入差分对和电流求和电路，所述失调校准电路的输出端与所述失调消除差分对的输入端相连，所述失调消除差分对的输出端和运放输入差分对的输出端均与所述电流求和电路相连。
2.根据权利要求1所述的消除运算放大器失调电压的电路，其特征在于，所述失调校准电路包括DAC电流源、电阻R1、NMOS管MN1、NMOS管MN2、NMOS管MN3和NMOS管MN4；所述DAC电流源的输出端与所述电阻R1的一端、NMOS管MN3的漏极及NMOS管MN4的漏极相连，所述电阻R1的另一端接固定电位VSS；所述NMOS管MN1的漏极与NMOS管MN3的源极相连；所述NMOS管MN2的漏极接NMOS管MN4的源极，所述NMOS管MN2的源极和NMOS管MN1的源极接固定电位VSS；所述NMOS管MN1的栅极和NMOS管MN4的栅极相连并用于输入控制信号；所述NMOS管MN2的栅极和NMOS管NM3的栅极相连并用于输入控制信号；所述NMOS管MN2的漏极和NMOS管MN4的源极作为一个输出端与所述失调消除差分对相连，所述NMOS管MN1的漏极和NMOS管MN3的源极作为另一个输出端与所述失调消除差分对相连。
3.根据权利要求2所述的消除运算放大器失调电压的电路，其特征在于，所述失调校准电路还包括反相器U1、反相器U2、与门U3和与门U4；所述反相器U1的输入端用于输入逻辑信号VOSD，所述反相器U1的输出端与反相器U2的输入端、与门U4的一个输入端相连，所述反相器U2的输出端与与门U3的一个输入端相连；所述与门U3的另一个输入端和与门U4的另一个输入端用于输入使能信号EN；所述与门U3的输出端与NMOS管MN1的栅极及NMOS管MN4的栅极相连，所述与门U4的输出端与所述NMOS管MN2的栅极及NMOS管MN3的栅极相连。
4.根据权利要求2所述的消除运算放大器失调电压的电路，其特征在于，所述失调消除差分对包括电流源A1、PMOS管MP1和PMOS管MP2，所述电流源A1的输出端与PMOS管MP1的源极和PMOS管MP2的源极相连，所述PMOS管MP1的栅极与所述NMOS管MN1的漏极及NMOS管MN3的源极相连，所述PMOS管MP2的栅极与所述NMOS管MN2的漏极及NMOS管MN4的源极相连，所述PMOS管MP1的漏极和PMOS管MP2的漏极分别与所述电流求和电路相连。
5.根据权利要求4所述的消除运算放大器失调电压的电路，其特征在于，所述运放输入差分对包括电流源A2、PMOS管MP3和PMOS管MP4，所述电流源A2的输出端与PMOS管MP3的源极和PMOS管MP4的源极相连，所述PMOS管MP3的栅极和PMOS管MP4的栅极分别作为运算放大器的两输入端，所述PMOS管MP3的漏极和PMOS管MP4的漏极分别与所述电流求和电路相连。
6.根据权利要求5所述的消除运算放大器失调电压的电路，其特征在于，所述电流求和电路包括电压源V1、电压源V2、PMOS管MP5、PMOS管MP6、NMOS管MN5、NMOS管MN6、NMOS管MN7和NMOS管MN8；所述PMOS管MP5的源极和PMOS管MP6的源极与电压VDD相连，所述PMOS管MP5的漏极、PMOS管MP6的漏极分别与所述NMOS管MN5的漏极、NMOS管MN6的漏极相连，所述PMOS管MP5的栅极和所述PMOS管MP6的栅极相连；所述NMOS管MN5的源极、NMOS管MN6的源极分别与所述NMOS管MN7的漏极、NMOS管MN8的漏极相连，所述NMOS管MN5的栅极和NMOS管MN6的栅极相连；所述NMOS管MN7的源极、NMOS管MN8的源极接固定电位VSS，所述NMOS管MN7的栅极和NMOS管MN8的栅极相连；所述NMOS管MN5的漏极与所述NMOS管MN7的栅极相连；所述电压源V1的正极接电源VDD，所述电压源V1的负极接所述PMOS管MP5的栅极，所述电压源V2的正极接所述NMOS管MN5的栅极，所述电压源V2的负极接固定电位VSS；所述PMOS管MP1的漏极、PMOS管MP3的漏极与所述NMOS管MN6的源极相连，所述PMOS管MP2的漏极、PMOS管MP4的漏极与所述NMOS管MN5的源极相连。
7.根据权利要求6所述的消除运算放大器失调电压的电路，其特征在于，还包括输出级，所述PMOS管MP5的栅极、PMOS管MP6的栅极作为一个输出端与所述输出级相连，所述POMS管MP6的漏极、NMOS管MN6的漏极作为另一个输出端与所述输出级相连。
8.根据权利要求7所述的消除运算放大器失调电压的电路，其特征在于，所述输出级包括PMOS管MP7和NMOS管MN9，所述PMOS管MP7的源极接电压VDD，所述NMOS管MN9的源极接固定电位VSS，所述NMOS管MN9的漏极和PMOS管MP7的漏极相连作为输出端；所述PMOS管MP7的栅极接所述PMOS管MP5的栅极和PMOS管MP6的栅极，所述NMOS管MN9的栅极接所述PMOS管MP6的漏极和NMOS管MN6的漏极。
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