JPS5826115B2 - Ｃｃｄシフトレジスタ - Google Patents

Description

【発明の詳細な説明】 この発明はＣＣＤ（電荷結合素子）を基本素子とするシ
フトレジスタの構成に係り、特に任意のビット長を有し
高集積化、大容量化を可能とするシフトレジスタに関す
る。

ＣＣＤをメモリに応用する場合、基本的にはダイナミッ
ク・シフトレジスタであるＣＣＤの出力を検出し、信号
レベルを回復して入力段に戻すという閉ループを構成す
ることにより、ダイナミックにデータを記憶させる。

しかしながら、ＣＣＤにおける信号電荷の転送は完全で
はなく常に損失が伴うため、転送回数は余り多くはとれ
ず、通常３２〜６４ビツト、６４〜１２８転送程度で信
号電荷を再生する必要がある。

このため、ＣＣＤメモリとして必要なメモリ・フロック
サイズを作るためには、従来より、ＣＣＤシフトレジス
タを検出・再生回路を介して直列に接続するいわゆるサ
ーペンテイン構造やＣＣＤの特性を利用して直並列に組
合せ転送回数を抑えながら容量の大きなブロックを構成
するいわゆるＳＰＳ構造が多（用いられている。

しかし、サーペンテイン構造では数多く必要な検出・再
生回路が集積度の向上を妨げ、またＳＰＳ構造では直列
部のピッチが全体の集積度を規制し、更に直列部より並
列部への転送時に損失やタイミング上の困難を生ずるな
どの欠点がある。

これらに対し、より直接的に、複数個のＣＣＤを並列に
並べ、かつ全体としてシフトレジスタのブロックとして
動作させるいわゆる多重電極／ビット（以下ＭＥ／Ｂと
略称する）の構造がある。

これはＮ相の基本クロックを用いて、（Ｎ−１）相の電
極下には信号電荷を蓄積し、残り１相の電極下の空のポ
テンシャル井戸を順次転送していく方式のＣＣＤシフト
レジスタを入出力で１相ずつ順次ずらしてＮ個並列に束
ねて構成するもので、Ｎ＝４の場合について第１図に示
しである。

しかしながら、この方式ではＮ相につき１相の空のポテ
ンシャル井戸、換言すれば１行（例えば図のＡ−にに沿
う行）につき３個のデータ蓄積領域と１個の空のポテン
シャル井戸が存在するため、図のようにｍ行がブロック
を構成した場合の容量は（Ｎ１）Ｘｍ＝３ｍビット（た
だし、１個の信号電荷蓄積領域を１ビツトに対応させた
場合）となり、このままでは２進法に基づく多くのディ
ジタルシステムやその他特定のブロックサイズが要求さ
れるシステムには用いることができない。

また、第１図から明らかなように各列のＣＣＤが共通の
検出ノードに接続されるため、通常検出ノードの容量が
増え、従って電荷の検出感度が低下し、更に多相クロッ
クとの結合による雑音の増加、レイアウト上の困難さ等
の問題が生じる。

この発明はＭＥ／Ｂ形のＣＣＤシフトレジスタを用い、
そのビット数（ブロック容量）の制約を除き、前述のよ
うな欠点を解消したＣＣＤシフトレジスタを提供するも
のである。

即ち、この発明はＮ相の基本クロックで動作するＭＥ／
Ｂ 構造のＣＣＤシフトレジスタ・ブロックに、その基
本クロックのＮ倍のシフトレートで動作するＣＣＤシフ
トレジスタを直列に接続することにより、データレート
を変えることなしに任意のビット長を得るようにしたこ
とを骨子としている。

以下、この発明の詳細な説明する。

第２図は４相駆動のＭＥ／Ｂブロックを用いた場合の基
本構成で、ＭＥ／Ｂ形ＣＣＤシフトレジスタブロックＭ
の出力に、ＭＥ／Ｂフロックの基本クロック周波数ｆｃ
の４倍の周波数４ＸｆｃのクロックφＭで動作するＣＣ
ＤＣＣシフトレジスタを直列に接続している。

この場合、ＭＥ／ＢブロックＭがｍ行、直列ＣＣＤシフ
トレジスタＳＲがＳビットであるとすると、トータルビ
ット数は（３ｍ＋Ｓ）ビットとなる。

一般的にＮ相駆動のＭＥ／Ｂブロックを用いれば、トー
タルビット数は（（Ｎ−１） Ｘｍ＋Ｓ ）ビットとな
る。

より具体的に、ドロップクロック駆動方式の４相駆動Ｍ
Ｅ／Ｂブロックを用い、これに１ビツトのＣＣＤシフト
レジスタを直列接続した実施例の構成を第３図、第４図
に示す。

第３図は平面パターンであり、第４図はその各列、即ち
チャネル■。

ＩＩ、ＩＩＩ、ＩＶに沿っての断面図である。

基板として例えば７〜８Ω−傭のＰ型（１００）Ｓｉ基
板１を用い、その表面にゲート絶縁膜として厚さ約１０
００λのＳｉＯ２膜２を介して、ポリシリコン等からな
る第１ゲート電極３７、第２ゲート電極３２が対となっ
てマトリクス状に配列される。

第２ゲート電極３２は列方向に隣接する第１ゲート電極
３１０間に一部第１ゲ一ト電極と重なるように配置され
、対となる第１、第２ゲート電極３．。

３２は共通接続されて１ビツトの転送電極となり、これ
が行方向に共通接続されて、４相クロツクφ１〜φ４が
印加されるようになっている。

各第２ゲート電極３２下の基板１０表面には、ドロップ
クロック方式により電荷を送流させることなく一方向に
転送させるためのバリアを構成すべく、例えばボロンの
イオン注入によりＰ十型層４を設けている。

なお、入力信号をチャネル■〜■に振り分けるためには
、各チャネルの入力位相が順次ずれていなげればならな
い。

従って、チャネル■では第１ビツト、チャネル■では第
１、第２ビツト、チャネル■では第１、第２、第３ビツ
トの下はバリアを設けない非蓄積部としている。

この実施例では、バリアを設けない各ビットの第２ゲー
ト電極３□下に、リンイオンを２×１０′／ＣＩＩＬ−
２の濃度でイオン注入してＰ−型層５を設けている。

ＭＥ／Ｂブロックの入力側を順次位相をずらしたことに
対応して、出力側についてもチャネル■では最終端から
３ビツト、同じくチャネル■では２ビツト、チャネル■
では１ビツトにつき、それぞれの第２ゲート電極下にバ
リアを設けず、Ｐ−型層５を設けて非蓄積部としている
。

このようなＭＥ／Ｂブロックの出力に、各チャネルに共
通な１ビツトのＣＣＤシフトレジスタが設けられている
。

この直列シフトレジスタはＭＥ／Ｂブロックの各ビット
と同様に、第１ゲート電極１３１、第２ゲート電極１３
□を有し、第２ゲート電極１３２の下にバリアを構成す
るＰ生型層１４を設けて構成され、第１、第２ゲート電
極１３０，１３２を共通接続してクロックφ１〜φ４の
周波数ｆｃの４倍の周波数を持つクロックφＭで駆動さ
れるようになっている。

そして、この直列シフトレジスタの出力側にはバイアス
電圧φＢを印加する出力ゲート電極１５とその下の基板
表面にバリアを構成するＰ十型層１６とを備えている。

入力ツードロ、出力ノード１は共にｎ十型層からなって
いる。

第３図の平面パターンは模式的なものであるが、斜線で
示した部分ＡＪ″−Ｐ十型層からなるバリア部であり、
このバリア部に隣接するまず目の部分Ｂが信号電荷蓄積
部となり、黒塗りの部分Ｃはバリアがない低バリア部で
あり、この低バリア部に隣接するまず目の部分りは信号
電荷を蓄積しない非蓄積部となる。

このように構成されたＣＣＤシフトレジスタを駆動する
クロックφ、〜φ４およびφＭのタイミングは第５図に
示すとおりである。

この実施例では基板１を一５ｖにバイアスし、クロック
φ、〜φ４の低レベル（蓄積レベル）ヲ＋５Ｖ、高レベ
ル（転送レベル）を＋１２Ｖとしている。

また、φＭは高レベルを＋１２Ｖ、低レベルをＯ■とし
ている。

このような多相ドロップクロックによる出力部付近にお
ける信号電荷の蓄積、転送の動作をクロックの各タイミ
ング順に第６図〜第１２図を用いて以下に説明する。

第６図は時刻ｔ１ の状態であり、クロックφ２によ
りφ１電極下の信号電荷が転送され、クロックφＭによ
り直列レジスタを介してチャネル■の信号電荷が出力ノ
ードに読出された後の蓄積状態を示している。

この時点ではＭＥ／Ｂブロックのφ１電極下のポテンシ
ャル井戸は全て空となる。

第７図は時刻ｔ２の状態であり、クロックφ１が転送レ
ベルとなることによりφ１電極下の空のポテンシャル井
戸が深くなり、バリアを越えて前のビットのφ４電極下
の信号電荷が転送される。

コノ時、直列レジスタのクロックφＭも高レベルにあり
、バリアがなく、従って電荷を受入れ得る態勢にあるが
、図から明らかなように未だこの時点では直列レジスタ
には信号電荷は転送されない。

そして、クロックφＭが高レベルのままクロックφ１が
低レベルとなる時点ｔ３において、チャネル■のφ１電
極下に転送された信号電荷が直列シフトレジスタに送ら
れる。

チャネル■〜■ではφ１電極下の蓄積部に両側にバリア
があるためそのまま信号電荷が蓄積される。

その結果、φ４電極下の蓄積部のポテンシャル井戸は全
てのチャネルとも空となる。

そして、クロックφＭが低レベルに復帰した時点ｔ４で
、第９図に示すように直列レジスタに蓄えられた信号電
荷は、バイアス電圧φＢにより設定されたバリアを越え
て出力ノードに送り出される。

続いて、時刻ｔ５ でクロックφ４が高レベルになると
、φ４電極下の空のポテンシャル井戸が深くなってφ３
電極下の信号電荷がとのφ４電極下に転送される。

このとき、チャネルＩ〜■では、ＭＥ／Ｂブロックの最
終段の前は非蓄積部であって信号電荷がないから、最終
段のクロックφ４下に深いポテンシャル井戸が形成され
ても電荷の流入はない。

即ち、最終段についてはチャネル■でのみ信号電荷の流
入がある。

そして、時刻ｔ、で直列レジスタのクロックφＭも高レ
ベルになるが、クロックφ４が高レベルのうちは、φ４
電極下に信号電荷が蓄えられていて直列レジスタへの電
荷転送はない。

この状態が第１０図である。その後、クロックφ４が低
レベルに復帰し、クロックφＭが高レベルの状態にある
時刻ｔ７になると、第１１図に示すようにチャネル■の
φ４電極下の信号電荷が直列シフトレジスタに転送され
る。

これで、空のポテンシャル井戸はφ４電極下からφ３電
極下に移ったことになる。

そして、クロックφＭが低レベルに復帰した時点ｔ８で
、直列シフトレジスタに蓄えられた信号電荷は第１２図
に示すように、バイアス電圧φＢによるバリアを越えて
出力ノードに送り出される。

この一連の動作説明から明らかなように、もしクロック
φヤにより駆動される直列シフトレジスタがない場合に
はクロックφ１〜φ４が蓄積レベルに戻る際に信号電荷
は出力ノードに流入したのに対し、直列シフトレジスタ
を設けたことによって信号電荷は一時この直列シフトレ
ジスタに蓄えられ、そのクロックφＭが低レベルになる
際に出力ノードに送り出される。

以上のように、この実施例によれば、ＭＥ／Ｂ形ＣＣＤ
シフトレジスタのブロックでは入力信号が各チャネルに
振り分けられて書き込まれ、かつ各チャネルについてク
ロックの７周期に１つ存在する空のポテンシャル井戸が
信号電荷の転送方向と逆の方向に順次シフトするという
形で電荷転送が行われ、このＭＥ／Ｂブロックを転送さ
れた信号電荷はその出力に直列接続されてクロックφＭ
で動作するＣＣＤシフトレジスタに各チャネルからの信
号電荷が混合されることなく順次蓄えられた後、出力ノ
ードに送り出されるという動作を行う。

この出力を検出して信号レベルを回復して入力段に戻す
という閉ループを構成すれば、いわゆるダイナミック・
メモリとして動作し、そのトータル・ビット数はこの実
施例の場合（３ｍ＋１．）ビットとなる。

なお、第６図〜第１２図に示した相対的なポテンシャル
の関係から判るように、直列シフトレジスタはＭＥ／Ｂ
ブロックの各チャネルより転送される電荷を混合するこ
となく受は取り、出力ノードに送り出せばよく、従って
直列シフトレジスタのクロックφＭのタイミング設定に
は大きな自由度がある。

例えば４チヤネル■の電荷を受は取るにはクロックφ、
が蓄積レベルになった時点から次のクロックφ４が転送
レベルになるまでの間に行えばよ（、従ってこの間にク
ロックφＭが高レベルになればよい。

一方、直列シフトレジスタに蓄えたチャネル■の信号電
荷の出力ノードへの転送は、次のチャネル■からの信号
電荷との混合が生じないように、クロックφＭが転送レ
ベルになった後蓄積レベルに戻る前に終了すればよい。

このような観点から設定した第５図とは異なるクロック
φＭの駆動タイミングの例を第１３図に示す。

即ち、クロックφ１が蓄積レベルに戻る時点ｔ４からク
ロックφ４が転送レベルになる時点ｔｃまでの間の任意
の時点ｔＢでクロックφＭを高レベルにしてチャネル■
の信号電荷を直列シフトレジスタに転送し、その後クロ
ックφ４が蓄積レベルになる時点ｔＥまでの間の任意の
時点ｔＤでクロックφＭを低レベルに戻してその信号電
荷を出力ノードに送り出すことができる。

先の実施例ではＭＥ／Ｂブロックの出力を１個の直列シ
フトレジスタで受けるようにしたが、例えば第３図に対
して第１４図に示すように、それぞれのチャネルＩ〜■
毎に個別に直列シフトレジスタを設けてもよい。

更に、複数個のチャネル、例えば２個のチャネルにつき
１個の直列シフトレジスタを設ける構成としてもよい。

また、先の実施例ではクロックφＭにより駆動される直
列シフトレジスタとして１段のみを設けたが、任意の段
数を接続して任意ビット長を得ることができる。

第１５図は３段のＣＣＤシフトレジスタを直列接続した
例で、１段目と３段目はクロックφＭにより駆動し、２
段目は直流バイアスφＢ（ここでは＋５Ｖ）を印加する
ようになっている。

２段目は信号電荷の混合を防ぐためのものであって、蓄
積機能としては２段のＣＣＤレジスタと考えてよい。

第１５図の各チャネル■〜■に沿っての模式的断面図を
第１６図に示し、チャネル■について直列レジスタ部付
近の動作説明図を第１７図に示しである。

基本的な構造は先の実施例と同様であるので、構造につ
いての詳細な説明は省略する。

第１７図の動作説明図では先の実施例の第５図に示した
タイミングを用いた例を示しており、１ ＝ １４〜ｔ
８は第５図における時刻ｔ４〜ｔ８ に対応している。

１ ＝ １４では、クロックφ１〜φ４は蓄積レベルに
あり、かつクロックφＭも低レベルにあるため、直列レ
ジスタ部では２段目のφＢ電極下に信号電荷が滞在して
いる。

１ ＝ １５ではクロックφ４が転送レベルであり、φ
３電極下の信号電荷がφ４電極下に転送される。

ｔ ＝ ｔ、５でクロックφＭも高レベルとなるが、こ
のときクロックφ４が未だ転送レベルにあるためＭＥ／
Ｂフロックより直列レジスタ部への転送はなく、直列レ
ジスタ部内でφ８電極下の信号電荷がφＭ電極下のポテ
ンシャル井戸に送り込まれる。

そして、クロックφ４が蓄積レベルに戻り、クロックφ
Ｍが高レベルの状態にある１＝１７で、φ４電極下の信
号電荷は直列レジスタ部の初段に送り込まれ、クロック
φＭが低レベルに戻った１＝１８で直列レジスタ部の２
つのφＭ電極下の信号電荷はそれぞれφＢ電極下と出力
ノードへと転送される。

なおこの例では先の実施例と同じ第５図のタイミング駆
動による動作を説明したが、第１３図のタイミング駆動
を行ってもよいことは勿論である。

以上の例から明らかなように、直列シフトレジスタ部は
任意の段数を設けることが転送特性の許す限り可能であ
り、かつ前述のとおり直列シフトレジスタ部からの出力
のタイミングも任意に設定することができる。

これにより任意のビット長のＣＣＤシフトレジスタブロ
ックを実現することができ、しかも周辺回路との接続を
容易とするタイミングの調整を行うことができる。

また、直列レジスタ部の構成については、以上の例の他
第１８図に示すようにＭＥ／ＢブロックのチャネルＩ、
■の信号電荷を受ける部分とチャネル■、■の信号電荷
を受ける部分を別々に設け、その両者に共通に１段を設
けるようにしてもよい。

この場合、初段についてはＭＥ／Ｂブロックのクロック
周波数ｆ。

０２倍の周波数２ｆｏをもつクロックφＭＡ ｊφＭＢ
で所定のタイミングで駆動することにより各チャネ
ルの信号電荷を混信させることなく受けることができ、
これを次の段においてクロックφＭで受けて出力ノード
に転送することにより、先の実施例と同様の動作が可能
である。

更に、以上の実施例では直列シフトレジスタ部をいわゆ
る単相駆動方式に準じた方式で駆動させたが、よく知ら
れているように２相、３相、４相駆動力式等を利用する
こともできる。

これらの方式による駆動に際しては、ＭＥ／Ｂフロック
からの信号電荷の混信が生じないようにタイミングにの
み留意すればよい。

更にまた、この発明ではＭＥ／Ｂ形ＣＣＤシフトレジス
タフロックに、自動的にいわゆるファツト・ゼロを導入
するようにした構造を用いることも非常に有用である。

ＭＥ／Ｂブロックにファツト・ゼロを導入するためには
、例えば入力ノードと各チャネルの初段との間にバリア
が他の電荷蓄積部よりも低い電荷蓄積部を１段挿入すれ
ばよい。

以上詳細に説明したように、この発明によればＭＥ／Ｂ
形のＣＣＤシフトレジスタに対して別にＣＣＤシフトレ
ジスタを直列に接続することによって、ＭＥ／Ｂブロッ
クそのままでは適用できない２進法に基づく多くのディ
ジタルシステムに適用できるＣＣＤシフトレジスタが実
現する。

また、この場合ＭＥ／Ｂフロックの各チャネルが共通に
出力ノードに接続されないため、出力ノードの容量が増
えることなく、検出感度の低下、多相クロックとの結合
による雑音の増加等も効果的に防止される。

更に、直列シフトレジスタ部のビット数を選ぶことによ
り、必要に応じて任意のビット長のシフトレジスタフロ
ックが得られるだけでな（、周辺回路とのタイミノグ調
整も容易になる。

なお、この発明は上記した各実施例の他、更にその趣旨
を逸脱しない範囲で種々変形実施することができること
は勿論である。

【図面の簡単な説明】

第１図は従来のＭＥ／Ｂ形ＣＣＤシフトレジスタの一例
の概略構成を示す図、第２図はこの発明に係るＣＣＤシ
フトレジスタの一例の基本構成を示す図、第３図は第２
図をより具体化した実施例の模式的平面パターンを示す
図、第４図は第３図の各チャネルに沿った模式的断面図
、第５図はこの実施例の動作を説明するためのクロック
のタイミングを示す図、第６図〜第１２図は各タイミン
グにおける出力部付近の動作を説明するための図、第１
３図は上記実施例装置を動作させるための他のクロック
の駆動タイミングの例を示す図、第１４図は直列シフト
レジスタ部をＭＥ／Ｂブロックの各チャネル毎に個別に
設けた実施例を示す図、第１５図は直列シフトレジスタ
部を３ビツトＣＣＤで構成した実施例を示す図、第１６
図は第１５図の各チャネルに沿った模式的断面図、第１
７図はこの実施例の出力部付近の動作を説明するための
図、第１８図はこの発明における直列シフトレジスタ部
の更に別の構成例を示す図である。 Ｍ・・−・・・ＭＥ／Ｂ形ＣＣＤシフトレジスタブロッ
ク、ＳＲ・−・・・・ＣＣＤシフトレジスタ、Ａ・・・
・・・バリア部、Ｂ・・・・・・電荷蓄積部、Ｃ・・・
・・・低バリア部、Ｄ・・・・・・非蓄積部、１・・・
・・・Ｐ型（１００）Ｓｉ基板、２・・・・・・５ｉ０
２膜、３１ ・・−・・・第１ゲート電極、３２・・・
・・−第２ゲート電極、４−・・・・・Ｐ生型層、５・
・・・・・Ｐ−型層、１３１・・・・・・第１ゲート電
極、１３２−・・・・・第２ゲート電極、１４・・−・
・Ｐ生型層、１５・・・・・・出力ゲート電極、１６−
・−・・・Ｐ生型層、６・・・・・・入力ノード（ｎ生
型層）、Ｔ・・・・・・出力ノード（ｎ生型層）。

Claims (1)

【特許請求の範囲】
1. １ Ｎ相の基本クロックを用いて（Ｎ−１）相の電極下
   には信号電荷を蓄積し残りｌ相の電極下の空のポテンシ
   ャル井戸を順次転送するようにしたＣＣＤを入出力で１
   相ずつ順次ずらしてＮ個並列に束ねて構成した多重電極
   ／ビット形の主ＣＣＤシフトレジスタと、この主ＣＣＤ
   シフトレジスタに直列に接続され前記基本クロックのＮ
   倍のシフトレートで動作するビット長調整用の補助ＣＣ
   Ｄシフトレジスタとを備えたことを特徴とするＣＣＤシ
   フトレジスタ。