JPH0640440B2 - シフトレジスタ - Google Patents

シフトレジスタ

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JPH0640440B2
JPH0640440B2 JP57014181A JP1418182A JPH0640440B2 JP H0640440 B2 JPH0640440 B2 JP H0640440B2 JP 57014181 A JP57014181 A JP 57014181A JP 1418182 A JP1418182 A JP 1418182A JP H0640440 B2 JPH0640440 B2 JP H0640440B2
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JP
Japan
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shift register
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bit length
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真木 佐藤
忠邦 奈良部
武夫 橋本
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Sony Corp
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    • GPHYSICS
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    • G11C19/28Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G11C19/282Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
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    • G11C19/285Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage

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  • Shift Register Type Memory (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

【発明の詳細な説明】 この発明はCCDなどの電荷転送素子(CTD)によるシリアル
−パラレル−シリアル(SPS)構成のメモリに適用して好
適なシフトレジスタに係わり、特にこのシフトレジスタ
の実効ビツト長(ビツト容量)を任意に可変できるよう
にしたものである。
第1図はCCDにより構成されたSPS構成のメモリの一例で
あつて、シリアルシフトレジスタ(入力シフトレジス
タ)(10R)と、その実効ビツト長に対応した数のパラレ
ルシフトレジスタ(並列転送用シフトレジスタ)(20R)
と、さらにシリアルシフトレジスタ(出力シフトレジス
タ)(30R)とを有し、出力シフトレジスタ(30R)の出力は
再生回路(40)によつて再生されたのち入出力回路(50)に
供給されると共に、その一部は入力シフトレジスタ(10
R)側に戻されて再書込みが行われる。
このように構成されたメモリ(10)はシフトレジスタ(10
R)〜(30R)及びその周辺回路(駆動回路等)を構成した
時点で、メモリの用途及びビツト長が決定されてしま
い、用途及びビツト長に対する自由度は全くない。
そこでこの発明では同一ビツト長のシフトレジスタを使
用しても、すなわちシフトレジスタの内部構成を変更し
ないでもその実効ビツト長を任意に可変できるようにす
ることにより、メモリ等に使用したときの用途及びビツ
ト長の選択を容易にできるようにしてメモリ用途の広範
化を図れるようにしたものである。
そのため、この発明においてはシフトレジスタを駆動す
る2つの転送方式、すなわちエレクトロード/ビツト
(E/B)方式と通常転送方式を巧みに使い分けることに
よりn相mビツトのシフトレジスタの実効ビツト長を最
まで可変できるようにしたものである。
続いて、この発明の一例を第2図以下を参照して詳細に
説明する。
第2図はこの発明によるシフトレジスタとしてCCDを使
用した場合であつて、図は6相による転送クロツクのも
のを例示した。この第2図においては埋込みチヤンネル
形のCCDの一例である。図において、(61)はP形基板、
(62)は埋込み用N形チヤンネル、φ1〜φ6は転送電極
で、これら複数の転送電極φ1〜φ6に所定の転送クロツ
ク(後述するクロツクデータにより定まる)が供給され
てデータの転送が行なわれる。
第3図はシフトレジスタ(60)に対する駆動回路の一例で
ある。(71)は外部よりコントロールできるようになされ
た転送クロツク発生器であつて、この転送クロツク発生
器(71)からはE/B転送に使用するクロツクのデータと通
常転送のときに使用するクロツクのデータが出力され
る。
また、(72A)〜(72F)は双方向性のシフトレジスタであつ
て、クロツクデータがシフトレジスタ(72A)に入力した
場合には左側から右側のシフトレジスタに向つて順次1
ビツトずつクロツクデータがシフトし、また右側のシフ
トレジスタ(72F)にクロツクデータが入力したときには
右側から左側のシフトレジスタ(72A)に向つてクロツク
データが1ビツトずつ順次シフトするように構成されて
いる。これら複数のシフトレジスタの出力は夫々クロツ
クドライバ(73A)〜(73F)を介して第2図に示した各転送
電極φ1〜φ6に対する転送クロツクとして供給される。
さて、このシフトレジスタ(60)における実効ビツト長は
転送クロツク発生器(71)より出力されたクロツクデータ
の種類及び転送方式をE/B転送とするか通常転送とする
かによつて決定される。n相mビツト(mは転送電極の
総数)のシフトレジスタ(60)の場合には から最大 まで拡張できる、例えば6相mビツトの場合には転送ク
ロツクの種類及び転送方式を選択することにより まで実効ビツト長を可変することができる。
まず、 の実効ビツト長を得る例から説明すると、この場合には
クロツクデータとして〔100000〕のデータを使用
すると共に、転送方式としてはE/B転送を選ぶ。従つ
て、クロツクデータは右側のシフトレジスタ(72F)に供
給される。これによつてφ1〜φ6の各転送電極には第5
図に示すような時系列の転送クロツクが供給される。
単一の信号電荷を取込み、これを転送する場合には第4
図で示すようなモードとなり、いま第2のインプツトゲ
ートING2は所定の直流バイアスが加えられ、第1のイン
プツトゲートING1には所定の周期毎に変化する取込み用
のクロツクが供給される結果、第4図Bに示すように所
定の信号電荷がインプツトソースINSからイソプツトゲ
ートに加えられたのちは転送電極φ1〜φ6に供給される
転送クロツク(そのクロツクデータの一例を第7図に示
す)によつて同図C〜Eに示すごとく順次1ビツトずつ
シフトした状態で信号電荷が転送される。
第6図はφ1〜φ5までの全ての電極下のウエルに信号電
荷が蓄積された状態での転送モードを示す。クロツクデ
ータはE/B転送であるので、シフトレジスタの右側から
左側に順次シフトするため信号電荷に対するウエルの変
化は図のように右側から左側へと移動する。このように
複数の電極下のウエルに信号電荷を蓄える場合には1ビ
ツトずつ転送クロツクによりデータをシフトする必要が
あるために6相のクロツクの場合には最低1ビツト分の
ウエルに空電荷が生ずるように入力データが制御され
る。従つて、6相クロツクの場合には最大6−1=5ビ
ツトの容量を持つ。
従つて、シフトレジスタ全体の転送クロツクの電極数が
mビツトである場合には全体の実効ビツト長は となる。
同じ転送クロツクデータのもとで転送方式をE/B転送よ
り通常転送に変更した場合には、シフトレジスタは左側
のシフトレジスタ(72A)にクロツクデータが供給される
ため各転送電極には第7図に示すような状態で順次転送
クロツクP1〜P6が供給される。そのためクロツクデー
タによりウエルは順次左から右に移る(第8図参照)よ
うになると共に、転送電極φ1に対しては6ビツトシフ
ト後にデータの入力が許可されるため、6相駆動におい
てもデータの入力はそのうちの1相にしか入らない。そ
のため6相クロツクにおいても転送ビツト数は1であ
り、つまり転送電極総数がmビツトであつても実効ビツ
ト長は となり、同一のクロツクデータを用いた場合でもE/B転
送から通常転送に変更することによつて有効ビツト長を
1/5に低減できる。
駆動回路(70)に設けられたシフトレジスタ(72)は第9図
で示すように、複数のD形フリツプフロツプ(75A)〜(75
F)を有し、夫々のデータ入力端子側にはゲート回路(76
A)〜(76F)が設けられる。これらゲート回路(76A)〜(76
F)は一対のアンドゲートとオアゲートで構成され、一方
のアンドゲート(77A)〜(77F)にはシフトレジスタのシフ
ト方向を制御する制御データが供給され、初段のアンド
ゲート(77A)には通常転送のときに使用するクロツクデ
ータが供給される。
これに対し、他方のアンドゲート(78A)〜(78F)は右側か
ら左側へのデータシフトを行うときに使用されるゲート
であつて、夫々には右側シフト時に使用する選択データ
が供給されると共に、後段のアンドゲート(78F)にはE/B
転送のときに使用するクロツクデータが供給される。
選択データ及びクロツクデータは図のようにシフト方向
の選択回路(80)によつて選択される。この選択回路(80)
は一対のアンドゲート(81A)、(81B)を有し、その一方に
は転送クロツク発生器(71)より得られた所定のクロツク
データが共通に供給されると共に、一方のアンドゲート
(81A)には選択データが供給され、他方のアンドゲート
(81B)にはインバータ(82)を介して選択データが供給さ
れる。
従つて、いま端子(83)にハイレベルの選択データが供給
されたときには他方のアンドゲート(81B)はオフとなる
ため、一方のアンドゲート(81A)を介したクロツクデー
タのみがゲート回路(76A)を通して初段のシフトレジス
タ(72A)を構成するD形フリツプフロツプ(75A)に入力す
る。そのためクロツクデータは左側から右側に順次1ビ
ツトずつシフトされる。
これに対し、端子(83)に加える選択データがローレベル
のときには他方のアンドゲート(81B)のみ動作するか
ら、このときにはクロツクデータが、このアンドゲート
(81B)及びシフトレジスタ(72F)に設けられたアンドゲー
ト(78F)を介してD形フリツプフロツプ(75F)に供給され
る。その結果クロツクデータは順次右側から左側にシフ
トする。
このように選択回路(80)を用いることによつて1つのシ
フトレジスタを双方向性のシフトレジスタとして使用す
ることが可能になる。
なお、(84)はクロツクパルスの供給端子である。
ところで、第8図に示した実施例は に実効ビツト長を低減する場合であつたが、第10図以下
はこれらのさらに変形例を示すものであつて、第10図及
び第11図は に実効ビツト長を可変する実施例である。
第10図はそのための転送クロツクP1〜P6のタイムチヤ
ートで、クロツクデータは〔100100〕である。こ
のときは通常転送方式による駆動で、転送時のモードを
第11図に示す。
第12図は に実効ビツト長を変更する場合であつて、クロツクデー
タは〔101010〕で、このクロツクデータに基づ
く、転送クロツクP1〜P6のタイムチヤートを第12図に
示すと共に、そのときの信号電荷の蓄積及び転送状態を
第13図に示す。また、このときは通常転送による駆動で
ある。
そして、第14図は実効ビツト長を に変更する場合の一例であつて、この場合にはクロツク
データとして〔100100〕のデータが使用され、転
送方式はE/B転送である。第14図は転送クロツクP1〜P
6の一例を示す。また、このときの信号電荷の蓄積及び
転送状態を第15図に示す。
なお、第1図に示したようなCCDメモリに対しこの発明
に係るシフトレジスタを使用する場合には第1図に示す
パラレルシフトレジスタの部分にこの発明に係るシフト
レジスタが使用される。そして転送クロツク発生器及び
駆動回路をこのパラレルシフトレジスタに付加すること
により外部から実効ビツト長を上述したように まで任意に可変することができる。そのため同一のシフ
トレジスタ及び周辺回路を変更しないでもメモリ容量を
自由に可変することができるから用途に応じてシフトレ
ジスタ及びその周辺回路を構成する必要はない。
なおこの場合に入力シフトレジスタ(10R)からのデータ
は第4図に示す第2のイソプツトゲートING2に与えれば
よい。
以上説明したようにこの発明によれば転送方式の選択及
びクロツクデータの選択によりn相mビツトのシフトレ
ジスタの実効ビツト長を、このシフトレジスタの内部構
成を変更しないでm/nビツトから最大 まで任意に可変することができる。そのためこの発明に
おいてはシフトレジスタ及び周辺回路を変更することな
く外部より実効ビツト長をその用途に応じて自由に可変
することが可能になる。
従つて上述したようなシリアル−パラレル−シリアル変
換構成のフイールドあるいはフレームメモリ等に適用し
て極めて好適である。勿論単体のシフトレジスタとして
も充分に使用することができる。
なお、上述した実施例ではn相mビツトのシフトレジス
タとして6相の場合を説明したが相数には限定されな
い。また第9図に示すようにシフトレジスタ(72)を構成
する場合には複数のゲート回路(76A)〜(76F)及びシフト
方向の選択回路(80)を設けるだけでこのシフトレジスタ
(72)を双方向のシフトレジスタとして使用することがで
きるので構成の大幅な簡略化を図ることができる。
また、電荷転送形のシフトレジスタとして上述ではいず
れもCCD構成のものを説明したがその他の電荷転送素子
を使用したシフトレジスタにも使用できるのはいうまで
もない。
ところで、第3図では転送クロツク発生器(71)を外部よ
り制御することで所定の実効ビツト長を得るようにした
が、ROM等にクロツクデータと、選択データを格納し、
これを外部から選択できるように構成してもよい。また
転送電極φ1〜φ6とクロツクドライバー(73A)〜(73F)の
出力とを結線する際、結線の変更を行なえば、シフトレ
ジスタの内部構成を変更しないで上述した実施例のいず
れかのビツト長をもつシフトレジスタを形成できる。
【図面の簡単な説明】
第1図はSPS構成のメモリの系統図、第2図はCCDによる
シフトレジスタの説明に供する断面図、第3図はシフト
レジスタを駆動する回路の一例を示す系統図、第4図〜
第8図は夫々この発明の動作説明に供する線図、第9図
はシフトレジスタの一例を示す構成図、第10図〜第15図
は夫々さらにこの発明の動作説明に供する線図である。 (10)はCCDメモリ、(10R)〜(30R)はシフトレジスタ、(6
0)はこの発明に係わるシフトレジスタ、(70)は駆動回
路、(71)は転送クロツク発生器、(80)はシフト方向の選
択回路である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋本 武夫 神奈川県厚木市旭町4丁目14番1号 ソニ −株式会社厚木工場内 (56)参考文献 特開 昭51−6447(JP,A) 特開 昭52−137985(JP,A) 特開 昭56−105397(JP,A) 特開 昭56−19666(JP,A) 特開 昭51−112141(JP,A) 特公 昭56−17758(JP,B1) 特公 昭52−29132(JP,B1)

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】半導体基体上に絶縁層を介して配置された
    N個の転送電極を実効ビット長の基本単位とする電荷転
    送型シフトレジスタと、 Nビットの可変クロックデータを発生する可変クロック
    発生器と、 前記可変クロック発生器の可変クロックデータが直列に
    入力されてN相の転送クロックを並列に出力するNビッ
    トの双方向性シフトレジスタとを有し、 前記双方向性シフトレジスタからの並列出力が、前記電
    荷転送型シフトレジスタの各転送電極に入力され、 前記可変クロック発生器の可変クロックデータに応じて
    前記電荷転送型シフトレジスタに記憶される信号データ
    の実効ビット長を1からN−1の範囲内で可変するよう
    にしたことを特徴とするシフトレジスタ。
JP57014181A 1982-01-29 1982-01-29 シフトレジスタ Expired - Lifetime JPH0640440B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP57014181A JPH0640440B2 (ja) 1982-01-29 1982-01-29 シフトレジスタ
EP19830900360 EP0099931B1 (en) 1982-01-29 1983-01-24 Shift register
DE8383900360T DE3381658D1 (de) 1982-01-29 1983-01-24 Schieberegister.
PCT/JP1983/000020 WO1983002678A1 (en) 1982-01-29 1983-01-24 Shift register

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57014181A JPH0640440B2 (ja) 1982-01-29 1982-01-29 シフトレジスタ

Publications (2)

Publication Number Publication Date
JPS58130499A JPS58130499A (ja) 1983-08-03
JPH0640440B2 true JPH0640440B2 (ja) 1994-05-25

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ID=11853964

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JP (1) JPH0640440B2 (ja)
DE (1) DE3381658D1 (ja)
WO (1) WO1983002678A1 (ja)

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EP0099931A1 (en) 1984-02-08
EP0099931B1 (en) 1990-06-13
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