JPS61184062A

JPS61184062A - 電荷結合イメージセンサ装置

Info

Publication number: JPS61184062A
Application number: JP61021324A
Authority: JP
Inventors: レオナルド・ヤン・マリア・エツセル; マルセリウス・ヨハネス・マリア・ペルヘロム
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1985-02-07
Filing date: 1986-02-04
Publication date: 1986-08-16
Also published as: AU583885B2; CA1257684A; EP0193977A3; EP0193977A2; DE3676720D1; ES551617A0; AU5324686A; ATE59922T1; US4799109A; ES8703684A1; EP0193977B1; NL8500337A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は半導体本体を具え、その表面に隣接する平行な
ｎ相の電荷結合装置を設け、各電荷結合装置が感光性要
素（画素）の二次元パターンの一ラインを形成し、放射
線像の入射放射線が電荷パケットに変換され、パケット
のサイズが入射放射線の強さにより決まり、これらの電
荷結合装置が交互にｎ相の一つに属する複数個の電極を
有するｎ相のクロック電極システムを具え、各電荷結合
装置のこれらのｎ相の第一の電極が選択的にバイアスさ
れ、残りの（ｎ−１）個の相の電極が全電極システムに
共通であり、その結果、選択された電荷結合装置の第１
の相の電極に適当な電圧を印加すると、二次元パターン
の選択された一ラインを読出すことができ、選択された
ラインの電荷パケットはずっと対応する電荷結合装置に
蓄えられるライン転送形の電荷結合イメージセンサ装置
に関するものである。

電荷結合装置は既知の表面チャネル形又は埋込みチャネ
ル形とすることができる。電荷結合装置は更に、通常の
２．３又は４相システムとすることができる。

このようなイメージセンサ構造は、例えば、米国特許第
４．４２４．７００号から既知である。これらの構造に
おいて、記録され、電荷パケットに変換されたイメージ
は関連する電荷結合装置を選択的にクロッキングするこ
とによりライン毎に読出される。読出し後、この電荷結
合装置は、所望とあらば、イメージの一本のラインを再
び記録するよう準備される。同時に残りのラインは読出
し続ける。

読出しの前に発生した電荷パターンをメモリに一次的に
蓄えるフレームに転送形又はイメージライン形の一層普
通な電荷結合イメージセンサ装置と対照的に、ライン転
送形のセンサ装置は別個のメ、モリを必要としない。こ
れはチップの全表面積がフレーム転送形又はインクライ
ン形の装置よりもずっと小さくなり、表面積が同じであ
れば、全チップ表面積の感光部が可成り大きくなること
を意味する。

前述した米国特許は第４図およびその以下の図につき２
相の実施例を開示しているが、そこでは一定電圧が共通
電極に印加され、この一定電圧を中心として上下する交
番電圧が選択されたラインの第１の相の電極に印加され
る。この電圧は発生した電荷担体が画素の中心を画成す
る共通電極の下のポテンシャル井戸に蓄えられるように
選ぶ。

電極構成は隣接するラインの画素が互に半ピツチだけず
れているようにする。マトリックスを読出す時、毎回２
個の順次のラインが時分割多重で読出せる。こうして、
ライン当り１個の半二重化、従って、相当な解像度の改
良が得られる。

この改良は共通電極の構成を特別なものにすれば得られ
る。例えば、列方向に共通な電極が直ぐ下の電荷転送チ
ャネルで電荷蓄積サイトの列を画成する真直ぐなストリ
ップにより構成される他の電極構造を具備する実施例で
も所望の高解像度が得られる。可成りのオフセット電極
を有する上述した装置では解像度を一層高いレベルに上
げることも重要である。

本発明の目的は、就中、高解像度が得られ、既存の電極
構造に対してフレキシビリティが高いライン転送形のイ
メージセンサ装置を提供するにある。

この本発明は、就中、第１の相の電極は読出し時に選択
ゲートとして使えるだけでなく、半導体本体内に発生し
た電荷を電荷パケットの形で蓄えるポテンシャル井戸を
誘起する光ゲートとしても使えることを５２識したこと
に基づいている。

本発明によれば、冒頭に述べた種類のイメージセンサに
おいて、放射線像の記録時に電荷結合装置の第１の相の
電極に異なる電圧を印加する手段を設け、一方の電圧で
は前記電極が個別の電極として働き、これらの電極の下
の半導体領域では電位障壁が形成され、これらの電位障
壁が隣接する画素を互に分離し、他方の電圧では前記電
極が光ゲートとして働き、これらの電極の下にある半導
体領域が各々の一個の所定の画素に属し、一個のライン
の２個の隣接する画素は共通電極の下の半導体領域内に
形成される電位障壁により互に分離されるように構成し
たことを特徴とする。

本発明に係るイメージセンサにおいては、−ライン内の
画素の分布が純粋に電子的手段で生じ、その結果解像度
が高いまま、電極構成においても、動作モードにおいて
もいく通りもの選択かできる。

図面につき本発明の詳細な説明する。

第１図はライン転送形の電荷結合イメージセンサ１のブ
ロック回路図を示す。このイメージセンサは多数の隣接
し、平行な電荷結合装置を具えている。その数は２〜３
００、時には１０００台にも達する。しかし、図面には
そのうちの６個、即ち、装置２〜７しか示していない。

これらの電荷結合装置は各々−ラインの感光性素子、即
ち、画素を構成する。これらの画素は読出し手段９の出
力端子８に順次に読出せる。後に特定の実施例につき説
明するように、読出し手段は垂直な電荷結合ラインを具
えるが、その転送方向はチャネル２〜７での転送方向に
対し直角である。この構成は更に選択手段ＩＯを具え、
この選択手段により読出すべきライン、即ち、レジスタ
２〜７を選択できる。

ここに述べたタイプの構成は、フレーム転送形およびイ
ンターライン形の二種類の周知の電荷結合イメージセン
サと、余分な蓄積空間を必要としないため、少量の空間
で足りる点で区別できる。

第２図は本発明に係るライン転送形のイメージセンサの
略式平面図である。この構成の断面図を第３図ないし第
６図に示す。

第２図では、感光性マトリックスを形成する水平なＣＣ
Ｄレジスタを再び符号２〜６を付して示した。これらの
レジスタは、本例では、２相電荷結合装置として構成さ
れているが、３相、４相又はもっと相が大きい電荷結合
装置を使用することもできることを理解すべきである。

これらの電荷結合装置には、交互に２相の１相に属する
電極群を具える一個の電極系を設ける。符号１２〜１６
を付した一方の相の電極は各電荷結合装置２〜６毎に選
択的に制御できる。本例では、これらの電極は細長いス
）　ＩＪツブ状の導体により構成され、電荷結合装置の
関連するチャネルの上に、それと平行に延在する。他方
の（第２の）相のクロック電極は、第２図には４個１７
−２ＯＬか示していないが、これらの電極は全部のＣＣ
Ｄライン２〜６に共通で、各々がストリップ状の導体に
より構成され、ＣＣＤ２〜６の電荷転送方向に対し、垂
直方向に延在する。電極１７〜２０は略式図示した接続
ライン８０により相互に結線されている。

本例では、読出し手段９が従来からの４相垂直ＣＣＤレ
ジスクを具え、クロック電極２３〜２６が交互にクロッ
クライン２７〜３０に接続されている。

第３図ないし第６図に示した断面図から明らかなように
、電荷結合装置２〜６，９は埋込みチャネル形になって
いる。しかし、表面形即ちＢＢＤ形の電荷結合装置も使
用できることを理解されたい。これらの電荷結合装置は
、例えば、ｎチャネル形であり、各々ｎ形の表面区域３
３を具え、これがｐ形シリコン本体３２内に形成され、
電荷結合装置の電荷転送チャネルを構成する。これらの
電荷転送チャネルは表面３１上に設けられる。例えば、
酸化シリコンから成る薄い絶縁層３４により上方の電極
から分離されている。

出力レジスタ９の電荷転送チャネル３３は左側では第２
図に破線で示したｐ形チャネル限界区域３６により横方
向に境界づけられ、右側では、クロック電極１７とＸ印
を付した線との間にあるｎ影領域４１により境界づけら
れる。クロック電極２３〜２６は領域４１と重なり合う
。その結果、これらの電極にクロック電圧を印加すると
、領域４１内に電位障壁が誘起され、これが垂直チャネ
ル９に電荷が移るのを制限する。このチャネル９内にｎ
ドープ層３１（第３図参照）を負荷することにより、チ
ャネル９と領域４１との間にドーピングの差をつける。

第３図から明らかなように、電極２３〜２６には２層の
重なり合う電極構成を用いることができる。

電荷結合装置２〜６のチャネル３３はチャネル制限区域
３７により互に分離される。その一部３７ａ（第２図に
一点鎖線で示した）は垂直読出し手段９の電極２３の下
迄延在する。ｐ形チャネル区域３７ｂは上として電極に
より覆われないマトリックスの部分にある。

ロチャネル３３および中間ｐ形チャネル制限区域３７は
、先ずｐ形基板３２内に一様なｎ影領域を形成し、次に
この一様なｎ影領域からｐ形区域３７ａによりｎチャネ
ル３３を形成することにより得られる。

電極１２〜２０を設けた後、感光性マトリックスの電極
材料により覆われない部分内にｐ形チャネル制限区域３
７ｂを形成する。

共通電極１７．１８．１９．２０は導線３８に接続し、
ここに電圧ｖ１を印加する。個別のクロック電極１２〜
１６は各々導線３９を介して選択手段１０に接続する。

電極１２，２０は２相システムを形成するが、これによ
りこれらの電極の各々の下で電圧を印加した時の電荷転
送方向が定まる。ここ（第４図参照）に述べた実施例で
は、電極１２〜２０の下のｎ影領域４０内でドーピング
濃度を高めている。こうして電圧を印加すると、区域４
０にポテンシャル井戸が発生し、これが電極蓄積領域と
して働く。各ポテンシャル井戸は右側は領域４０どうし
の間のドーピング濃度が低い領域で電位障壁により境界
づけられる。後者の領域は転送領域として働くだけであ
る。領域４０は右側から左側への電荷転送を定める。領
域４０には同時に垂直チャネル９内の領域３１を設ける
。

勿論、転送領域の上に薄い酸化物層を設けたり、転送領
域内にｐインプランテーションを行ったりするように、
それ自体は既知の異なる態様で得ることもできる。

クロック電極１２〜１６は選択手段１０によりバイアス
されるが、この選択手段は第２図にブロック４２により
示したシフトレジスタを具える。一番下のブロック４２
を介して、人力信号Ｖｉａが与えられるが、これはクロ
ック電圧φ、およびφ２により先の段ヘシフトさせられ
る。これらのシフトレジスタはスイッチ４８を制御する
。スイッチ４８は、閉じられると、クロック電極１２〜
１６をクロック電圧源φ３に接続する。

第７図はシフトレジスタ１０の一実施例のく一部の）回
路図を示す。この回路はＣＭ　ＯＳインバータ回路４３
．Ｌ　４３，２．４３．３−ｍ−の直列回路を具える。

各Ｃ！Ｊ　ＯＳインバータ回路はｐチャネルＭ　ＯＳ　
Ｔ４４とｎチャネルＭＯ３Ｔ４５とを有する。これらの
インバータ回路はｎＭＯ３Ｔスイッチ４６により相互に
接続する。これらのｎＭＯ３Ｔスイッチ４６は第２図に
既に示したようにタロツク電圧φ１およびφ２により交
互に駆動される。インバータ回路４３は２個の給電線３
１ａ、３１ｂを介して給電されるが、これらの給電線に
は、夫々、高電圧Ｈおよび低電圧りが印加される。この
ためこれらの給電線を、夫々、ｐＭＯ３）ランジスタ４
４およびｎＭＯ３Ｔ）ランジスク４５のソース領域に接
続する。

ＣＭＯＳインバータ回路４３の出力端子を導体４７を介
してモジュロ２スイッチ４８，１．４８，２．４８．３
等の入力端子へ接続する。モジュロ２スイツチとは、２
個の入力信号が等しい時閉じ、入力信号が等しくない時
開くスイッチのことである。本例では、各スイッチ４８
が２個の直列接続されたｐＭＯ３Ｔトランジスタ４９お
よび５０（又は１個のデュアルゲー）ＭＯ３Ｔ）並びに
これと並列に入る２個の直列に接続されたｎＭＯ３Ｔ　
　）ランジスタ５２および５３（又は１個のデュアルゲ
ー）ＭＯ３Ｔ）を具える。トランジスタ４９および５２
はクロックライン５４に接続し、クロック電圧φ３を印
加する。このクロック電圧φ３は、入力信号に依存して
、スイッチ４８により伝送される。トランジスタ５０お
よび５３は導体３９に接続する。導体３９を介してクロ
ック電圧φ３をクロック電極２〜６に送ることができる
。

第７図から明らかなように、接続線４７．１．４７，３
゜−一−をトランジスタ５０および５３のゲート電極に
接続し、接続線４７，２．４７，４．−　　をトランジ
スタ４９および５２のゲート電極に接続する。

ここに述べた構成は一般に既知の技術で作れる。

第７図に示したシフトレジスタは、所望により、電荷結
合センサと一緒に同じ半導体本体内に集積化できる。勿
論、機能が匹敵する他のタイプの回路、例えば、ｎチャ
ネルトランジスタだけで作った回路をブロック４３およ
び４８に使うことができる。

ここに述べた回路の動作を説明するために、第８図は時
間ｔの関数として印加すべきクロック電圧の波形図を示
す。また、この第８図には、夫々、ライン期間および水
平帰線期間を表す時間間隔ＴＬおよびＴａをも示す。参
照レベルとして電圧Ｖ１を選び、これを共通りロック電
極１７〜２０に印加する（第２図参照）。夫々のクロッ
ク電極１２〜１６にクロック電圧Ｖ、２〜Ｖ、６を電圧
ｖ１のレベルの上又は下にして与える。１個又は複数個
のｖｌ。〜Ｖ１６がｖｌよりも高い時、関連電極１２〜
１６の下の関連するチャネル内の領域が電荷蓄積領域を
形成し、このレジスタの電極１７〜２０の下の領域が電
位障壁を形成する。逆に、所定の水平レジスタ内の関連
する電極１２〜１６の電位がｖｌより低い時は、この電
極の下の領域が電位障壁を形成し、電極１７〜２０の下
の領域が電荷蓄積領域を形成する。

動作を説明するために、先ず第７図に示した状況を考察
する。ここでは信号Ｈ，Ｈ，Ｌ、Ｈを夫々の導体４７．
１−−−４７．４に印加する。この状態で、スイッチ４
８，１だけを閉じる。残りのスイッチ４８．２　。

４８．３−ｍ−は開放状態にある。スイッチ４８．１−
−−４８．４は導体３９を介して、夫々、クロック電極
１３．１４．１５および１６に接続すると仮定すると、
クロック電圧φ３はスイッチ４８．１を介して電極１３
だけにかかる。

１ｏとｔｌの間のライン期間Ｔ２で、タロツク電極１３
が一部を形成する電荷結合装置３内の情報が垂直な電荷
結合装置９に転送される。通常の４層形態で、装置９を
介して４層りロック電圧ν２□〜Ｖ３ｏを印加すること
により電荷パケットを検出要素に送る。

検出要素ではこれらの電荷パケットが順次に読出される
。第８図から明らかなように、クロック電極１２をｖＩ
に対し低レベルとし、その後で電荷を移動させる。従っ
て、発生した電荷を集積することは電極１７〜２１の下
の電荷蓄積部で行った。ライン３を読出す間に、放射線
が残りの全てのライン４〜６（電荷結合装置）で吸収さ
れ、電荷の形態で集積する。この期間において、電極１
４は高レベルになり、従ってライン１４において、電荷
が電極１４の下のポテンシャル井戸に集積される。逆に
、クロック電極Ｉ５は低レベルになり、従って、ライン
５において、電荷が共通電極１７〜２０の下に集積され
る。ライン６において、電荷は再びクロック電極１６の
下に集積される。それ故、隣接するラインの各対で画素
が互に半ピツチだけずらされる（少なくとも同じフィー
ルド又はフレームで）。これを第９図に略式図示する。

この第９図はいくつかのライン３．４，５．６等を具え
る感光性マ）　ＩＪノクスの一部を略式図示したもので
、Ｘ印は第１のフレーム時の画素の中心を表す。ライン
３．５−ｍ−において、画素はライン２，４．６等内の
画素に対し半ピツチだけずらされる。

ライン３が完全に空になり、水平帰線期間Ｔａが開始す
る（第８図の瞬時１＋）　　ライン期間の終了後はφ３
が高レベルにとどまる。クロックφ２が高レベルに達す
ると、その結果接続１４７．１での信号Ｈはインハーク
回路４３，２の入力側に移される。

この時インバータ回路４３．２の出力側に低信号りが現
われる。こうして高信号Ｈが接続部４７，１に現われ、
低信号りが接続部４７，２に現れるため、差入力信号が
スイッチ４８，１に移される。それ故、スイッチ４８，
１が開き、この結果クロック電極１３と、クロックφ３
の間の接続路が切れる。この切断の瞬時において、φ３
は高レベルになり、クロック電極１３は高レベルにとど
まる。こうなると、電荷結合装置３は次のフレームのた
めイメージを記録する準備が整い、発生した電荷が電極
１３の下のポテンシャル井戸に集積する。ライン３の画
素（今度は中心を第９図の黒点で示す）を第１のフレー
ムの画素（×印）に対し半ピツチだけずらされる。

低信号りがインバータ回路４３，２の出力側にあり、イ
ンバータ回路４３．２の出力信号が変わっていないため
、等しい人力信号が接続部４７，２および４７，３を介
してスイッチ４８，２に加えられる。それ故、スイッチ
４８．２は閉じ、クロックφ３を導体３９を介してクロ
ック電極１４に加える。前の集積期間（第８図）では、
この電極高電圧レベル（Ｖ＋より高い）にあり、それ故
集積ゲートとして働き、その下に発生させられた電荷が
集積される。第９図で再びＸ印で示した画素の中心はラ
イン３における同じフレ−ム内の画素の中心に対して半
ピツチだけずらされる。

ｔ３において水平帰線期間が終了し、次のライン期間Ｔ
Ｌ　においてφ３が再びクロックし始める。

既知の二相態様では、ライン４で蓄えられた電荷パケッ
トが電荷結合装置（ライン４）内で垂直レジスタ９の左
にシフトされ、通常の４相態様でレジスタ９内で読出し
部材にシフトさせられる。瞬時Ｌ４において、ライン（
電荷結合装置）４は完全に空になる。この瞬時において
、タロツクφ３は低電圧レベルにとどまる。ｔ５でφ１
が高になり、その結果インバータ回路４３，２の出力側
の低信号りが次の段、即ち、インパーク回路４３．３の
入力側に移される。この低入力信号は段４３，３で反転
させられ、その結果高信号Ｈが導体４７，３を介してス
イッチ４８，２に送られる。導体４７．２を介して低信
号りが連続的にスイッチ４８．２に送られる。次にスイ
ッチ４８．２が開き、この結果φ３はクロック電極１４
との間の連続関係が切れる。新しい電荷パケットの形成
に具えているライン４では、発生させられた電荷担体が
電極１７〜２０の下に集積される。第２図では、ライン
に再び黒丸で示した。これらのドツトは第１のフレーム
時のライン４内の画素の中心に対し半ピツチだけずれて
いる。先行するライン３での第２のフレームの画素の中
心についても同じである。

類似した態様で、マトリックスの残りのライン５．６を
第１のフレームのために読出され、その後で第２のフレ
ームがずらされた画素内で集積化する。最后（一番上）
のラインが読出されると、第２のフレームが類似した態
様でフレーム帰線期間の後続出される。注意すべきこと
は、水平電極１３、１４．１５等が集積期間時に異なる
電圧レベルになると、画素密度が増大し、従って簡単に
分解能も大きくなる。

ここに述べたイメージセンサでは、各ラインが別々に読
出される。冒頭に述べた米国特許第４，２４２、７００
号に既に記載されているように、時分割多重方式で毎回
２個の隣接するラインを読出すようにしても有利である
。

この動作モードの一実施例を第１０図に略式図示する。

この第１０図においても、第９図と同じ態様で、２個の
順次のフレーム時の電荷結合装置３゜４．５．６等内で
画素の分布を、夫々、Ｘ印と黒丸で示しである。第１の
フレームを読出す時は、例えば、ライン３と４を時分割
多重で一緒に読出し、その後で同じ態様でライン５と６
を読出す等。

第１０図ではこれは実線６０で略式図示されている。

第１のフレームが完全に読出されたら、第２のフレーム
を読出す。ＣＣＤＩはＣＣＤ２と一緒に読出され、次に
ＣＣＤ３とＣＣＤ４が一緒に読出され、次にＣＣ［１５
とＣＣＤ６とが一緒に読出される。これは第１０図では
黒丸を結ぶ破線６１て略式図示されている。

センサの動作を説明するために、スターチインク部材を
第２図ないし第６図につき述べた構成とし、水平ＣＣＤ
２．３等と比較して、垂直レジスタ９をクロック周波数
の２倍で動作させねばならないことを考慮する。水平Ｃ
ＣＤを選択するシフトレジスタ１０は２個の第７図に示
した種類のレジスタで作れる。第１の水平ＣＣＤの別個
の電極は第１のシフトレジスタに接続し、次の水平ＣＣ
Ｄの別個の電極は第２のシフトレジスタに接続する。

空間が少しですむ簡単な実施例を第１１図に示す。

この構成はまた、一連のインバータ回路６３．１゜６３
．２．６３．３−ｍ−を具える。これらのインバータ回
路は図面ではブロック図の様式で示されているが、所望
とあらば、第７図のＣＭＯＳインバータ回路４３と同じ
構造にすることができる。インバータ回路６３の各対の
間にスイッチ、例えば、ＭＯＳ　　）ランジスタロ４の
形態をしたスイッチを設ける。これにより出力信号は制
御自在な態様で一つのインバータ回路から次のインバー
タ回路に転送できる。スイッチ６４はゲートはクロック
ラインに接続し、これらのクロックラインを介してクロ
ック電圧φ１およびφ２が供給される。インバータ回路
６３の出力端子は接続部６５を介してモジュロ２スイツ
チ６６、１゜６６．２．６６．３等に接続する。これら
のモジュロ２スイツチ６６の構造（排他的Ｎ０Ｒ）は第
７図のスイッチ８の構造と類似している。各スイッチは
左側枝路には、例えば、ｐＭＯ３）ランジスタロ７を具
え、右側岐路にはｎＭＯ５トランジスタ６８を具える。

各回路６６の一番下のトランジスタ６７、６８は再び出
力端子６９を介して水平ＣＣＤ　ライン２，３．４等の
個別の制御自在のクロック電極１２．１３．１４等に接
続する。一番上のトランジスタ６７、６８は今度はも早
や、前の実施例のように、−緒に一本のクロックライン
に接続することはしない。ｐＭＯ３）ランジスクはクロ
ックラインφ３に接続し、ｎＭＯ３トランジスタ６８は
クロックラインφ３に接続する。φ、はφ３の相補クロ
ックを表す。

インバータ回路６３．１の出力端子はスイッチ６６．１
の一番上のトランジスタに接続する。スイッチ６６．１
の一番下のトランジスタ６７、６８は、スイッチ６６．
４の一番下のトランジスタ６７、６８　と共に、インバ
ータ６３．４の出力端子に接続する。インバータ６３．
２の出力端子はスイッチ６６．２の一番下のトランジス
タ６７、６８に接続し、スイッチ６６．２の一番上のト
ランジスタをスイッチ６６．３の一番上のトランジスタ
と一緒にインバータ６３，３の出力端子に接続する。

スイッチ６６．３の一番下のトランジスタをスイッチ６
６．６の一番下のトランジスタと一緒にインバータ回路
６３，６の出力端子に接続する。スイッチ６６．４の一
番上のトランジスタをスイッチ６６．５　　の一番上の
トランジスタと一緒にインバータ６３，５の出力端子に
接続する等々。

説明を簡単にするため、スイッチ６６．１をＣＣＤ３の
クロック電極に接続し、スイッチ６６．２をＣＣＤ４の
クロック電極１４に接続し、スイッチ６６．３をＣＣＤ
５のクロック電極１５に接続する等々と仮定する。

先ず第１１図に示す状況を考察する。インバータ６３．
１．６３，２．６３．３等の出力端子は夫々レベルＬ。

Ｈ，Ｈ，Ｌ、Ｈ，Ｌ、Ｈ，Ｌ−−−を有する。第１１ａ
図には、電圧φ３．ｉ、φ１．φ２およびＶ１３　Ｖ１
６を成る時ｒＪＪ間隔時間ｔの関数としてプロットしで
ある。時間間隔１．−１２では２個の入力信号がＬ（低
）であるスイッチ６６．１が左側枝路ではｐＭ（ＩＳ　
トランジスタ６７を介して閉じ、ｎＭＯＳトランジスタ
の左側枝路が開いている。スイッチ６６．１を介してタ
ロツク電圧φ３をクロック電極１３に送る。これと同時
に、二個の入力信号がＨ（高）であるスイッチ６６．２
が左側枝路ではｎＭＯ３）ランジスタを介して閉じ、ｐ
ｌ、Ｉｎ５）ランジスクの左側枝路では開いている。ス
イッチ６６．２を介して、φ３と逆相でありロック電圧
φ３をクロック電極１４に印加する。第１０図でＸ印で
示した電荷結合装置３および４に蓄えられている電荷パ
ケットはＣＣＤ３および４により電荷結合装置９へ転送
される。この時一方のチャネルでの転送は他方のチャネ
ルでの転送に対し１８０゜だけずれている。電荷パケッ
トは時分割多重でチャネルに到達し、周波数を２倍にし
、チャネル３および４に対して位相を正しくし、時分割
多重でチャネル９を動作させることによりそのチャネル
で読出し部材迄転送し、そこから更に処理するため取り
出す。ライン３および４が完全に空になると、水平帰線
期間中φ３は高レベルにとどまり、φ３は低レベルにと
どまる。瞬時ｔ３において、φ２はパルスを生じ、その
結果インバークロ３，３おヨヒ６３．４の出力が変わり
、夫々ＬおよびＨとなる。この結果、スイッチ６６．１
および６６．２が開き、このため電極１３および１４と
クロクラインφ３およびφ−間の接続関係が切れる。そ
してこれらの電極１３および１４は、夫々、高および低
レベルにとどまる。

今度は記録すべき放射線像に対応する電荷を再び集積し
、電荷パケットを作る。第１０図では、これらのパケッ
トは黒丸印で示す。これらは丁度読み出された電荷パケ
ットに対し半ピツチだけずれている。同時に、スイッチ
６６．３および６６．４を閉じる。

２個の人力がしてあるスイッチ６６．３は左側枝路でｐ
トランジスタを介して閉じ、φ３をＣＣＯ５のクロック
電極１５に接続する。２個の入力信号がＨであるスイッ
チ６６．４は左側枝路のｎトランジスタを介して閉じ、
Ｃ［１，Ｄ６のクロック電極１６をφ３に接続する。今
度はクロックφ３およびφ３がクロック電極１５および
１６に供給される。今度はＣＣＤ　ライン５および６が
時分割多重で読出される。即ち（第１０図の×印）、Ｃ
ＣＤ　ライン３および４と同じ態様である。ライン５お
よび６が空になり、ライン期間が終了する時（第１１ａ
図のｔ４）、クロックφ３および７Ｔは、夫々、高およ
び低レベルにとどまる。

ｔ５でφ１パルスを加えると、スイッチ６６．１および
６６．２につき前述したのと同じ態様でφ３およびφ３
とクロック電極１５および１６との接続関係が切れる。

今度は電極１５および１６が、夫々、高および低電圧レ
ベルにとどまる。次の集積期間時には、電極１５の下の
ライン５内で電荷パケットが発生しうる。

逆に、ＣＣＤ　ライン６では電極１７〜２０の下に、即
ち、ＣＣＤ　ライン５に対し半画素だけずれて電荷パケ
ットが発生する。第１０図ではこの第２のフレーム期間
時のこれらの電荷パケット（即ち、画素の中心）が黒丸
印で示されている。斯くして、画素の全マトリックスが
時分割多重で読出せる。第１のフレームが完全に読出さ
れ終わった時、ライン１，２、次に３および４、次に５
および６等を前述したのと同じ態様で再び読むことによ
り第２のフレームを読出すことができる。

このようにして、イメージは水平方向で高い解像度で時
分割多重でもって読出せる。

第１１図に示したシフトレジスタにより毎回２個の等し
いラインを時分割多重で読出すことができる。フレーム
転送形の固体イメージセンサの多くは、所謂ライン飛越
しモードで動作する。第１２図に示すシフトレジスタに
よれば、毎回２本の隣接するラインを時分割多重で読出
すことができる。

但し、２個の順次のフレームに対するラインの組み合わ
せは異なる。このレジスタも前述した実施例でのインバ
ータ回路のチェーンと類似の交互にインパーク回路６３
とＭＯＳスイッチ６４とが並ぶチェーンを具える。イン
バータ６３の出力端子を第１１図と同じ態様でモジュロ
２スイツチ（排他的ＮＯＲ回路）６６に接続する。これ
らのモジュロ２スイツチは再び各々ｐチャネルＭＯＳト
ランジスタの左側枝路と、ｎチャネルＭＯＳトランジス
タの右側枝路とを具える。これらのスイッチを介してク
ロックφ３とこれに対し相補的なりロック電圧φ３とを
第２図に示した電荷結合装置２〜６のクロック電極１２
〜１６（第１２図に略式図示する）に与える。スイッチ
６６．１．６６．３．６６．５等を前述した態様で関連
するクロック電極１２．１４．１６等に接続する。スイ
ッチ６６．２．６６．４．６６．６等のｐＭＯ３Ｔ枝路
はクロック電極１３、１５−ｍ＝に接続する。スイッチ
６６．２．６６．４．６６．６等のｎ　ＭＯＳ　Ｔ岐路
は毎回番号が２若いクロック電極に接続する。例えば、
スイッチ６６．４のｎＭＯ３Ｔ　はクロック電極１２に
接続し、スイッチ６６．６のｎＭＯ３Ｔはクロック電極
１５に接続する等。

第１２図に示したシフトレジスタの動作を説明するため
に、上の表はいくつかの瞬時におけるインバータ回路６
３，１〜６３．７の状態を示す。設片の２列は電荷結合
装置２〜６のどのクロック電極がφ３およびφ３により
クロックされるかを示す。記号「Ｏ」は低電圧レベルを
示し、記号「１」は高電圧レベルを示す。１．において
、スイッチ６６．１の２個の入力信号はいずれも低であ
る（表では「０」で示す）。この状態でスイッチ６６．
１はｐＭＯ３Ｔを介して閉じる。この結果φ３はクロッ
ク電極１２にかかる。スイッチ６６．２の人力信号はい
ずれも高である。従ってスイッチ６６．２はｎトランジ
スタを介して閉じ、電圧φ、を伝送する。６６．２のｎ
チャネルトランジスタは接続部７０を介してＣＣＤ　ラ
インのクロック電極７１（第１２図に破線で示す）に接
続する。

この電極は第２図の一番下側のライン２の手前である。

この状態で、このラインおよびライン２は時分割多重で
読出せる。ＣＣＤ　ライン２がマトリックスの第１のラ
インを形成する場合は、接続部７０が設片のＣＣＤの選
択ゲートに至るか、又は、他の実施例では省略する。後
者の場合、例えば、設片のＣＣＤの選択ゲートはスイッ
チ６６、２ｎ　に接続する。

この状態で垂直レジスタの出力側に現れる情報は使われ
ない。少なくともレジスタ２が空の時、次の水平帰線期
間においてφ２パルスが生ずる。この時生ずる状態を表
ではｔ２で示す。この時クロック電極１３は接続部７２
およびスイッチ６６．４を介して石に接続し、クロック
電極１４はスイッチ６６．３を介してφ３に接続する。

類似した態様で、電極゛１５゜１６等は時分割多重で読
出される。全フレームが読み出された時、第２のフレー
ムが読出される。表はｔ３において第２のフレーム時の
シフトレジスタの第１の状態を示す。ここでは２個の順
次の期間がいずれも「０」を示す。今度はクロック電極
１２はスイッチ６６．１（いずれの人力信号も高）を介
してφ３に接続される。クロック電極１３はスイッチ６
６．２（いずれの人力信号も低）を介してφ３に接続さ
れる。この結果今度はＣＣＤ　ライン２および３が時分
割多重で読出される。次の水平帰線期間時にφ２パルス
をシフトレジスタに与え、１４（表）での状態が達成さ
れる。次にクロック電極１４をスイッチ６６．３（高入
力信号）を介してφ３に接続する。スイッチ６６．４（
低人力信号）はクロック電極１５をφ３に接続する。こ
の状態で、ＣＣＤ　ライン４および５は時分割多重で読
出される。こうして、全マ）ＩＪソックス再び読出され
る。第１３図には、２個のフレーム時の画素の中心を表
すＸ印と黒丸とによりいくつかのＣ，ＣＤ　ラインｎ−
ｎ＋４が略式図示されている。第１のフレーム（×印）
では、例えば、組合せ（ｎ、　ｎ＋１）、　（ｎ＋２．
　ｎ＋３）　、　（ｎ＋４．　ｎ＋５）で先ずＣＣＤ　
ライン時分割多重で読出す。図では毎回Ｘ印を結ぶ破線
により示されている。他方のフレーム（黒丸）では組合
せ（ｎ＋１．　ｎ＋２）、　（ｎ＋３．１＋４）等でＣ
ＣＤ　ラインが時分割多重で読出される。

第２図につき述べた実施例では、共通電極１７．１８．
１９等には固定電圧ｖｌをかけ、個別の電極１２〜１６
にはｖｌを中心にレベルが上下する交番電圧をシフトレ
ジスタ１０を介して加える。この実施例の変形例では、
交番電圧を共通電極１７〜２ｏにかけ、選択されない共
通電極１２〜１６には、夫々、高電圧Ｈ′および低電圧
Ｌ′をかける。これらの後者の電圧レベルはクロック電
圧の、夫々、高および低レベルに対応するか又は、夫々
、一層高くとったり、一層低くとったりする。クロック
電圧の２個のレベルの間に入るレベルＭを有する固定電
圧は、読出されるラインの選択される電極１２〜１６に
かけることができる。第１４図はこの場合に用いるべき
シフトレジスタの一実施例の回路図を示す。図面は３個
の段８０．８１．８２だけを示す。これらの段はスイッ
チ４６により相互に接続されている。スイッチのゲート
はクロックφ１およびφ２により駆動される。人力信号
Ｖｊｈは最左端のＭＯ３Ｔ４６を介して供給する。段８
０．８１．８２等は２個の電圧レベルＨおよびＬの間で
スイッチされる。各段は５個のトランジスタから成るが
、これらは全てｎチャネルＭＯ３Ｔ形である。チャネル
領域を太い線で示したトランジスタ８３．８４．８５は
ディプレッション形、即ち、ゲート−ソース電圧ｖ９ｓ
・Ｏｖの時でも電流が流れるタイプである。トランジス
タ８６および８７はエンハンスメント形であり、それ故
、Ｖ、＝ＯＶＯ時は電流が流れない。トランジスタ８４
と８７は直列に接続する。トランジスタ８４のソースは
ラインＬに接続し、トランジスタ８４のドレインはトラ
ンジスタ８７のソースに接続し、トランジスタ８７のド
レインは負荷として接続されたトランジスタ８３を介し
てラインＨに接続する。同じようにトランジスタ８６の
ソースはラインＬに接続し、トランジスタ８６のドレイ
ンはトランジスタ８５のソースに接続する。トランジス
タ８５のドレインはトランジスタ８３を介してラインＨ
′に接続する。トランジスタ８４および８６のゲートは
いずれもスイッチ４６の出力側に接続する。

トランジスタ８７のゲートはスイッチ４６の入力端に接
続する。トランジスタ８３および８５のゲートは各々そ
れらのソースに接続する。従って、これらのトランジス
タは何時も導通している。トランジスタ８６のドレイン
とトランジスタ８５のソースとの間の接続点Ｃは対応す
る段と次段との間にあるスイッチ４６の入力端に接続す
る。トランジスタ８５および８７のドレインと、トラン
ジスタ８３のソースとの間の接続点りはシフトレジスタ
の出力端子を構成する。これらの出力端子は各々電極１
２〜１６の一つに接続する。説明の便宜上、第１４図で
は、−例として電極１２．１３および１４を破線で示し
ている。第１４図に示したシフトレジスタの動作を説明
するため、先ず図示した状況を考察する。ここで人力信
号Ｖ、、、・Ｈ’を段８０の入力端子に供給する。この
関係で注目するべきことは、レベルＬおよびＨから導か
れた信号Ｌ′およびＨ′は段の出力端子りに現れる信号
であり、Ｌ′はしより僅かに高く、Ｈ′は実際上Ｈに等
しい。信号Ｌ′およびＨ′は出力端子Ｃに現れるレベル
であり、Ｌ′は再びＬより僅かに高く、Ｈ′はＨに等し
くとれることである。

ｖＩイ・Ｈ′で、この信号がスイッチ６４を介して第一
段に伝送される状況では、第１段の両方の直列回路８７
．８４および直列回路８５．８６が導通する。Ｄおよび
Ｃにある出力信号は、夫々、Ｌ′およびＬ′である。信
号Ｌ′は電極１２に伝送され、従ってこの電極は関連す
る電荷結合装置において、ブロッキングゲートとして働
く。第１段の出力端子Ｃにある信号Ｌ′は第２のスイッ
チ４６を介して第２段８１へ送られる。この段のトラン
ジスタ８７および８６は不導通状態にあり、従って信号
Ｈ″（＝■）およびＨ′（＝Ｈ）は夫々出力端子Ｃおよ
びＤに現れる。電圧Ｈがかかる電極１３は集積ゲートと
して働く。信号Ｈ″は段８２に対する人力信号とも合う
。この段の出力端子ＣおよびＤは、夫々、出力信号Ｌ′
およびＬ′を生じ、従って段８２の出力端子りに接続さ
れているゲート電極１４はブロッキングゲートとして働
く。それ故イメージセンサの電極１２．１３．１４等は
交互に低および高電圧レベルになる。これは隣接するラ
インの画素が互に半ピツチだけずれていることを示す。

注意すべきことは電極１２．１３．１４等は、集積時に
電極が浮動する前の実施例と対象的に、集積時に正確に
定められた一定の電位にあることである。

集積期間の後に、例えば、ライン２を読み出すためには
、人力信号Ｖ、、、＝Ｈ’を与える。他方φ１は低レベ
ルにあり、スイッチ４６はこの結果不導通状態にある。

トランジスタ８７、従って直列回路８７〜８４は今度は
不導通状態になる。しかし、段８０のトランジスタ８５
〜８６は導通状態にとどまる。それ故点Ｃは低レベルに
とどまる（従って段８１では何も生じない）。しかし、
点りの電位はＨとＬの間のレベルＭ迄高くなる。Ｍのレ
ベルはトランジスタ８３および８５の幾何学的構造を選
択することにより調整できる。こうして問題のライン２
を読み出せる。このライン２が完全に読出され終わった
時、スイッチ４６はφ１パルスにより導通させられ、そ
の結果低入力信号もトランジスタ４６に与えられる。

このトランジスタ４６は導通状態から不導通状態に変わ
る。こうなると電流はも早や段８０を通って流れない。

今度は点りは信号Ｍを電極１２に与える。

このためこの電極１２は次の集積期間において集積ゲー
トとして働く。同時に点Ｃで対応する状態変化が生じ、
その結果段８１のトランジスタ８７が不導通状態から導
通状態に変わり、チェーン８７〜８４が導通状態になる
。段８１のチェーン８５〜８６は不導通状態にとどまる
。蓋し、段８０と８１の間のスイッチ４６が不導通状態
にあるからである。点ＣおよびＤは両方ともしとＨとの
間のレベルＭになる。従って、電極１３の下のライン３
が読出せる。今度はトランジスタ８３および８４の幾何
学的構造を選択することによりレベルＭが定まる。出力
端子Ｃにある（８号Ｍは直接トランジスタ８７に送られ
、Ｍをトランジスタ８７のしきい値電圧より高く選ぶこ
とによりトランジスタ８７でＨと解釈される。この状態
で、段８２の状態はそのまま変わらない。ライン３が読
出され終わった時、段８０と８１の間のスイッチ４６が
φ２のパルスにより導通させられ、その結果段８１のＤ
およびＣは、夫々、Ｌ″およびＬ″になる。

ライン３の電極１３は次の集積期間時にブロッキングゲ
ートとして働く。信号Ｌ″′も段８２のトランジスタ８
７に送られるため、このトランジスタ８７は導通状態か
ら不導通状態になり、その結果段８２の点りはＬ″から
Ｍになり、電極１４と関連するマトリックスのラインが
読み出せる。

本発明は上述した実施例に限定されるものではなく、本
発明の範囲内で当業者ならば多くの変形例を作り得るこ
とを理解されたい。例えば、垂直レジスタ９はライン２
〜７の共通出力ダイオードを構成する細長い区域で置き
変えることができる。

【図面の簡単な説明】

第１図はライン転送形のイメージセンサ構造のブロック
回路図、第２図は本発明に係るライン転送形のイメージセンサ構
造の一部の平面図、第３図は第２図の線■−■で切った断面図、第４図は第
２図の線ｒＶ−ｒＶで切った断面図、第５図は第２図の
線Ｖ−■で切った断面図、第６図は第２図の線ＶＩ−Ｖ
ｌで切った断面図、第７図は第２図の構造で使用するシ
フトレジスタの回路図、第８図は第２図の構造に与える電圧の時間線図、第９図
は第８図に示したクロック電圧での第２図の構造での画
素分布の略図、第１０図はもう一つの動作モードでの第２図の構造での
画素分布の略図、第１１図はこの動作モードで使用できるシフトレジスタ
の回路図、第１１ａ図はこの動作モードで加えられる電圧の時間線
図、第１２図は第２図の構造でライン飛越しモードを採用す
る時使えるシフトレジスタの回路図、第１３図はこのラ
イン飛越しモードの場合の第２図の構造での画素分布を
示す略図、第１４図は本発明に係る電荷結合イメージセンサで使用
できるもう一つのシフトレジスタの回路図である。１・・・電荷結合イメージセンサ２〜７・・・電荷結合装置（ライン）訃・・出力端子９・・・読出し手段（チャネル）１０・・・選択手段（シフトレジスタ）１２〜１６・・
・一方の相のクロック電極１７〜２０・・・他方の相の
クロック電極２３〜２６・・・クロック電極２７〜３０・・・クロックライン３１・・・表面（ｎドープ層）３２・・・ｐ形シリコン本体３３・・・表面区域（電荷転送チャネル）３４・・・絶
縁層　　　　　　３７・・・チャネル制限区域３８・・
・接続ライン　　　　３９・・・導体４０・・・ｎ影領
域　　　　　４１・・・ｎ影領域４２・・・シフトレジ
スタ４３・・・ＣＭＯＳインバータ回路４４・・・ｐチャネルＭＧＳＴ　　　４５・・・ｎチャ
ネルＭＯ３Ｔ４６・・・ｎＭＯ３Ｔスイッチ　　４７・
・・接続部４８・・・スイッチ（モジュロ２）４９、５０・・・ｐＭＯ３Ｔ　　）ランジスタ５２．５
３−ｎＭＯ３Ｔ　　）　ラｙジスタ５４・・・クロック
ライン　　６３・・・インバータ回路６４・・・スイッ
チ　　　　　６５・・・出力部６６・・・モジュロ２ス
イツチ６７・・・ｐＭＯ３Ｉ−ランジスタロ８・・・ｎＭＯ３）ランジスタフ０・・・接続部　　　　　　７１・・・クロック電極
７２・・・接続部　　　　　　８０〜８２・・・役８３
〜８５・・・トランジスタ（ディプレッション）８６〜
８８・・・トランジスタ（エンハンスメント）ＬＬ　　
　　　　　　　　　　ＬＬ＝

Claims

【特許請求の範囲】１、半導体本体を具え、その表面に隣接する平行なｎ相
の電荷結合装置を設け、各電荷結合装置が感光性要素（
画素）の二次元パターンの一ラインを形成し、放射線像
の入射放射線が電荷パケットに変換され、パケットのサ
イズが入射放射線の強さにより決まり、これらの電荷結
合装置が交互にｎ相の一つに属する複数個の電極を有す
るｎ相のクロック電極システムを具え、各電荷結合装置
のこれらのｎ相の第一の電極が選択的にバイアスされ、
残りの（ｎ−１）個の相の電極が全電極システムに共通
であり、その結果、選択された電荷結合装置の第１の相
の電極に適当な電圧を印加すると、二次元パターンの選
択された一ラインを読出すことができ、選択されたライ
ンの電荷パケットはずっと対応する電荷結合装置に蓄え
られるライン転送形の電荷結合イメージセンサ装置にお
いて、放射線像の記録時に電荷結合装置の第１の相の電
極に異なる電圧を印加する手段を設け、一方の電圧では
前記電極が個別の電極として働き、これらの電極の下の
半導体領域では電位障壁が形成され、これらの電位障壁
が隣接する画素を互に分離し、他方の電圧では前記電極
が光ゲートとして働き、これらの電極の下にある半導体
領域が各々の一個の所定の画素に属し、一個のラインの
２個の隣接する画素は共通電極の下の半導体領域内に形
成される電位障壁により互に分離されるように構成した
ことを特徴とする電荷結合イメージセンサ装置。２、一個の放射線像を記録し、読み出すことを二回直接
続けて行う場合、最初に読出した後に、第二回目の像を
記録する時第１の相の電極に最初に放射線像を記録する
時これらの電極に印加した電圧と異なる電圧を印加する
手段を設けたことを特徴とする特許請求の範囲第１項記
載の電荷結合イメージセンサ装置。３、前記個別の電極を一個のシフトレジスタにより駆動
することを特徴とする特許請求の範囲第１項又は第２項
記載の電荷結合イメージセンサ装置。４、前記シフトレジスタにより読出した時に毎回２個の
隣接するラインを時分割多重で読出すことを特徴とする
特許請求の範囲第３項記載の電荷結合イメージセンサ装
置。