TW505921B - Peak program current reduction apparatus and method - Google Patents

Description

505921 獻 猶无 A7 B7 五、發明説明（1 本申請案1999年12月20日在美國被提出為專利申請其 申請號碼09/467,788 * 發明領域 本發明係關於用以在MRAM (磁性隨機存取記憶體）型記 憶體及其類似物中降低尖峰編程電流之裝置輿方法。 發明範11 在X η位元記憶體的編程，比如像n位元穿隧接面的 MRAM或和它類似的，需要η數位線的電流I ,或，n t字組 線的電流I ’或η1位元線的電流I ’此處的’ »是一個字的 位元數，例如：16、32、64、等等。，η，數位線的總編程 電流加起來是η I電流，這是個無法接受的等級^例如，在 256 X 16位元記憶體，16位元字组的編程，需要16位元線 的電流，或161，當161電流流過金屬和連接金屬層之通 遒柱組成的電流供應線，由於過度的電流流，通遒柱變的 容易受到電子遷移（eleetromigration)，或金屬遷移的損 0 基於這個高度的需求，提供一個不貴而且容易安裝使用 的裝置，去克服這些問題。 圖式簡诚 參考圖式： 圈1是以標準裝置連接電流供應之記憶體的簡化線 圖； 圖2是一裝置具體實施例的簡化線路圖，裝置具體實、 例含有一記憶體連接到根據本發明之電流供應；、'魏 本紙張尺度適用中國國家標準(CMS) A4規格(210 X 297公嫠）

圖3是另一裝置具體實施例的簡化線路圖，裝置具體實 施例含有一記憶體，連接到根據本發明之電流供應^丘 圖4是呈現之裝置具體實施例的簡化線路圖裝置具體 實施例含有一記憶體，連接到根據本發明之電节供應· a 圖5是使用在圖4裝置之多重相位時脈產生；：線路圖； 以及 圖6是類似圖4之另-裝置具體實施例的簡化線路圖，連 接也是根據本發明； 1逑呈現之具體 回到圖1,簡化線路圖畫出，記憶體10以 接到電流供應12。記憶體10含有一般所知行列型式，的 記憶體單元13。-般，-行（例如：15)記憶體單元包含 ’ n f位元定義一個字組，例如·· i 6 ' 3 2、6 4、等等。每一 列的單元有一電流線17，用來供應電流到列中所選的單 兀。電流線17可以是，例如，數位線、字組線、位元線、 等等，取決於記憶體陣列10中單元13的型式和術語。 在標準裝置中，每一電流線丨7連接到不同的電流源 19，而每一電流源19則順序連接到電源供應I: ^ 一般， 這整個架構（除了電源供應丨2)被做在半導體晶片裏，半導 體晶片含有外部終端用來連接電源供應丨2到晶片。還有， 連接點或電流供應線，指定為22，介於電流源19和外部 終端或電源供應1 2之間，被做在半導體晶片中藉通道柱連 接的弄多金屬層裏。更進一步，藉由加上一個致能訊號到 電流控制（沒畫），一個字組的所有、，電流源丨9被一起致

五、發明説明（3 ) 能。因此，’ η ’單元的每一個吸入電流總數指定為，！ •，當 一個’致能，訊號被加上，會從電源供應1 2吸入“的電流。 當η I電流流過金屬和連接金屬層之通遒拄一起組成的電流 供應線22，由於過度的電流流，通遒拄變的容易受到電子 遷移或金屬遷移的損害。電子遷移嚴重減少記憶體1 〇的壽 命和可靠度。 回到圖2 ’簡化線路圖畫出，根據本發明用來降低尖學 編程電流的裝置2 5。裝置2 5包括記憶體2 6，電流源2 7， 和時脈產生器2 8。記憶體2 6包括以行列形式安排的記憶 體單元2 9之陣列，和許多（η)的電流終端3 〇。記憶體單元 2 9和電流終端3 〇、電流源2 7和時脈產生器2 8被整合到半 導體晶片32。一般，電流藉由金屬和連接金屬層之通遒柱 一起组成的連接點或電流供應線3 5，從電源供應3 3經過 電流源2 7供應給記憶體單元2 9。電流供應線3 5的解釋， 也可以包括在反向的記憶體2 6電流供應線3 5為電流返回 線。 此具體實施例，記憶體單元2 9為磁性隨機處理記憶體 (MRAM )單元和可呈現是磁性穿隧接面MRAM單元，或簡 單的穿隧接面。提出"MRAM"術語的目的，是代表磁性隨 機處理記憶體，並且在這裡被定義為包括任何相關於近期 發展的薄膜磁性記憶體單元，包括以電子的導體和電子的 絕緣體等等做區分的，磁性穿隧接面（MTJ ),巨磁性共振 單元（GMR)，以及薄磁性膜連接。MRAM例子的每一個型 式，被描述於以下列出的專利組，它們的所有，可以併入 -6 - 本紙張尺度適用中國國家標準(CNS) Α4规格(210X297公釐) 這裡做為參考《美國專利號碼5,7〇2,831，名稱”鐵磁性 G MR物質”，1997年12月30日提出；美國專利號碼 5,732,016，名稱”磁性隨機處理記憶體裏的記憶體單元結 構和使用它們的方法"，1998年3月24曰提出；美國專利 號碼5,702,831，名稱，，多層磁性穿隧接面記憶體單元，，， 1998年3月3 1日提出。 眾多（n)開關3 1的每一個，連接眾多（η)電流終端3〇的 每一個，再到電流源2 7，在on模式時，每個開關3 1完成 一個’電流終端3 0連接到電流源2 7的電路，並且在〇 F F 模式時，中斷電流終端30和電流源27的連接。還有，每 個開關31包含，從時脈產生器28接收時脈訊號的開關輸 入36 ,用來對每個開關31切換〇FF模式和〇N模式。時脈 產生器28有許多輸出從“到牴，每個耦合到一個開關31。 時脈產生器28被建構來循序的提供時脈訊號，給眾多開 關輸入的每一個。就是說，時脈產生器28在，n，個輸出產 生*n’個不同相位的訊號（從φ❹到φη )，一次只有一列記憶體 單元29的電子開關被打開^能了解的是，如果有需要，在 反向記憶體26開關31可以是連接電流返回線。開關31不 管是連接在電流源線（電流終端30),或電流返回線（沒 畫），電流源27—次只提供一個編程電流！。因此，在任何 時間，連接點或電流供應線35只有一個電流〗流動，並且 很少或不會有電子遷移發生，所以裝置25的壽命和可靠度 會有顯著的提升。同時編程所需時間可能因為—次編程單 一個位元，代替，η，個位元而被增加，這是一般的編程限 505921

A7 B7 五、發明説明（5 ) 制，可以了解它並不曾減缓記憶體的運作。 回到圖3，簡化方塊圖畫出另一個裝置具體實施例，指 定為2 5 ’，是根據本發明用來降低尖峰編程電流。在這個 具體實施例，類似圖2所畫具體實施例的元件，被指定上 類似的號碼，並且在號碼上加上分號，指出是不同的具體 實施例。裝置2 5 »包括記憶體2 6，，許多電流源2 7，，和時 脈產生器2 8 ’。記憶體2 6，包括以行列形式安排的記憶體單 元2 9 ’陣列，和許多的電流終端3 〇，，在每一列記憶體單元 2 9 ’電流源侧都有一個。在這個具體實施例，電流從電源 供應33’，藉由金屬和連接金屬層之通遒拄一起組成的連 接點或電流供應線3 5 ’，供應給每一個電流源2 7，。電流供 應線3 5 ’也可以包括是，在反向記憶體2 6，的電流返回線。 每個可切換電流源2 7，耦合到眾多電流終端3 0，的每一 個，以提供眾多電流源2 7，的每一個，一個電流終端3 〇，。 應该注意’在一些例子，當電流源被放在記憶體2 6，的電 流返回侧，會被當成·電流槽，。無論如何，為了發表的連 貫性，將忽视電路的位置使用，電流源》的名詞。每個電流 源27’包含一個電子電路（例如開關），在〇贝模式時，連接 從電流源27’供應電流到相對電流終端3〇t，而在〇ff模式 時，則不供應電流到相對電流終端3 〇,。還有，每個可切 換電流源27,包含，從時脈產生器28，接收時脈訊號（從 到Φη)的開關輸入36,，用來對每個可切換電流源27•切 off模式和0Ν模式。時脈產生器28•有許多輸出從 到Φη，每一個耦合到眾多電流源27，的一個開關輸入Μ·

時脈產生器28·被建構來循序的提供時脈訊號從φ()到φη , 給眾多開關輸入的每一個。就是說，時脈產生器2 g，在* n » 個輸出產生* η ’個不同相位的訊號，一次只有一個電流源 27«被打開。能了解的是，如果有需要，在反向記憶體26t 電流源2 7 1可以是連接電流返回線β可切換電流源2 7，不管 是連接在電流源線（電流終端3 0 _),或電流返回線（沒 畫），一次只有一個電流源27,導通電流1。因此，在任何 時間連接點或電流供應線3 5 ’只有一個電流I流動，並且很 少或不會有電子遷移發生，所以裝置25,的壽命和可靠度 會有顯著的提升。 回到圖4，線路圖畫出呈現具體實施例的裝置，指定為 1 0 0 ,包含了記憶體1 0 1連接根據本發明用來編程的電源 供應1 0 2 β記憶體1 0 1包括以行列形式安排的記憶體單元 103陣列’和許多的電流終端104 ^記憶體單元1〇3和電 處終^ 1 0 4、電流源/槽1 0 6和時脈產生器1 q $被整合到半 導體晶片1 0 5。一般，編程電流藉由，金屬和連接金屬層 之通遒柱一起組成的連接點或電流供應線u〇 ,從電源供 應102供應給電流源/槽106 ^電流供應線u〇的解釋 可以包括在反向記憶體101時為電流返回線，在這個具體 實施例也是指定為1 1 0。 每個電流源/槽106 (和現在說明的每個電流源/槽135) 個別的*，用iM矣收編#呈資料位元並且反向編程資料位元 的一個控制輸入，畫在一起。資料位元的二位元邏輯狀 態，控制通過每行記憶體單元103之位元線編程電流方 φ 裝 訂

線

505921

向。就例如，電流從電源供應1〇2經過每個電流源/槽1〇6 到一個輸出腳1 1 1。每個輸出腳i i i被連接到一對切換電 晶體112和113共同連接的吸極（drain)。電晶體1 1 2的源 極（source)被連接通過記憶體單元103的第一行115 ,而 電晶體1 1 3的源極（souree)被連接通過記憶體單元丨〇3的 第一行1 1 6。切換電晶體對1 1 2和1 1 3的閘極（gate )或控制 端被連在一起，並連到多重相位時腺產生器丨〇8之眾多不 同相位輸出的一個。第二、第三、和第四對切換電晶體類 似的被連接到第二、第三、和第四對電流源/槽1 〇 6，並且 個别連到第三和第四、第五和第六、第七和第八行的記憶 體早元103。同時，第二、第三、和第四對切換電晶體的 閘極被連接到多重相位時脈產生器1 〇 8的不同相位輸出。 可以被當做時脈產生器1〇8使用之多重相位時脈產生器 的簡單範例被畫在圖5 〇提供一個時脈輸入給，可以提供 輸出訊號給四個NQR邏輯閘121、122、123、和124的 二位元計數器120。從計數器120來的兩個輸出訊號被直 接提供給閘1 2 1，使閘1 2 1的輸出產生第一個相位訊號。 计數器120兩個輸出訊號的第一個，被直接提供給閘122 的一個輸入，同時第二個輸出訊號被反向，使閘1 2 2的輸 出產生第二個相位訊號計數器120兩個輸出訊號的第一 個被反向，提供給閘123的一個輸入，同時第二個輸出訊 號被直接提供，使閘123的輸出產生第三個相位訊號^從 計數器120兩個輸出訊號來的第一個和第二個都被反向， 提供給閘1 2 4約兩個輸入，使閘1 2 4的輸出產生第四個相 -10 - 本紙張尺度適用中國國家標準(CNS) A4规格(210X 297公釐) 505921 此年月’日修正 .. __ 補充I ^ 五、發明説明（8 ) 位訊號。如此，四個不重覆相位訊號被產生在多重相位時 脈產生器108的四個輸出。可以瞭解的是，許多不同型式 的時脈產生器能夠被設計，而且圖6畫的是一個範例的簡 單呈現《 如此，四個不重覆相位訊號被各自應用在第一、第二、 第三、和第四對切換電晶體，以從相關的電流源/槽1 〇 6和 電源供應1 0 2取得編程電流，給所連接的，成對的兩行 (例如1 1 5和1 1 6、等等）記憶體單元。第二對切換電晶體 1 3 0和1 3 1的吸極端，被各自連接在成對丨丨5和1 1 6兩行 較低的一邊，同時類似的切換電晶體對，被連接在其他成 對兩行較低的一邊。電晶體〗3 〇和丨3 1的源極被連接在一 起’經過電流源/槽1 3 5後連到共通處，比如像是地 (ground)❹電晶體1 3 0的閘極被連接到行解碼器1 3 6的第 一個，同時電晶體1 3 1的閘極被連接到行解碼器丨3 6的第 二個。不重覆的交錯切換訊號被產生在解碼電路136的兩 個輸出，所以不是電晶體i 3 〇被導通就是電晶體丨3 1被導 通。每個切換電晶體對被類似的連接到解碼電路丨3 6。 可以瞭解的是，每個電流源/槽1 〇 6和電流源/槽丨3 5配 合行裏的每一對而被切換，以控制行裏編程電流流的方 向。無論如何，因為這些電路不是本發明的一部分，將不 再提供進一步的描述。 參考圖6所指’一個間化線路圖畫出另一個具體實施例 的裝置，指定為100,，類似圖4而且是根據本發明做連 接。在本具體實施例，類似圖4所畫具體實施例的元件， —. -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) ___J_—— -：^Λ,Ι_B7_______ 五、發明説明（S ) 被指定上類似的號碼並且在號碼上加上分號，指出是不同 的具體實施例。裝置100,包含了記憶體1〇1，連接根據本發 明用來編程的電源供應1021。記憶體1 ο Γ包括以行列形式 安排的記憶體單元1〇3,陣列，和許多的電流終端1〇4,。記 憶體單元1031和電流終端104,、電流源/槽106,和時脈產生 器l〇8f被整合到半導體晶片1〇5，。一般，編程電流藉由金 屬和連接金屬層之通遒柱一起組成的連接點或電流供應線 110’ ’從電源供應1〇2,供應給電流源/槽1〇6，電流供應線 110’的解釋，也可以包括在反向記憶體1〇1，時為電流返回 線（沒畫）。 每個電流源/槽106,個別的和用來接收編程資料位元並且 反向編程資料位元的一個控制輸入，畫在一起。資料位元 的二位元邏輯狀態，控制通過每行記憶體單元1〇3,之位元 線編程電流方向。就例如，電流從電源供應102,經過每個 電流源/槽106*到一個輸出腳ur。每個輸出腳11Γ被連接 到一對切換電晶體112,和113,共同連接的吸極（drain)。電 晶體112’的源極（souree)被連接通過記憶體單元1〇3，的第 一行115 ’而電晶體113’的源極（source)被連接通過記憶 體單元103’的第二行U61 切換電晶體對112,和1131的閘 極（g a t e)或控制端被連在一起，並連到多重相位時脈產生 器108之眾多不同相位輸出的“。 本具體實施例和圖4所畫的不同在於，第二對切換電晶 體112’和113·的閘極（gate)或控制端，也被多重相位時脈 產生器1081輸出的φ0連接並且動作。類似的，第三和第四 -12 - 本紙張尺度適用中賴家標準(CNS) Μ規格(21GX297公羡） ---— 505921

對切換電晶體共同連接的閘極（gate)，被連接到多重相位 時脈產生器108·的不同相位輸出（例如φι) ^如同之前的具 體實施例，行解碼器（沒畫）選擇行115，或U6f的一個，而 且也同時選擇弟一對的行中的一行。因此，本具體實施 例，編程電流同時被供應給記憶體單元1〇3，中的兩行，並 且此經由電源供應1〇2’供應的電流是21。當編程電流是上 述具體實施例約兩倍大時，取決於電流供應線11〇,裏通遒 柱和線的結構，編程電流仍然能夠低到足夠的程度，是可 以瞭解的’因此很少或不會有電子遷移發生。再進一步， 任何數目的同時編程電流或終端，在此之後參照為一"組,, 編程電流或終端，可以被選擇，使任何時間在電流供應線 110’的總電流流能夠低到足夠的程度，因此很少或不會有 電子遷移發生β 如此，這裡發表用來降低記憶體尖峰編程電流的裝置， 一次只有一组編程電流終端被導通電流。因此，金屬和連 接金屬層之通遒柱一起組成的連接點或電流供應線，在任 何時間只有小於會產生電子遷移電流的電流流，所以裝置 的等命和可靠度會有顯著的提升。雖然這些具體實施例插 繪出’任何時間只有一個或兩個電流終端和一行或兩行記 憶體單元被導通，可以瞭解的是，在一些具體實施例，一 次連接較多記憶體單元到電流終端可能較為方便，例如， 一次編程一個、兩個、或較多的記憶體單元β在這樣的安 排’一次會超過一個編程電流流動，但是仍然能夠限制電 流遠低於會發生電子遷移的電流0 13 本紙張尺度適用中國國家標準(CNS) Α4规格(210X297公釐）

雖然我已經提出並且描述本發明之明確的具體實施例， 進一步的修改和改善將會發生在這些技藝。因此，本發明 不限於表現出的特殊型式，並且我企圖在申請專利範圍含 盖所有修改而不偏離本發明範圍之精神，是我需要大家瞭 解的。 圖式元件符號說明 10 記憶體 30， 電流終端 11 標準裝置 31 開關 12 電源供應 32 半導體晶片 13 記憶體單元 33 電源供應 17 電流線 33丨 電源供應 19 電流源 35 電流供應線 22 電流供應線 35， 電流供應線 25 裝置 36 開關輸入 25, 裝置 36* 開關輸入 26 記憶體 100 裝置 26, 記憶體 100, 裝置 27 電流源 101 記憶體 27, 可切換電流源 10Γ 記憶體 28 時脈產生器 102 電源供應 281 時脈產生器 102* 電源供應 29 記憶體單元 103 記憶體單元 29, 記憶體單元 103, 記憶體單元 30 電流終端 104 電流終端 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)

505921 A7 B7 五、發明説明（12 ) 104f 電流終端 113* 切換電晶體 105 半導體晶片 115 第一行 105, 半導體晶片 115- 第一行 106 電流源/槽 116 第二行 106* 電流源/槽 116· 第二行 108 時脈產生器 120 二位元計數器 108* 時脈產生器 121 「反或」邏輯閘 110 電流供應線 122 f反或」邏輯閘 1101 電流供應線 123 「反或」邏輯閘 111 輸出腳 124 「反或」邏輯閘 1111 輸出腳 130 切換電晶體 112 切換電晶體 131 切換電晶體 112, 切換電晶體 135 電流源/槽 113 切換電晶體 136 行解碼器 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)

Claims (1)

1. 505921 1· 一種用來降低記憶體（26)之尖峰編程電流之裝置（25), 其含有η個編程路徑（30)*n個路徑裏總數為^的編程電 流，包括η個開關連接在n個編程路徑裏，每個編程路徑 使用一個開關（3 1)，η個開關一次能夠運作一個，來降 低瞬間之編程電流到^的丨/ η ^ 2· —種用來降低記憶體之尖峰編程電流之裝置（2 5 ),其特 徵為： 一個記憶體（2 6 )含有以行列形式安排記憶體單元（2 9) 之記憶體陣列，和許多的電流終端（3 〇 ); 一個電流供應（2 7); 一個電子開關（3 1)耦合電流源到眾多電流終端，電子 開關包括至少一個切換輸入，建構來接收時脈訊號，用 於切換電子開關，以順序的耦合電流供應到眾多電流終 端之每個電流終端；還有 時脈產生器（2 8 )被建構來提供順序的時脈訊號給電子 開關之開關輸入，以便順序的從電流供應供應電流到眾 多電流終端之每個電流終端。 3·如申請專利範圍第2項之用來降低記憶體尖峰編程電流 之裝置，其中該記憶體之眾多電流終端，包括用於η位 元字組裏’每個記憶體單元的一個電流終端（3 0 )。 4·如申請專利範圍第3項之用來降低記憶體尖峰編程電流 之裝置，其中該記憶體單元的陣列，包括磁性隨機處理 記憶體單元。 5.如申請專利範圍第4項之用來降低記憶體尖峰編程電流 -16- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐)

   裝 訂

   之裝置，其中IS磁性隨機處理記憶體單元，包括穿 面磁性隨機處理記憶體單元β 要 6. 如申請專利範園第4項之用來降低記憶體尖♦編程電法 之裝置’其中該轉合電流供應到眾多電流終端之 = 關，被整合到半導體晶片，介於記憶體單元陣列：對： 流供應之連接點足間。 7. —種用來降低圮憶體之尖學編程電流之裝置（2 ^ 特徵為： ’、 一個記憶體（26，）含有以行列形式安排記憶體單元 (2 9 *)之陣列，和許多的編程電流終端（3 〇，）； 眾多電流源/槽（2 7 *)的每一個，耦合到眾多電流終端 的一個，以便提供每一個眾多電流源/槽相對之電流終 端，每一個眾多電流源/槽包括電子開關，在模式 時，連接從電流源/槽到相對之電流終端，供應電流， 而在OFF模式時，不供應電流，到相對之電流終端，並 且，每個電子開關包括一個切換輸入（36，），建構來接 收時脈訊號，用於在01^模式和〇FF模式之間切換電子 開關；還有 時脈產生器（28*)含有眾多輸出，每一個耦合到眾多電 流源/槽之電子開關的每一個切換輸入，本時脈產生器 被建構來，順序的提供時脈訊號給眾多切換輸入的每一 個0 8.如申請專利範圍第7項之用來降低記憶體尖峰編程電流 之裝置’其中該記憶體之眾多電流終端，包括用於η位元 -17· 本紙張尺度適用中國國家標準(CNS) Α4规袼(210X297公釐)

   裝 訂

   9· 子=裏*每個㈣單元（29，）的__個電流終端。 如申請專利範圍第7项之用來降低記憶體轉編程電流 之裝置，其中該包括却掊_错-_，f < 匕粮记隐體早疋陣列和眾多電流源/槽 《記憶體，被整合到半導體晶片（32·),在半導體晶片 内的連接點’介於眾多電流源/槽和電流供應之間，被 製做在半導體晶片裏由通遒柱（vias)所連接的眾多金屬 層0 10·如申請專利範圍第9項之用來降低記憶體尖學編程電流 之裝置，其申該記憶體單元的陣列，包括磁性隨機處理 記憶體單元。 -18- 本紙張尺度適用中國國家標準(CNS) A4规格(210X 297公釐)