CN107258016B - 采用多个堆叠式金属层中的源线和/或位线以减小mram位单元电阻的mram位单元 - Google Patents

Abstract

公开了采用布置在多个堆叠式金属层中的源线(204)和/或位线(206)以减小磁性随机存取存储器(MRAM)位单元电阻的MRAM位单元(200)。还公开了相关方法和系统。在本文中所公开的各方面，该MRAM位单元被提供在存储器阵列中。该MRAM位单元被制造在集成电路(IC)(202)中，其中源线和/或位线由布置在半导体层(210)之上的多个堆叠式金属层形成以减小源线的电阻。以此方式，如果IC中的节点尺寸被缩小，则可以维持或减小源线和/或位线的电阻以避免生成用于MRAM位单元的写操作的写电流的驱动电压的增大。

Description

采用多个堆叠式金属层中的源线和/或位线以减小MRAM位单 元电阻的MRAM位单元

优先权申请

本申请要求于2015年2月27日提交的题为“MAGNETIC RANDOM ACCESS MEMORY(MRAM) BIT CELLS EMPLOYING SOURCE LINES (SLs) AND/OR BIT LINES (BLs) DISPOSEDIN MULTIPLE, STACKED METAL LAYERS TO REDUCE MRAM BIT CELL RESISTANCE（采用布置在多个堆叠式金属层中的源线（SL）和/或位线（BL）以减小磁性随机存取存储器（MRAM）位单元电阻的MRAM位单元）”的美国临时专利申请S/N. 62/121,982的优先权，其全部内容通过援引纳入于此。

本申请还要求于2015年9月16日提交的题为“MAGNETIC RANDOM ACCESS MEMORY(MRAM) BIT CELLS EMPLOYING SOURCE LINES (SLs) AND/OR BIT LINES (BLs) DISPOSEDIN MULTIPLE, STACKED METAL LAYERS TO REDUCE MRAM BIT CELL RESISTANCE（采用布置在多个堆叠式金属层中的源线（SL）和/或位线（BL）以减小磁性随机存取存储器（MRAM）位单元电阻的MRAM位单元）”的美国专利申请S/N. 14/856,316的优先权，其全部内容通过援引纳入于此。

背景

公开领域

本公开的技术一般涉及磁性隧道结（MTJ），尤其涉及在磁性随机存取存储器（MRAM）位单元中被采用以提供MRAM的MTJ。

背景技术

在电子设备中的集成电路（IC）中使用半导体存储器件以提供数据存储。半导体存储器件的一个示例是磁性随机存取存储器（MRAM）。MRAM是非易失性存储器，其中数据通过编程作为MRAM位单元的一部分的磁性隧道结（MTJ）来存储。MRAM的一个优点在于，即使在功率被关闭时，MRAM位单元中的MTJ也能保持所存储的信息。这是因为，数据作为小型磁性元件（而非作为电荷或电流）存储在MTJ中。

就此而言，MTJ包括布置在固定或钉扎铁磁层（“钉扎层”）之上或之下的自由铁磁层（“自由层”）。自由层和钉扎层被由薄的非磁性介电层形成的隧道结或势垒分隔开。该自由层的磁取向可被改变，但是该钉扎层的磁取向保持固定或“钉扎”。可以根据自由层与钉扎层之间的磁取向来在MTJ中存储数据。当自由层和钉扎层的磁取向彼此反平行（AP）时，存在第一存储器状态（例如，逻辑‘1’）。当自由层和钉扎层的磁取向彼此平行（P）时，存在第二存储器状态（例如，逻辑‘0’）。可以通过感测电流流经MTJ时的电阻来感测自由层和钉扎层的磁取向以读取存储在该MTJ中的数据。也可以通过施加磁场将自由层相对于钉扎层的取向改变为P或AP磁取向来在MTJ中写入和存储数据。

MTJ器件中的新近发展涉及自旋转移矩（STT）-MRAM器件。在STT-MRAM器件中，载流子电子的自旋极化（而非磁场的脉冲）被用来编程存储在MTJ中的状态（即，‘0’或‘1’）。图1解说了STT-MTJ 100。STT-MTJ 100作为MRAM位单元102的一部分来提供以存储非易失性数据。金属氧化物半导体（通常为n型MOS，即，NMOS）存取晶体管104被提供以控制对STT-MTJ100的读和写。存取晶体管104的漏极（D）被耦合到STT-MTJ 100的底部电极106，该底部电极106例如被耦合到钉扎层108。字线（WL）被耦合到存取晶体管104的栅极（G）。存取晶体管104的源极（S）通过源线（SL）耦合到电压源（V_S）。电压源（V_S）在源线（SL）上提供电压（V_SL）。位线（BL）被耦合到STT-MTJ 100的顶部电极110，该顶部电极110例如被耦合到自由层112。钉扎层108和自由层112被隧道势垒114分隔开。

继续参照图1，在向STT-MTJ 100写入数据时，存取晶体管104的栅极（G）通过激活字线（WL）来激活。位线（BL）上的电压（V_BL）与源线（SL）上的电压（V_SL）之间的电压差被施加。作为结果，在存取晶体管104的漏极（D）与源极（S）之间生成写电流（I）。如果图1中的STT-MTJ 100的磁取向要从AP改变为P，则生成从自由层112流向钉扎层108的写电流（I_AP-P）。这在自由层112处引发自旋转移矩（STT）以将自由层112相对于钉扎层108的磁取向改变为P。如果磁取向要从P改变为AP，则产生从钉扎层108流向自由层112的电流（I_P-AP），这在自由层112处引发STT以将自由层112相对于钉扎层108的磁取向改变为AP。

继续参照图1，作为示例，为了改变自由层112的磁取向而需要在MRAM位单元102的位线（BL）与源线（SL）之间生成的写电流（I）可以为五十（50）到三百（300）微安（µA）。因为制造工艺允许节点在尺寸上被进一步缩小以减小给定芯片的面积或封装尺寸，所以金属互连电阻因芯片中可用于金属互连的减小的横截面积而增大。由此，例如，如果图1中的MRAM位单元102的尺寸在节点尺寸被缩小时维持在给定芯片或封装中，则针对给定供电电压（Vs）跨STT-MTJ 100生成的写电流（I）量将因位线（BL）和源线（SL）中的增大的电阻而减小（即，写电流（I） = （V_SL-V_BL）/电阻）。由此，STT-MTJ 100的写电流（I）裕量被减小，这可导致MRAM位单元102的降低的写性能和良率损失。为了解决因节点尺寸缩小而引起的MRAM位单元102中增大的电阻的问题，由外围电路供应的电压（V_BL和V_SL）可被增大以将写电流（I）维持为在MRAM位单元102中执行写操作所必需的所要求电流电平。然而，增大供电电压（Vs）增加了功耗，这可能是不期望的。由此，该增加的功耗可能是MRAM阵列大小中的限制因素。但是在许多芯片设计中，增大供电电压（Vs）或许是不可能的，因为供电电压（Vs）根据一般半导体技术缩放来减小例如以维持栅极电介质完好性并降低芯片中的整体功耗。

公开概述

本公开的各方面涉及采用布置在多个堆叠式金属层中的源线和/或位线以减小磁性随机存取存储器（MRAM）位单元电阻的MRAM位单元。还公开了相关方法和系统。MRAM位单元中的源线和位线的金属互连电阻对MRAM位单元的整体电阻作出贡献。MRAM位单元的电阻影响针对在包括MRAM位单元的MRAM阵列的边沿处施加的给定电压在MRAM位单元中生成的写电流量。当节点尺寸被缩小时，金属互连电阻因集成电路（IC）中可用于金属互连的减小的横截面积而增大。然而，金属导线的数目通常增加，因为光刻限制减少或消除了IC中自由形成的布线，并且需求增长以通过互连来耦合较大数目的逻辑门。由此，在本文中所公开的各方面，IC中这些额外的堆叠式金属层可被用来在MRAM位单元中形成源线和/或位线以补偿原本在节点尺寸缩小之后在单个金属层源线和/或位线中将发生的增大的电阻。通过在多个堆叠式金属层中形成源线和/或位线以维持或甚至减小源线和/或位线的电阻，MRAM位单元的电阻可按需维持或甚至减小，即使MRAM位单元节点尺寸被缩小亦如此。

就此而言，在本文中所公开的各方面，MRAM位单元被制造在IC中以提供存储器阵列。在本文中所公开的某些方面，该MRAM位单元被提供有源线，该源线由布置在半导体层之上的多个堆叠式金属层形成以减小源线的电阻。在本文中所公开的其他方面，MRAM位单元的位线也可被形成在布置在半导体层之上的多个堆叠式金属层中以减小位线的电阻。以此方式，如果IC中的节点尺寸被缩小，则可以维持源线和/或位线的电阻以维持MRAM位单元读/写路径的总电阻从而允许针对给定驱动电压生成相同的、足够的写电流以用于写操作。此外，如果源线和/或位线被形成在IC中的多个堆叠式金属层内以减小（而非维持）源线和/或位线的电阻，则可以减小写驱动器电压和/或IC电压以节省功率，同时在MRAM位单元中生成足以用于写操作的足够的写电流。或者，如果期望为MRAM位单元提供较高的写操作良率，则可以在不减小电压电源的电压的情况下减小源线和/或位线的电阻以在MRAM位单元中生成增大的写电流。

此外，在本文中所公开的其他方面，为了补偿或抵消原本因IC中的典型MRAM位单元布局提供比位线窄的源线而导致的MRAM位单元中源线与位线之间的电阻失衡，可以在附加金属层中提供本文中所公开的提供在MRAM位单元中的源线和/或位线。在附加金属层中提供源线和/或位线能进一步减小源线和/或位线的电阻以提供MRAM位单元中源线与位线之间更大的电阻平衡，从而允许写驱动器电路中的驱动电压被减小。这是因为MRAM阵列中源线与位线之间的电阻失衡导致写电流裕量的附加损耗，该写电流裕量在写操作期间必须被提供在写驱动器电路中以补偿位于更接近与更远离写驱动器电路的MRAM位单元之间所产生的整体电阻差异的增大。MRAM阵列中源线与位线之间的电阻失衡还可以在读操作期间增加信号降级。

注意到，尽管MRAM，尤其是STT-MRAM，被用来解说本公开的某些方面和益处，但是本公开并不限于MRAM或STT-MRAM。本公开可被应用于需要用于读和/或写操作的双极和显著电流的任何其他片上（即，嵌入式）存储器位单元。

就此而言，在一个方面，提供了一种包括至少一个磁性随机存取存储器（MRAM）位单元的集成电路（IC）。该至少一个MRAM位单元包括布置在IC的半导体层中的存取晶体管，该存取晶体管包括栅极、源极和漏极。该至少一个MRAM位单元还包括布置在IC中布置在半导体层之上的金属层中的磁性隧道结（MTJ）。该MTJ包括第一端电极和第二端电极。该至少一个MRAM位单元还包括布置在IC中在半导体层之上的至少一个金属层中的漏极侧连接柱，该漏极侧连接柱将存取晶体管的漏极耦合到MTJ的第一端电极。该至少一个MRAM位单元还包括布置在IC中在半导体层之上的至少一个金属层中的位线，该位线被耦合到MTJ的第二端电极。该至少一个MRAM位单元还包括布置在IC中在半导体层之上的多个堆叠式金属层中并耦合到存取晶体管的源极的源线。

在另一方面，提供了一种在IC中制造MRAM位单元的方法。该方法包括在半导体层中形成存取晶体管，该存取晶体管包括栅极、源极和漏极。该方法还包括在布置在半导体层之上的金属层中形成磁性隧道结（MTJ），该MTJ包括第一端电极和第二端电极。该方法还包括在IC中在半导体层之上的至少一个金属层中形成将存取晶体管的漏极耦合到MTJ的第一端电极的漏极侧连接柱。该方法还包括在半导体层之上的至少一个金属层中形成耦合到MTJ的第二端电极的位线。该方法还包括在IC中在半导体层之上的多个堆叠式金属层中形成耦合到存取晶体管的源极的源线。

在另一方面，提供了一种包括至少一个MRAM位单元的IC。该至少一个MRAM位单元包括布置在IC的半导体层中的存取晶体管，该存取晶体管包括栅极、源极和漏极。该至少一个MRAM位单元还包括布置在IC中布置在半导体层之上的金属层中的MTJ。该MTJ包括第一端电极和第二端电极。该至少一个MRAM位单元还包括布置在IC中在半导体层之上的至少一个金属层中的漏极侧连接柱，该漏极侧连接柱将存取晶体管的漏极耦合到MTJ的第一端电极。该至少一个MRAM位单元还包括布置在IC中在半导体层之上的至少一个金属层中并耦合到存取晶体管的源极的源线。该至少一个MRAM位单元还包括布置在IC中在半导体层之上的多个堆叠式金属层中的位线，该位线被耦合到MTJ的第二端电极。

在另一方面，提供了一种在IC中制造MRAM位单元的方法。该方法包括在半导体层中形成存取晶体管，该存取晶体管包括栅极、源极和漏极。该方法还包括在布置在半导体层之上的金属层中形成磁性隧道结（MTJ），该MTJ包括第一端电极和第二端电极。该方法还包括在IC中在半导体层之上的至少一个金属层中形成将存取晶体管的漏极耦合到MTJ的第一端电极的漏极侧连接柱。该方法还包括在半导体层之上的至少一个金属层中形成耦合到存取晶体管的源极的源线。该方法还包括在IC中在半导体层之上的多个堆叠式金属层中形成耦合到MTJ的第二端电极的位线。

附图简述

图1是可被提供在集成电路（IC）中的MRAM阵列中的示例性磁性随机存取存储器（MRAM）位单元的示意图；

图2是IC中采用布置在多个堆叠式金属层中的源线和/或位线以减小MRAM位单元电阻以实现减小的操作功率的示例性MRAM位单元的示意图；

图3是IC中具有仅在布置在半导体层之上的第一金属层中提供的源线的示例性MRAM位单元的示意图；

图4A是IC中采用布置在多个堆叠式金属层中的源线和/或位线以减小MRAM位单元电阻以实现减小的操作功率的示例性MRAM位单元堆叠的侧视图；

图4B是IC中的MRAM位单元布局的俯视图，其中该MRAM位单元采用布置在多个堆叠式金属层中的源线和/或位线以减小MRAM位单元电阻以实现减小的操作功率；

图4C是图4B中的MRAM位单元的MRAM位单元布局的金属层的俯视图；

图5是IC中采用被布置在多个堆叠式金属层中以减小MRAM位单元电阻的源线以及用于位线的MRAM专用金属层的另一示例性MRAM位单元堆叠的侧视图；

图6是IC中采用被布置在多个堆叠式金属层中以减小MRAM位单元电阻的源线以及被布置在多个不同大小的堆叠式金属层中的位线的另一示例性MRAM位单元堆叠的侧视图；

图7是采用连接位线的多个不同大小的堆叠式金属层的延长通孔以进一步减小位线的电阻的图6中的示例性MRAM位单元堆叠的侧视图；

图8是IC中采用被布置在多个堆叠式金属层中以减小MRAM位单元电阻的源线以及共享位线的另一示例性两（2）晶体管、两（2）磁性隧道结（MTJ）（2T-2MTJ）MRAM位单元堆叠的侧视图；以及

图9是可以包括具有MRAM阵列的存储器系统的示例性基于处理器的系统的框图，该MRAM阵列包括根据本文中所公开的任何方面的采用布置在多个堆叠式金属层中的源线和/或位线以减小MRAM位单元电阻以实现减小的操作功率的MRAM位单元。

详细描述

现在参照附图，描述了本公开的若干示例性方面。措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何方面不必被解释为优于或胜过其他方面。

本公开的各方面涉及采用布置在多个堆叠式金属层中的源线和/或位线以减小磁性随机存取存储器（MRAM）位单元电阻的MRAM位单元。还公开了相关方法和系统。MRAM位单元中的源线和位线的金属互连电阻对MRAM位单元的整体电阻作出贡献。MRAM位单元的电阻影响针对在包括该MRAM位单元的MRAM阵列的边沿处施加的给定电压在MRAM位单元中生成的写电流量。当节点尺寸被缩小时，金属互连电阻因集成电路（IC）中可用于金属互连的减小的横截面积而增大。然而，金属导线的数目通常增加，因为光刻限制减少或消除了IC中自由形成的布线，并且需求增长以通过互连来耦合较大数目的逻辑门。由此，在本文中所公开的各方面，IC中这些额外的堆叠式金属层可被用来在MRAM位单元中形成源线和/或位线以补偿原本在节点尺寸缩小之后在单个金属层源线和/或位线中将发生的增大的电阻。通过在多个堆叠式金属层中形成源线和/或位线以维持或甚至减小源线和/或位线的电阻，MRAM位单元的电阻可按需维持或甚至减小，即使MRAM位单元节点尺寸被缩小亦如此。

就此而言，在本文中所公开的各方面，MRAM位单元被制造在IC中以提供存储器阵列。在本文中所公开的某些方面，该MRAM位单元被提供有源线，该源线由布置在半导体层之上的多个堆叠式金属层形成以减小源线的电阻。在本文中所公开的其他方面，MRAM位单元的位线也可被形成在布置在半导体层之上的多个堆叠式金属层中以减小位线的电阻。以此方式，如果IC中的节点尺寸被缩小，则可以维持源线和/或位线的电阻以维持MRAM位单元读/写路径的总电阻从而允许针对给定驱动电压生成相同的、足够的写电流以用于写操作。此外，如果源线和/或位线被形成在IC中的多个堆叠式金属层内以减小（而非维持）源线和/或位线的电阻，则可以减小写驱动器电压和/或IC电压以节省功率，同时在MRAM位单元中生成足以用于写操作的足够的写电流。或者，如果期望为MRAM位单元提供较高的写操作良率，则可以在不减小电压电源的电压的情况下减小源线和/或位线的电阻以在MRAM位单元中生成足够的写电流。

就此而言，图2是IC 202中的示例性MRAM位单元200的示意图。例如，IC 202可以是片上系统（SOC）。MRAM位单元200采用布置在多个堆叠式金属层中的源线（SL）204和位线（BL）206以减小MRAM位单元200的电阻以实现减小的操作功率。图2中的MRAM位单元200包括布置在IC 202的半导体层210中的存取晶体管208。存取晶体管208包括栅极（G）、作为第一电流电极的漏极节点（D）、以及作为第二电流电极的源极节点（S）。MRAM位单元200还包括磁性隧道结（MTJ）212。MTJ 212被布置在IC 202中在半导体层210之上的多个堆叠式金属层214(1)-214(X)（M1-MX）的上部金属层214（其在该示例中为上部金属层214(2)）中。MTJ 212包括耦合到存取晶体管208的漏极节点（D）的第一端电极216以及耦合到位线206的第二端电极218。第一端电极216可以通过布置在半导体层210之上的通孔或金属层220来耦合到漏极节点（D）。MRAM位单元200还提供了耦合到存取晶体管208的源极节点（S）的源线204。为了对MRAM位单元200执行写操作以改变MTJ 212的磁化状态，激活字线（WL）以激活存取晶体管208。这使得来自向IC 202供应电压（V）的写驱动器电压电源和/或电压电源222（下文的“电压电源222”）的电压（V）被施加在MRAM位单元200的源线204与位线206之间，由此因MTJ 212的电阻而生成通过MTJ 212的写电流（I）。

注意到，在图2中的MRAM位单元200的替换设计中，第一端电极216可被耦合到存取晶体管208的源极节点（S），而源线204可被耦合到存取晶体管208的漏极节点（D）（诸如在MTJ 212中的自由层（未示出）毗邻于第一端电极216来提供的情况下）。

继续参照图2，为了在MRAM位单元200在尺寸上被缩小时维持或减小MRAM位单元200的源线204和/或位线206的电阻，源线204和/或位线206被布置在多个堆叠式金属层214中，该多个堆叠式金属层214被布置在半导体层210之上。在图2中的MRAM位单元200的该示例中，源线204被布置在多个堆叠式金属层214(1)、214(2)（也被称为金属层1（M1）和金属层2（M2））中，该多个堆叠式金属层214(1)、214(2)被布置在半导体层210之上。就此而言，可在MRAM位单元200在尺寸上被缩小时维持或减小源线204的电阻以避免为了以生成期望写电流（I）而必须增大在包括MRAM位单元200的MRAM阵列的边沿处提供的电压。MRAM位单元200还包括耦合到MTJ 212的第二端电极218的位线206。位线206被布置在IC 202中布置在IC202的上部金属层214(2)之上的至少一个金属层214中。在该示例中，尽管未要求，但是位线206还是被布置在多个堆叠式金属层214(X-1)-214(X)中，其中‘X’可以表征布置在IC 202中的堆叠式金属层214的任何号码索引。就此而言，也可以在MRAM位单元200在尺寸上被缩小时维持或减小位线206的电阻。

以此方式，如果在图2中IC 202中的节点尺寸被缩小，则可以维持MRAM位单元200的源线204和/或位线206的电阻以维持MRAM位单元200的总电阻以允许针对给定驱动电压生成相同的、足够的写电流以用于写操作。然而，如果多个堆叠式金属层214被布置在经缩小的IC 202中以减小（而非维持）源线204和/或位线206的电阻，则由电压电源222供应的电压（V）可被减小以节省功率，同时在MRAM位单元200中生成足以用于写操作的足够的写电流（I）。或者，如果期望为MRAM位单元200提供较高的写操作良率，则可以在不减小来自电压电源222的电压（V）的情况下减小源线204和/或位线206的电阻以在MRAM位单元200中生成增大的写电流（I）。

由此，通过向图2中的MRAM位单元200提供布置在多个堆叠式金属层214中的源线204和/或位线206以维持或减小MRAM位单元电阻，不必采用其他技术来补偿原本因MRAM位单元尺寸缩小将发生的MRAM位单元电阻的增大。例如，尽管未限定，但是MRAM位单元宽度将不必被增大以为源线和/或位单元提供增大的宽度和减小的电阻来补偿原本将使得IC中的MRAM位单元消耗更多面积的MRAM位单元尺寸缩小。作为另一示例，尽管未限定，但是将不必跨MRAM位单元提供增大的电压以针对MRAM位单元中增大的电阻维持施加到MRAM位单元的写电流。例如，可以IC的较高功耗为代价在IC中提供电压电源来增大施加到MRAM位单元的电压。即使特殊的附加电压电源被提供以向MRAM位单元施加仅用于写操作的增大的电压，这仍然将增大功耗并且需要为写操作提供附加电压电源和电压切换的附加复杂度。

与图2中的MRAM位单元200形成对比，图3是其中源线（SL）304和位线（BL）306仅被提供在单个金属层314（其在图3中为金属层314(X)（MX））中的IC 302中的MRAM位单元300的示意图。源线被布置在半导体层310之上的第一金属层314(1)（M1）中。位线306被布置在MTJ312之上的较高金属层（MX）中。以此方式，如果IC 302中MRAM位单元300的节点尺寸被缩小，则源线304的电阻可能不能被维持，因为源线304和位线306将因该缩小而在厚度上被减小。然而，如果在附加金属层314中提供源线304和/或位线306（如图2中的MRAM位单元102中所示的那样），则原本因缩小而导致的源线304和/或位线306的增大的电阻可被抵消以维持MRAM位单元300的电阻，或者甚至可以减小源线304和/或位线306的电阻。

类似于图2中的MRAM位单元200，图3中的MRAM位单元300包括布置在IC 302的半导体层310中的存取晶体管308。存取晶体管308包括栅极（G）、作为第一电流电极的漏极节点（D）、以及作为第二电流电极的源极节点（S）。MRAM位单元300还包括MTJ 312。在该示例中，MTJ 312被布置在IC 302中半导体层310之上的上部层314(2)中。MTJ 312包括耦合到存取晶体管308的漏极节点（D）的第一端电极316以及耦合到位线306的第二端电极318。第一端电极316可以通过布置在半导体层310之上的通孔或金属层320来耦合到漏极节点（D）。MRAM位单元300还提供了耦合到存取晶体管308的源极节点（S）的源线304。

为了进一步解说在布置在半导体层之上的多个堆叠层中布置MRAM位单元的源线和/或位线以维持或减小源线和/或位线的电阻的示例，提供了图4A和4B。图4A是IC 402中采用源线（SL）404和位线（BL）406的MRAM位单元400的示例性MRAM位单元堆叠424的侧视图，该源线404和位线406两者均被布置在多个堆叠式金属层414(1)-414(X)（M1-MX）中以减小MRAM位单元400的电阻。如以下更详细讨论的，MRAM位单元400采用布置在多个堆叠式金属层414（M）中的源线404和位线406以维持或减小MRAM位单元400的源线404和位线406的电阻。

图4A中的MRAM位单元400包括布置在IC 402的半导体层410中的存取晶体管408。存取晶体管408包括栅极（G）、作为第一电流电极的漏极节点（D）、以及作为第二电流电击的源极节点（S）。MRAM位单元400还包括MTJ 412。可在形成MTJ 412的蚀刻过程期间在MTJ 412堆叠上布置硬掩模413。MTJ 412被布置在IC 402中在半导体层410之上的上部金属层414(4)（其在该示例中为金属层4（M4））中。MTJ 412包括耦合到存取晶体管408的漏极节点（D）的第一端电极416以及耦合到位线406的第二端电极418。第一端电极416通过布置在半导体层410之上的通孔或金属层414(1)（M1）来耦合到漏极节点（D）。MRAM位单元400还提供了耦合到存取晶体管408的源极节点（S）的源线404。

继续参照图4A，为了在MRAM位单元400在尺寸上被缩小时维持或减小MRAM位单元400的源线404的电阻，源线404被布置在多个堆叠式金属层414（M）中，该多个堆叠式金属层414（M）被布置在半导体层410之上。。在该示例中，源线404被布置在堆叠式金属层414(1)-414(3)（M1-M3）（也被称为金属层M1-M3）中，该堆叠式金属层414(1)-414(3)（M1-M3）被布置在半导体层410之上。MRAM位单元400还包括耦合到MTJ 412的第二端电极418的位线406。位线406被布置在IC 402中布置在IC 402的上部金属层414(4)（M4）之上的至少一个金属层414（M）中。在该示例中，位线406被布置在堆叠式金属层414(5)-414(X)（MX-1-MX）（其在该示例中为IC 402中的第五和第六金属层（M5和M6））中。就此而言，可以在MRAM位单元400在尺寸上被缩小时维持或减小位线406的电阻。

即使在IC 402中的多个堆叠式金属层414（M）中提供MRAM位单元400的源线404和/或位线406时，如果MRAM位单元400被提供在具有比位线窄的源线的典型布局中，则也可能存在源线404与位线406之间的电阻失衡。作为示例，MRAM位单元400中源线404与位线406之间的电阻失衡可能导致MRAM阵列中所包括的位于靠近和远离写驱动器电路的MRAM位单元400的整体电阻差异。MRAM位单元400中源线404与位线406之间的电阻失衡还可以在读操作期间增加信号降级。

就此而言，在图4A中的示例性MRAM位单元400中，源线404和位线406被布置在多个堆叠式金属层414（M）中，使得源线404的电阻和位线406的电阻彼此大致相等。这提供了MRAM位单元400中源线404和位线406之间更平衡的电阻。与类似于图3中的MRAM位单元300的典型MRAM位单元布局相比，MRAM位单元400中源线404和位线406的电阻在该示例中通过在堆叠式金属层414（M）中提供源线404和位线406而被平衡或基本上被平衡，这补偿了源线404与位线406之间的长度和传导率的差异。

继续参照图4A，为了允许源线404的电阻与位线406的电阻平衡或基本上平衡、或减小其失衡，位线406可比被布置在金属层414(1)-414(3)（M1-M3）中的源线404被布置在更少数目的堆叠式金属层414(X-1)-414(X)（MX-1-MX）。在该示例中，源线404以IC 402的密集节距金属层的高度（记为“1X”高度）布置在金属线426(1)-426(3)中。金属线426(1)-426(3)在金属层414(1)-414(3)（M1-M3）中彼此电耦合。以经电耦合的金属线427(1)-427(4)的形式提供的漏极侧连接柱分别在金属层414(1)-414(4)（M1-M4）中提供以将漏极（D）连接到MTJ 412。作为示例，金属线426(1)-426(3)和427(1)-427(4)可以作为铜线和岛提供在IC402中。金属线426(1)-426(3)被提供成具有比提供位线406的彼此电耦合的堆叠式金属线428(1)-428(2)更小的传导率。然而，通过将MRAM位单元400中的源线404布置在比位线406多的金属线426(1)-426(3)中，源线404和位线406的电阻可被提供成被平衡或基本上被平衡。在该示例中，如果金属线428(1)-428(2)正使用金属线426(1)-426(3)的两倍的节距（金属层级（诸如金属线428(1)-428(2)）的高度被记为“2X”高度），则金属线426(1)-426(3)可以约为金属线428(1)-428(2)的高度的一半（1X高度）。金属线428(1)-428(2)的宽度约为金属线426(1)-426(3)的宽度的1.5倍。由此，在该示例中，每条金属线428具有约为每条金属线426三（3）倍的传导率。注意到，在此类示例中，金属线428(1)可被省略以在源线404和位线406上实现基本上相等的电阻。注意到，源线404可以比图4A中所解说的在附加金属层426中延伸到更高的金属层414（M），包括提供源线404与位线406之间平衡的电阻。只要可以在用于源线404的金属线426之间、和作为漏极侧连接柱将漏极（D）连接到MTJ 412的金属线427之间、以及位线406的金属线428之间维持期望节距，就可以在较高金属层414（M）中提供源线404。

注意到，继续参考图4A，用来提供位线406的（诸）金属线428的高度并不被限于源线404的金属线426的高度的“2X（2倍）”。例如，可以采用单条金属线428来提供位线404。用来提供位线406的（诸）金属线428的高度可以为1.25倍或根据MRAM位单元400的期望操作特性（包括源线404和位线406的电阻的平衡）所期望的任何其他高度。

图4B是解说可包括类似于图4A中所示的MRAM位单元400的MTJ位单元的MRAM位单元布局的IC 402的俯视图。就此而言，提供了共享共同源极（S）的两个MRAM位单元400(1)、400(2)的编组。每个MRAM位单元400(1)、400(2)包括存取晶体管408(1)、408(2)。存取晶体管408(1)、408(2)各自具有相应的漏极（D1、D2）和栅极（G1、G2）、以及共同源极（S）。如以上所讨论的，图4A中的MRAM位单元400包括MRAM位单元堆叠424，其各自采用其布置在多个堆叠式金属层414中的源线404和位线406以减小MRAM位单元400的电阻以实现减小的操作功率。

图4C是解说图4B中的两个MRAM位单元400(1)、400(2)的布局以提供附加细节的金属层414(1)-414(5)（M1-M5）的俯视图。如图4C中所示，在前端制程（FEOL）制造过程中，存取晶体管408(1)、408(2)以及它们相应的漏极（D）、源极（S1、S2）和栅极（G1、G2）（其被连系在一起）被提供在半导体层410中。布置在半导体层410之上的第一金属层414(1)（M1）被提供并经由接触焊盘连接到源极（S）和漏极（D1、D2）。作为源线404的一部分连接到半导体层410中的源极（S）的金属线426(1)被提供在第一金属层414(1)（M1）中。连接到半导体层410中的存取晶体管408(1)、408(2)的相应漏极（D1、D2）的金属线428(1)也被提供在第一金属层414(1)（M1）中。

继续参照图4C，金属线427(2)、427(2)被提供在第二金属层414(2)（M2）中作为相应漏极（D1、D2）的漏极侧连接柱的一部分。源极捆扎线434(2)-434(3)被提供在第二金属层414(2)（M2）和第三金属层414(3)（M3）中以捆扎或耦合用于相应MRAM位单元400(1)、400(2)的金属线426(1)，以捆扎到IC 402中的多个堆叠式金属层中的源极（S）。金属线427(2)、427(3)被提供在第二金属层414(2)（M2）和第三金属层414(3)（M3）中以捆扎或耦合到用于相应MRAM位单元400(1)、400(2)的漏极金属线427(1)以将漏极（D1、D2）捆扎到第四金属层414(4)（M4）中用于相应MRAM位单元400(1)、400(2)的相应MTJ着陆焊盘438(1)、438(2)，如图4C中所示。位线406的金属线428(2)被提供在用于每个MRAM位单元400(1)、400(2)的MTJ着陆焊盘438(1)、438(2)之上的第五金属层414(5)（M5）中。

提供具有在布置在半导体层之上的多个堆叠层当中提供的源线和/或位线以维持或减小源线和/或位线的电阻的MRAM位单元的其他变型是可能的。例如，图5解说了IC 502中的MRAM位单元500，其类似于图4A中的MRAM位单元400。图5中的MRAM位单元500与图4A中的MRAM位单元400之间的共同元件在图4A与图5之间以共同元件编号示出，并且由此将不再重复描述。如图5中所示，MRAM位单元500包括用于提供位线506的一部分或全部的MRAM专用金属层414M。例如，MRAM专用金属层414M可作为专用布线层级来提供，而非使用用于标准逻辑电路的金属层。在MRAM位单元500中提供MRAM专用金属层414M可以允许设计和电阻方面的特定优化，因为在IC 502中为逻辑组件提供的金属层的图案可以作为用于IC 502的布局设计或工具操作的一部分来随机地提供。

将理解，尽管一晶体管一MTJ的位单元布局（通常被称为“1T1J”或“1T1MTJ”）被用来解说图4A中的MRAM位单元400的示例，但是本文中所公开的MRAM位单元的各方面可被应用于任何MRAM位单元或阵列架构。可能期望采用本文中所公开的各方面以用于其中源线或位线电阻不利地影响写裕量、功耗、或采用MRAM位单元的器件的任何其他方面的MRAM位单元架构。例如，但不作为限定，具有共同源线的位单元架构可以采用根据本文中所公开的各方面的布置在多个堆叠式金属层中的源线和/或位线以减小MRAM位单元电阻以实现减小的操作功率。同样作为示例，但不作为限定，两晶体管、两MTJ（2T-2MTJ）位单元架构可以采用根据本文中所公开的各方面的布置在多个堆叠式金属层中的源线和/或位线以减小MRAM位单元电阻以实现减小的操作功率。

用来在采用多个堆叠式金属层中的源线和/或位线以减小MRAM位单元电阻的MRAM位单元中提供源线和/或位线的金属线也可以根据期望的电阻特性来不同地调整大小。就此而言，图6是IC 602中采用布置在多个堆叠式金属层中的源线404以减小MRAM位单元电阻的另一示例性MRAM位单元600的侧视图。图6中的MRAM位单元600与图4A中的MRAM位单元400之间的共同元件在图4A与图6之间以共同元件编号示出，并且由此将不再重复描述。图6中的MRAM位单元600也包括布置在多个不同大小的堆叠式金属层中的位线606。然而，位线606被提供在彼此被不同大小的金属层414(X-1)（MX-1）和414(X)（MX）中的不同金属线628中。例如，作为位线606的一部分的被提供在金属层414(X-1)（MX-1）中的金属线628(1)的宽度比金属线426的宽度长大约2.5倍。金属线628(2)的宽度比金属线426的宽度长大约1.5倍。

提供在MRAM位单元中以将不同堆叠式金属层（M）中的不同金属线进行互连以用于提供源线和/或位线从而减小MRAM位单元电阻的通孔也可被修改以减小通孔电阻以及由此整体MRAM位单元电阻。就此而言，图7是IC 702中的示例性MRAM位单元700的侧视图，其类似于图6中的MRAM位单元600。图7中的MRAM位单元700与图6中的MRAM位单元600之间的共同元件在图6与图7之间以共同元件编号示出，并且由此将不再重复描述。然而，图7中的MRAM位单元700采用连接源线404的金属线426(1)-426(3)的（诸）延长通孔730以进一步减小源线404和MRAM位单元700的电阻。在该示例中，图7中的MRAM位单元700还采用连接位线706的多个不同大小的金属线628(1)、628(2)的（诸）延长通孔732以进一步减小位线706和MRAM位单元700的电阻。延长通孔是在长度方向上显著长于其宽度方向的通孔。在图7中的示例中，延长通孔730、732的宽度与在通孔730、732没有被延长的情况下（类似于图6中的MRAM位单元600中所示）其电阻将为多少相对减小了源线404的电阻。在图7中的示例中，通孔730、732被制造为矩形形状以被延长。

还可以提供具有提供在布置在半导体层之上的多个堆叠层之间的共享源线和/或位线以维持或减小源线和/或位线的电阻的MRAM位单元。就此而言，图8是IC 802中的示例性两（2）晶体管、两（2）MTJ（2T-2MTJ）MRAM位单元800的侧视图。2T-2MTJ MRAM位单元800提供了两个存取晶体管808(1)、808(2)，其各自具有被浅沟槽832隔离的其自己的相应源极（S1、S2）、漏极（D、D2）和栅极（G1、G2）以提供浅沟槽隔离（STI）。2T-2MTJ MRAM位单元800采用布置在多个堆叠式金属层414中的两个源线804(1)、804(2)以减小MRAM位单元电阻的MRAM位单元电阻（类似于在图4A中的MRAM位单元400中提供的那些）。图8中的MRAM位单元800与图4A中的MRAM位单元400之间的共同元件在图4A与图8之间以共同元件编号示出，并且由此将不再重复描述。源线804(1)、804(2)被提供在多个金属层414(1)-414(3)（M1-M3）上相应的金属线826(1)(1)-826(1)(3)、826(2)(1)-826(2)(3)中，类似于图4A中的MRAM位单元400中的源线404。相应金属线427(1)(1)-427(1)(4)、427(2)(1)-427(2)(4)被提供在多个金属层414(1)-414(4)（M1-M4）上以将相应MTJ 412(1)、412(2)耦合到漏极（D1、D2）。然而，共享位线806S被提供在图8中的2T-2MTJ MRAM位单元800中。共享位线806被提供在布置在金属层414(X-1)（MX-1）中的正好在MTJ 412(1)、412(2)的位置之上的共享金属线428S中。共享位线806S可在宽度和/或长度上被调整大小以提供2T-2MTJ MRAM位单元800的期望位线电阻和/或参照2T-2MTJ MRAM位单元800的源线804(1)、804(2)的电阻，如所期望的。

根据本文中所公开的各方面的采用布置在多个堆叠式金属层中的源线和/或位线以减小MRAM位单元电阻以实现减小的操作功率的MRAM位单元可被提供在或被集成到任何基于处理器的设备中。不作为限定的示例包括机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、计算机、便携式计算机、台式计算机、个人数字助理（PDA）、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟（DVD）播放器、以及便携式数字视频播放器。

就此而言，图9解说了可以采用具有采用MRAM位单元的存储器阵列的存储器系统的基于处理器的系统900的示例，该MRAM位单元根据以上所讨论的任何特定方面采用布置在多个堆叠式金属层中的源线和/或位线以减小MRAM位单元电阻以实现减小的操作功率。在该示例中，基于处理器的系统900包括一个或多个中央处理单元（CPU）902，其各自包括一个或多个处理器904。（诸）CPU 902可具有耦合到（诸）处理器904以用于对临时存储的数据进行快速访问的高速缓存存储器906。（诸）CPU 902被耦合至系统总线908，且可交互耦合被包括在基于处理器的系统900中的主设备和从设备。如众所周知的，（诸）CPU 902通过在系统总线908上交换地址、控制、以及数据信息来与这些其他设备通信。例如，（诸）CPU 902可向作为从设备的示例的存储器系统912中的存储器控制器910传达总线事务请求。尽管未在图9中解说，但可提供多个系统总线908，其中每个系统总线908构成不同的织构。在该示例中，存储器控制器910被配置成向存储器系统912中的存储器阵列914提供存储器存取请求。存储器阵列914可以包括MRAM位单元915，MRAM位单元915可以采用布置在多个堆叠式金属层中的源线和/或位线以减小MRAM位单元915的电阻。高速缓存存储器阵列906还可以包括可以采用布置在多个堆叠式金属层中的源线和/或位线以减小MRAM位单元电阻的MRAM位单元。

其它设备可连接到系统总线908。如图9中所解说的，作为示例，这些设备可以包括存储器系统912、一个或多个输入设备916、一个或多个输出设备918、一个或多个网络接口设备920、以及一个或多个显示控制器922。（诸）输入设备916可包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。（诸）输出设备918可包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。（诸）网络接口设备920可以是被配置成允许往来于网络924的数据交换的任何设备。网络924可以是任何类型的网络，包括但不限于：有线或无线网络、私有或公共网络、局域网（LAN）、广域网（WLAN）、以及因特网。（诸）网络接口设备920可以被配置成支持所期望的任何类型的通信协议。

（诸）CPU 902还可被配置成在系统总线908上访问（诸）显示控制器922以控制发送给一个或多个显示器926的信息。（诸）显示控制器922经由一个或多个视频处理器928向（诸）显示器926发送要显示的信息，视频处理器928将要显示的信息处理成适于（诸）显示器926的格式。（诸）显示器926可包括任何类型的显示器，包括但不限于阴极射线管（CRT）、液晶显示器（LCD）、等离子显示器等。

本领域技术人员将进一步领会，结合本文所公开的各方面描述的各种解说性逻辑块、模块、电路和算法可被实现为电子硬件、存储在存储器中或另一计算机可读介质中并由处理器或其它处理设备执行的指令、或这两者的组合。作为示例，本文描述的主设备和从设备可用在任何电路、硬件组件、集成电路（IC）、或IC芯片中。本文中所公开的存储器可以是任何类型和大小的存储器，并且可被配置成存储所期望的任何类型的信息。为了清楚地解说这种可互换性，各种解说性组件、框、模块、电路和步骤在上文已经以其功能性的形式一般性地作了描述。此类功能性如何被实现取决于具体应用、设计选择、和/或加诸于整体系统上的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。

结合本文中所公开的各方面描述的各种解说性逻辑块、模块、以及电路可用被设计成执行本文所描述的功能的处理器、数字信号处理器（DSP）、专用集成电路（ASIC）、现场可编程门阵列（FPGA）或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。处理器可以是微处理器，但在替换方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可以被实现为计算设备的组合，例如DSP与微处理器的组合、多个微处理器、与DSP核心协同的一个或多个微处理器、或任何其它此类配置。

本文中所公开的各方面可被体现为硬件和存储在硬件中的指令，并且可驻留在例如随机存取存储器（RAM）、闪存、只读存储器（ROM）、电可编程ROM（EPROM）、电可擦可编程ROM（EEPROM）、寄存器、硬盘、可移动盘、CD-ROM、或本领域中所知的任何其它形式的计算机可读介质中。示例性存储介质被耦合到处理器，以使得处理器能从/向该存储介质读取/写入信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在ASIC中。ASIC可驻留在远程站中。在替换方案中，处理器和存储介质可作为分立组件驻留在远程站、基站或服务器中。

还注意到，本文任何示例性方面中所描述的操作步骤是为了提供示例和讨论而被描述的。所描述的操作可按除了所解说的顺序之外的众多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可在多个不同步骤中执行。另外，示例性方面中讨论的一个或多个操作步骤可被组合。应理解，如对本领域技术人员显而易见地，在流程图中解说的操作步骤可进行众多不同的修改。本领域技术人员还将理解，可使用各种不同技术和技艺中的任何一种来表示信息和信号。例如，贯穿上面说明始终可能被述及的数据、指令、命令、信息、信号、比特、码元和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖特征一致的最广义的范围。

Claims (28)

1.一种包括至少一个磁性随机存取存储器(MRAM)位单元的集成电路(IC)，所述至少一个MRAM位单元包括：

存取晶体管，其被布置在所述IC的半导体层中，所述存取晶体管包括栅极、源极和漏极；

磁性隧道结(MTJ)，其被布置在所述IC中布置在所述半导体层之上的金属层中，所述MTJ包括第一端电极和第二端电极；

漏极侧连接柱，其被布置在所述IC中在所述半导体层之上的至少一个金属层中，所述漏极侧连接柱将所述存取晶体管的漏极耦合到所述MTJ的所述第一端电极；

位线，其被布置在所述IC中在所述半导体层之上的至少一个金属层中，所述位线被耦合到所述MTJ的所述第二端电极；以及

源线，其被布置在所述IC中在所述半导体层之上的多个堆叠式金属层中并被耦合到所述存取晶体管的源极。

2.如权利要求1所述的IC，其中，所述源线包括布置在所述多个堆叠式金属层中并电耦合在一起的多条堆叠式金属线。

3.如权利要求2所述的IC，其中，所述源线的所述多条堆叠式金属线当中的至少两条金属线具有彼此不同的长度。

4.如权利要求2所述的IC，其中，所述源线的所述多条堆叠式金属线当中的至少两条金属线具有彼此不同的宽度。

5.如权利要求2所述的IC，其中，所述源线的所述多条堆叠式金属线当中的至少两条金属线具有彼此不同的长度和宽度。

6.如权利要求2所述的IC，进一步包括：布置在所述IC中在所述源线的所述多条堆叠式金属线当中的至少两条金属线之间的至少一个延长通孔，所述至少一个延长通孔将所述源线的所述多条堆叠式金属线当中的所述至少两条金属线电耦合在一起。

7.如权利要求1所述的IC，其中，所述位线被布置在所述IC中布置在所述半导体层之上的多个堆叠式金属层中。

8.如权利要求7所述的IC，其中，所述位线包括布置在所述多个堆叠式金属层中并电耦合在一起的多条堆叠式金属线。

9.如权利要求8所述的IC，其中，所述位线的所述多条堆叠式金属线当中的至少两条金属线具有彼此不同的长度和宽度。

10.如权利要求8所述的IC，进一步包括：布置在所述IC中在所述位线的所述多条堆叠式金属线当中的至少两条金属线之间的至少一个延长通孔，所述至少一个延长通孔将所述位线的所述多条堆叠式金属线当中的所述至少两条金属线电耦合在一起。

11.如权利要求1所述的IC，进一步包括：布置在所述IC中的至少一个MRAM专用金属层，其中所述位线被布置在所述至少一个MRAM专用金属层中。

12.如权利要求1所述的IC，其特征在于：

所述至少一个MRAM位单元包括多个MRAM位单元；以及

所述位线包括耦合在所述多个MRAM位单元的所述MTJ的所述第一端电极与所述多个MRAM位单元的每个存取晶体管的漏极之间的共享位线。

13.如权利要求1所述的IC，其中，所述源线的电阻和所述位线的电阻为相等的电阻。

14.如权利要求1所述的IC，其中，所述MTJ进一步包括：

隧道势垒，其在所述第一端电极与所述第二端电极之间；

自由层，其在所述第二端电极与所述隧道势垒之间；以及

钉扎层，其在所述第一端电极与所述隧道势垒之间。

15.如权利要求1所述的IC，进一步包括：布置在所述IC中的字线，其中所述字线被耦合到所述存取晶体管的栅极。

16.如权利要求1所述的IC，其中，所述至少一个MRAM位单元包括至少一个1T-1MTJMRAM位单元。

17.如权利要求1所述的IC，其中，所述至少一个MRAM位单元包括至少一个2T-1MTJMRAM位单元。

18.如权利要求1所述的IC，其中，所述至少一个MRAM位单元包括至少一个2T-2MTJMRAM位单元。

19.权利要求1所述的IC，其中，所述至少一个MRAM位单元包括MRAM阵列中的多个MRAM位单元。

20.如权利要求1所述的IC，其中，所述IC被集成到选自包括以下各项的组的设备中：机顶盒；娱乐单元；导航设备；通信设备；固定位置数据单元；移动位置数据单元；移动电话；蜂窝电话；计算机；个人数字助理(PDA)；监视器；电视机；调谐器；无线电；音乐播放器；视频播放器；以及数字视频碟(DVD)播放器。

21.一种在集成电路(IC)中制造磁性随机存取存储器(MRAM)位单元的方法，包括：

在半导体层中形成存取晶体管，所述存取晶体管包括栅极、源极和漏极；

在布置在所述半导体层之上的金属层中形成磁性隧道结(MTJ)，所述MTJ包括第一端电极和第二端电极；

在所述IC中在所述半导体层之上的至少一个金属层中形成将所述存取晶体管的漏极耦合到所述MTJ的所述第一端电极的漏极侧连接柱；

在所述半导体层之上的至少一个金属层中形成耦合到所述MTJ的所述第二端电极的位线；以及

在所述IC中在所述半导体层之上的多个堆叠式金属层中形成耦合到所述存取晶体管的源极的源线。

22.如权利要求21所述的方法，其中，形成所述源线包括：在所述多个堆叠式金属层中的电耦合在一起的多条堆叠式金属线中形成所述源线。

23.如权利要求22所述的方法，进一步包括：形成布置在所述IC中在所述源线的所述多条堆叠式金属线当中的至少两条金属线之间的至少一个延长通孔以将所述源线的所述多条堆叠式金属线当中的所述至少两条金属线耦合在一起。

24.如权利要求21所述的方法，其中，形成所述位线包括在所述IC中布置在所述半导体层之上的多个堆叠式金属层中形成所述位线。

25.如权利要求24所述的方法，其中，形成所述位线包括：形成布置在所述多个堆叠式金属层中的电耦合在一起的多条堆叠式金属线。

26.如权利要求25所述的方法，进一步包括：形成布置在所述IC中在所述位线的所述多条堆叠式金属线当中的至少两条金属线之间的至少一个延长通孔以将所述位线的所述多条堆叠式金属线当中的所述至少两条金属线电耦合在一起。

27.如权利要求21所述的方法，其中，形成所述位线包括：形成布置在所述IC中在所述半导体层之上的至少一个MRAM专用金属层，所述至少一个MRAM专用金属层被耦合到所述MTJ的所述第二端电极。

28.如权利要求21所述的方法，进一步包括：在所述IC中形成多个所述MRAM位单元；以及

其中形成所述位线包括：形成耦合在所述多个MRAM位单元的所述MTJ的所述第二端电极之间的共享位线。

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