KR20010062468A - 피크 프로그램 전류를 감소시키기 위한 장치 및 방법 - Google Patents

피크 프로그램 전류를 감소시키기 위한 장치 및 방법 Download PDF

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Abstract

메모리의 피크 프로그램 전류를 감소시키기 위한 장치 및 방법은, 행과 열로 배열되고 복수의 전류 단자(30)를 구비하는 메모리 셀들(29)의 어레이를 포함하는 메모리(26)를 제공하는 단계와, 복수의 전류 단자의 각 전류 단자에 순차적으로 전류를 공급하는 단계를 포함한다. 상기 어레이는 반도체 칩에서 바이어(vias)를 통해 연결된 복수의 금속 층을 구비하는 상기 반도체 칩 내에서 전류 공급원(27)으로의 연결을 갖는 반도체 칩(32) 내에 구성된다. 일 실시예에서, 상기 어레이는 전류 공급원과 함께 반도체 칩에 집적된 터널 접합 MRAM 셀들을 구비한다. 전류 공급원은 메모리 셀들의 어레이와, 반도체 칩 내의 전류 공급원으로의 연결부 사이에 집적되고, 순차적으로 동작하게 된다.

Description

피크 프로그램 전류를 감소시키기 위한 장치 및 방법{PEAK PROGRAM CURRENT REDUCTION APPARATUS AND METHOD}
본 발명은 MRAM 유형의 메모리 및 기타 같은 종류의 메모리에서의 피크 프로그램 전류를 감소시키기 위한 장치 및 방법에 관한 것이다.
이제 도 1을 참조하면, 표준 장치(11)에 의해 전원 장치(12)에 연결된 메모리(10)의 간단한 개략도가 도시되어 있다. 메모리(10)는 널리 공지된 형태로 행과 열로 구성된 메모리 셀(13)의 어레이를 포함한다. 일반적으로, 메모리 셀의 행(일예로 15)은 하나의 워드를 정의하는 'n' 비트를 포함하는데, 여기서 'n'은 상기 워드의 비트 수로서, 일예로 8, 16, 32, 64, 등이다. 셀들의 각 열은 열 중에 있는 하나의 선택된 셀에 전류를 공급하기 위해 상기 셀에 연결된 전류 라인(17)을 구비한다. 전류 라인(17)은 메모리 어레이(10)에 포함된 셀들(13)의 용어 및 유형에 따라, 일예로 디지트 라인(digit lines), 워드라인(wordlines), 비트라인(bitlines), 등일 수 있다.
이 표준 장치에서, 각각의 전류 라인(17)은 개개의 전류 공급원(current source)(19)에 연결되고, 각각의 전류 공급원(19)은 전원 장치(12)에 차례로 연결된다. 일반적으로, 전체 구조{전원 장치(12)를 제외하고}는 전원 장치(12)를 칩에 연결하기 위해 외부 단자를 구비하고 있는 반도체 칩 상에 구성된다. 또한, 전류공급원(19)과 외부 단자 또는 전원 장치(12)의 사이에 존재하는 참조번호 22로 지정된 연결부 또는 전류 공급 라인은 반도체 칩 내에서 바이어(vias)를 통해 연결된 복수의 금속 층으로 이루어진다. 또한, 하나의 워드에서 모든 'n' 개의 전류 공급원들(19)은 전류 제어부(미도시)에 인에이블 신호를 인가함으로써 동시에 인에이블된다. 따라서, 'n' 개의 셀들 각각은 'I'로 지정된 전류의 양을 유도하기 때문에, '인에이블' 신호가 인가될 때 전원 장치(12)로부터 nI 전류가 유도된다. nI 전류가 금속 층 및 상기 금속 층들을 서로 연결하는 바이어(vias)로 이루어진 전류 공급 라인(22)을 통해 흐를 때, 상기 바이어(vias)는 과도한 전류 흐름으로 인해서 일렉트로마이그레이션 손상(electromigration damage), 또는 금속 원자의 이동을 발생시키는 경향이 있다. 이 일렉트로마이그레이션은 실질적으로 메모리(10)의 수명과 신뢰도를 감소시킬 수 있다.
n-비트 터널 접합 MRAM이나 기타 같은 종류의 메모리와 같은 xn-비트 메모리의 프로그래밍에 있어서, n-디지트 라인 전류(I), 또는 'n' 개의 워드라인 전류(I), 또는 'n' 개의 비트라인 전류(I)에 대한 필요성이 존재하는데, 여기서 'n'은 한 워드의 비트 수이고, 일예로 16, 32, 64, 등이다. 'n' 개의 디지트라인의 총 프로그래밍 전류는 nI 전류가 되는데, 상기 nI 전류는 용인가능하지 않은 레벨이다. 일예로, 256×16 비트 메모리에서, 16 비트 워드의 프로그래밍은 전류 공급원(current supply)으로부터 16 비트라인 전류, 즉 16I가 흐르는 것을 필요로 한다. 16I 전류가, 금속 층 및 상기 금속 층들을 서로 연결하는 바이어(vias)로 이루어진 전류 공급 라인을 통해 흐를 때, 상기 바이어(vias)는 과도한 전류 흐름으로인해서 일렉트로마이그레이션 손상, 또는 금속 원자의 이동을 발생시키는 경향이 있다.
그에 따라서, 이러한 문제들을 극복하고, 설치 및 사용에 대해 용이하고 비용이 많이 들지 않는 장치를 제공하는 것이 매우 바람직하다.
도 1은 표준 장치에 의해 전원 장치에 연결된 메모리의 간단한 개략도.
도 2는 본 발명에 따라 전원 장치에 연결된 메모리를 포함하는 장치의 일 실시예에 대한 간단한 개략도.
도 3은 본 발명에 따라 전원 장치에 연결된 메모리를 포함하는 장치의 다른 실시예에 대한 간단한 개략도.
도 4는 본 발명에 따라 전원 장치에 연결된 메모리를 포함하는 장치의 바람직한 실시예에 대한 개략도.
도 5는 도 4의 장치에서 사용하기 위한 다중-위상 클럭 생성기의 개략도.
도 6은 도 4와 유사하고 본 발명에 따라 연결된 장치의 다른 실시예에 대한 간단한 개략도.
<도면 주요 부분에 대한 부호의 설명>
100 : 장치 101 : 메모리
102 : 전원 장치 103 : 셀
104 : 전류 단자 105 : 반도체 칩
106, 135 : 전류 공급원/싱크 108 : 클럭 생성기
110: 전류 공급 라인 112, 113 : 스위칭 트랜지스터
이제 도 2를 참조하면, 본 발명에 따라 피크 프로그램 전류를 감소시키기 위한 장치(25)의 간단한 개략도가 도시되어 있다. 장치(25)는 메모리(26), 전류 공급원(27), 및 클럭 생성기(28)를 포함한다. 메모리(26)는 행과 열로 배열되고 복수(n)의 전류 단자(30)를 포함하는 메모리 셀(29)의 어레이를 포함한다. 메모리 셀(29)은 전류 단자(30), 전류 공급원(27) 및 클럭 생성기(28)와 함께 반도체 칩(32) 내에 집적된다. 일반적으로, 전류는 연결부 또는 전류 공급 라인(35)에 의해서 전원 장치(33)로부터 메모리 셀들(29)로 전류 공급원(27)을 통해 공급되는데, 상기 연결부 또는 전류 공급 라인(35)은 금속 층 및 상기 금속 층들을 서로 연결하는 바이어(vias)로 이루어진다. 전류 공급 라인(35)은 메모리(26)의 반대쪽에 있는 전류 복귀 라인(미도시)을 포함하는 것으로 또한 이해될 수 있다.
이 실시예에서, 메모리 셀(29)은 자기 임의 접속 메모리(MRAM : magnetic random access memory) 셀이고, 바람직하게는 자기 터널링 접합 MRAM 셀 또는 간단히 터널 접합이다. 이러한 개시의 목적을 위해서, 용어 "MRAM"은 자기 임의 접속 메모리를 의미하고, 본 명세서에서는 자기 터널링 접합(MTJ : magnetic tunneling junctions)을 포함하는 비교적 최근에 개발된 박막 자기 메모리 셀, 거대 자기 공명 셀(GMR : giant magnetic resonance cells), 및 전기 전도체나 전기 절연체 등에 의해 분리된 자기 박막 접합 중에서 임의의 것을 포함하는 것으로 정의된다. 이러한 각 유형들의 MRAM에 대한 예가 아래에 기술된 특허들에서 설명되어 있는데, 상기 특허들 모두는 본 명세서에서 참조문헌으로서 병합된다. 상기 특허들은, "강자성 GMR 물질(Ferromagnetic GMR Material)"이라는 제목으로 1997년 12월 30일에 등록된 미국 특허(제 5,702,831호)와, "자기 임의 접속 메모리 내의 메모리 셀 구조 및 그것의 제조 방법(Memory Cell Structure in a Magnetic Random Access Memory and a Method for Fabricating Thereof)"이라는 제목으로 1998년 3월 24에 등록된 미국 특허(제 5,732,016호), 및 "다중-층 자기 터널링 접합 메모리 셀(Multi-Layer Magnetic Tunneling Junction Memory Cells)"이라는 제목으로 1998년 3월 31에 등록된 미국 특허(제 5,702,831호)이다.
복수(n)의 스위치(31) 각각은 복수(n)의 각 전류 단자(30)에 연결되고, 또한 전류 공급원(27)에 연결된다. 각각의 스위치(31)는 전자회로를 완성하는데, 상기 전자회로는 ON 모드에서는 전류 공급원(27)을 관련된 전류 단자(30)에 연결하고, OFF 모드에서는 관련된 전류 단자(30)로부터 전류 공급원(27)을 연결해제한다. 또한, 각각의 스위치(31)는 OFF 모드와 ON 모드 사이에 각각의 스위치(31)를 스위칭하기 위해서 클럭 생성기(28)로부터 클럭 신호를 수신하도록 연결된 스위칭 입력단(36)을 구비한다. 클럭 생성기(28)는 복수의 출력단(ψ0내지 ψn-1)을 구비하고, 각각의 출력단은 각 스위치(31)에 연결된다.
클럭 생성기(28)는 복수의 스위칭 입력단 각각에 클럭 신호를 순차적으로 제공하도록 구성된다. 즉, 클럭 생성기(28)는 'n' 개의 출력단에 'n' 개의 다른 위상 신호(ψ0내지 ψn-1)를 생성함으로써, 한번에 메모리 셀(29)의 한 열에 있는 전자 스위치만이 턴 온 되도록 한다. 여기서, 스위치(31)는, 필요하다면, 메모리(26)의 반대쪽에 있는 전류 복귀 라인에 연결될 수 있다는 것이 이해되어야 한다. 전류 공급원 라인{전류 단자(30)}이나 전류 복귀 라인(미도시)에 연결된 스위치(31)를 통해서, 전류 공급원(27)은 한번에 하나의 프로그래밍 전류(I)만을 제공한다. 그러므로, 연결부 또는 전류 공급 라인(35)은 언제나 흐르고 있는 하나의 전류(I)만을 갖고, 거의 또는 전혀 일렉트로마이그레이션이 발생하지 않기 때문에, 장치(25)의 수명과 신뢰도가 실질적으로 향상된다. 비록 'n' 비트 대신에 한번에 하나의 단일 비트를 프로그래밍 함으로써 프로그래밍을 위해 필요한 시간은 증가될 수 있지만, 이는 일반적으로 메모리의 동작을 늦추지 않는 프로그래밍으로 제한된다는 것이 이해될 것이다.
이제 도 3을 참조하면, 25'로 지정되고, 본 발명에 따라 피크 프로그램 전류를 감소시키기 위한 장치의 다른 실시예의 간단한 블록도가 도시되어 있다. 이 실시예에서, 도 2에 도시된 실시예와 유사한 구성성분은 유사한 번호로 지정되고, 다른 실시예임을 나타내기 위해서 번호에 프라임(prime)이 추가된다. 장치(25')는 메모리(26'), 복수(n)의 스위칭 가능한 전류 공급원(27'), 및 클럭 생성기(28')를 포함한다. 메모리(26')는 행과 열로 배열되고 복수의 전류 단자(30')를 구비하는 메모리 셀들(29')의 어레이를 포함하고, 상기 전류 단자(30') 각각은 각 메모리 셀(29') 열의 전류 공급원 쪽에 위치한다. 이 실시예에서, 전류는 연결부 또는 전류 공급 라인(35')을 통해 전원 장치(33')로부터 각각의 전류 공급원(27')에 공급되는데, 상기 연결부 또는 전류 공급 라인(35')은 금속 층 및 상기 금속 층들을 서로 연결하는 바이어(vias)로 이루어진다. 전류 공급 라인(35')은 메모리(26')의 반대쪽에 있는 전류 복귀 라인을 또한 포함할 수 있다.
스위칭 가능한 전류 공급원(27') 각각이 복수(n)의 전류 단자(30') 각각에 각각 연결됨으로써, 관련된 전류 단자(30')가 복수(n)의 스위칭 가능한 전류 공급원(27') 각각에 제공된다. 여기서, 전류 공급원이 메모리(26')의 전류 복귀 쪽에 위치하고 있는 일부 경우에, 그것은 '전류 싱크(current sinks)'로 지칭된다는 것이 주지되어야 한다. 그러나, 본 개시에서 연속을 위해, 용어 '전류 공급원'이 회로에서의 위치에 상관없이 사용될 것이다. 각각의 전류 공급원(27')은, ON 모드에서는 전류 공급원(27')으로부터의 전류를 관련된 전류 단자(30')에 공급하도록 연결되고, OFF 모드에서는 관련된 전류 단자(30')에 전류를 공급하지 않도록 연결되는 전자회로(일예로 스위치)를 포함한다. 또한, 각각의 스위칭 가능한 전류 공급원(27')은 OFF 모드와 ON 모드 사이에 전류 공급원(27')을 스위칭하기 위해서 클럭 생성기(28')로부터 클럭 신호(ψ0내지 ψn-1)를 수신하도록 연결된 스위칭 입력단(36')을 구비한다. 클럭 생성기(28')는 복수(n)의 출력단(ψ0내지 ψn-1)을 구비하는데, 각각의 출력단은 복수의 전류 공급원(27') 각각의 각 스위칭입력단(36')에 연결된다.
클럭 생성기(28')는 복수의 스위칭 입력단 각각에 순차적으로 클럭 신호(ψ0내지 ψn-1)를 제공하도록 구성된다. 즉, 클럭 생성기(28')는 'n' 개의 출력단에 'n' 개의 다른 위상 신호를 생성함으로써, 한번에 하나의 전류 공급원(27')만이 턴 온 되도록 한다. 여기서, 만약 필요하다면, 스위칭 가능한 전류 공급원(27')은 메모리(26')의 반대쪽에 있는 전류 복귀 라인에 연결될 수 있다는 것이 이해되어야 한다. 전류 공급원 라인{전류 단자(30')}이나 전류 복귀 라인(미도시)에 연결된 스위칭 가능한 전류 공급원(27')을 통해, 한번에 하나의 전류 공급원(27')만이 전류(I)를 흘려보낸다. 그러므로, 연결부 또는 전류 공급 라인(35')은 언제나 흐르고 있는 하나의 전류(I)를 가질 뿐이고, 거의 또는 전혀 일렉트로마이그레이션을 발생시키기 않음으로써 장치(25')의 수명과 신뢰도가 실질적으로 향상된다.
이제 도 4를 참조하면, 본 발명에 따라 프로그래밍을 위해 전원 장치(102)에 연결된 메모리(101)를 구비하고 참조 번호 100으로 지정된 장치의 바람직한 실시예에 대한 개략도가 도시되어 있다. 메모리(101)는 행과 열로 배열되고 복수의 전류 단자(104)를 구비하는 메모리 셀들(103)의 어레이를 포함한다. 메모리 셀(103)은 전류 단자(104), 전류 공급원/싱크(106) 및 클럭 생성기(108)와 함께 반도체 칩(105)에 집적된다. 일반적으로, 프로그래밍 전류는 연결부 또는 전류 공급 라인(110)을 통해 전원 장치(102)로부터 각각의 전류 공급원/싱크(106)에 공급되는데, 상기 연결부 또는 전류 공급 라인(110)은 금속 층 및 상기 금속 층들을 서로연결하는 바이어(vias)로 이루어진다. 전류 공급 라인(110)은 이 실시예에서 역시 참조번호 110으로 지정되고, 메모리(101)의 반대쪽에 위치하는 전류 복귀 라인을 포함하는 것으로 또한 해석될 수 있다.
프로그램 데이터 비트와 역 프로그램 데이터 비트를 수신하는 하나의 제어 입력단을 각각 갖는 각각의 전류 공급원/싱크(106){ 및 곧 설명될 각각의 전류 공급원/싱크(135)}가 도시되어 있다. 데이터 비트의 이진 논리 상태는 각각의 메모리 셀(103) 열을 통해 비트라인 프로그램 전류의 방향을 제어한다. 일예로서, 전류는 각각의 전류 공급원/싱크(106)를 통해 전원 장치(102)로부터 출력 리드(output lead)(111)로 인가된다. 각각의 출력 리드(111)는 스위칭 트랜지스터(112 및 113) 쌍의 공통 연결된 드레인에 연결된다. 스위칭 트랜지스터(112)의 소스는 제 1 메모리 셀(103) 열(115)의 전체에 걸쳐서 연결되고, 스위칭 트랜지스터(113)의 소스는 제 2 메모리 셀(103) 열(116)의 전체에 걸쳐서 연결된다. 스위칭 트랜지스터(112 및 113) 쌍의 두 스위칭 트랜지스터의 게이트 또는 제어 단자는 서로 연결되고, 복수의 다른 위상을 갖는 다중-위상 클럭 생성기(108)의 출력단들 중 하나에 연결된다. 제 2, 제 3, 및 제 4의 스위칭 트랜지스터 쌍도 마찬가지로 제 2, 제 3, 및 제 4의 전류 공급원/싱크(106)에 연결되고, 제 3 및 제 4, 제 5 및 제 6, 제 7 및 제 8의 메모리 셀 열에 각각 연결된다. 또한, 제 2, 제 3, 및 제 4의 스위칭 트랜지스터 쌍의 게이트는 다른 위상을 갖는 다중-위상 클럭 생성기(108)의 출력단에 연결된다.
클럭 생성기(108)로서 사용될 수 있는 다중-위상 클럭 생성기의 간단한 예가도 5에 도시되어 있다. 4 개의 NOR 논리 게이트(121, 122, 123, 및 124)에 출력 신호를 공급하는 2비트 카운터(120)에 클럭 입력이 공급된다. 카운터(120)로부터의 두 출력 신호는 게이트(121)의 출력단에서 제 1 위상 신호를 생성하기 위해 게이트(121)에 곧바로 공급된다. 게이트(122)의 출력단에서 제 2 위상 신호를 생성하기 위해서, 카운터(120)로부터의 두 출력 신호 중 제 1 출력 신호는 게이트(122)의 한 입력단에 곧바로 공급되고, 제 2 출력 신호는 반전된다. 게이트(123)의 출력단에서 제 3 위상 신호를 생성하기 위해서, 카운터(120)로부터의 두 출력 신호 중 제 1 출력 신호는 반전되어 게이트(123)의 한 입력단에 공급되고, 제 2 출력 신호는 곧바로 공급된다. 게이트(124)의 출력단에서 제 4 위상 신호를 생성하기 위해서, 카운터(120)로부터의 두 출력 신호 중 제 1 및 제 2 출력 신호는 모두 반전된 후, 게이트(124)의 두 입력단에 공급된다. 따라서, 4 개의 중복되지 않은 위상 신호가 다중-위상 클럭 생성기(108)의 4 개의 출력단에 제공된다. 많은 여러 유형의 클럭 생성기가 안출될 수 있고, 도 5에 도시된 클럭 생성기는 일 예로서 간단히 도시되어 있다는 것이 이해될 것이다.
따라서, 관련된 전류 공급원/싱크(106) 및 전원 장치(102)로부터의 프로그래밍 전류를 연결된 메모리 셀 열 쌍(일예로 115 및 116, 등)에 인가되도록 하기 위해, 4 개의 중복되지 않은 클럭 위상 신호가 제 1, 제 2, 제 3, 및 제 4의 스위칭 트랜지스터 쌍에 각각 인가된다. 제 2의 스위칭 트랜지스터 쌍(130 및 131)의 드레인 단자는 열 쌍(115 및 116)의 하부 종단에 각각 연결되고, 유사한 스위칭 트랜지스터 쌍이 다른 열 쌍의 각각의 하부 종단에 연결된다. 트랜지스터(130 및 131)의 소스 단자는 서로 연결되어, 전류 공급원/싱크(135)를 통해 그라운드와 같은 공통 접지에 연결된다. 트랜지스터(130)의 게이트는 열 디코더(136)의 제 1 출력단에 연결되고, 트랜지스터(131)의 게이트는 디코더(136)의 제 2 출력단에 연결된다. 중복되지 않은 교호적인(alternating) 스위칭 신호가 디코딩 회로(136)의 두 출력단에서 이용가능하고, 따라서 트랜지스터(130)가 도통되거나 또는 트랜지스터(131)가 도통된다. 각각의 다른 유사한 스위칭 트랜지스터 쌍도 마찬가지로 디코딩 회로(136)에 연결된다.
여기서, 각각의 열 쌍에 관련된 전류 공급원/싱크(135)와 전류 공급원/싱크(106) 각각은 열에 흐르는 프로그래밍 전류의 양과 방향을 제어하기 위해서 스위칭된다. 그러나, 이 회로들은 본 발명 부분이 아니기 때문에, 더 이상의 어떠한 설명도 제공되지 않을 것이다.
이제 특별히 도 6을 참조하면, 참조번호 100'로 지정되고, 도 4와 유사하며, 본 발명에 따라 연결된 장치의 다른 실시예에 대한 간단한 개략도가 도시되어 있다. 이 실시예에서, 도 4에 도시된 실시예와 유사한 구성성분들은 유사한 번호로 지정되고, 다른 실시예임을 나타내기 위해서 번호에 프라임이 추가된다. 장치(100')는 본 발명에 따른 프로그래밍을 위해 전원 장치(102')에 연결된 메모리(101')를 포함한다. 메모리(101')는 행과 열로 배열되고 복수의 전류 단자들(104')을 구비하는 메모리 셀들(103')의 어레이를 포함한다. 메모리 셀들(103')은 전류 단자(104'), 전류 공급원/싱크(106') 및 클럭 생성기(108')와 함께 반도체 칩(105')에 집적된다. 일반적으로, 프로그래밍 전류는 연결부 또는 전류 공급 라인(110')을 통해 전원 장치(102')로부터 각각의 전류 공급원/싱크(106')에 공급되는데, 상기 연결부 또는 전류 공급 라인(110')는 금속 층 및 상기 금속 층들을 서로 연결하는 바이어(vias)로 이루어진다. 전류 공급 라인(110')은 메모리(101')의 반대쪽에 있는 전류 복귀 라인(미도시)을 포함하는 것으로 또한 해석될 수 있다.
프로그램 데이터 비트와 역 프로그램 데이터 비트를 각각 수신하는 하나의 제어 입력단을 구비한 각각의 전류 공급원/싱크(106')가 도시되어 있다. 데이터 비트의 이진 논리 상태는 각각의 메모리 셀(103') 열을 통해 비트라인 프로그램 전류의 방향을 제어한다. 일예로서, 전류는 각각의 전류 공급원/싱크(106')를 통해 전원 장치(102')로부터 출력 리드(111')로 인가된다. 각각의 출력 리드(111')는 스위칭 트랜지스터 쌍(112' 및 113')의 공통 연결된 드레인에 연결된다. 스위칭 트랜지스터(112')의 소스는 제 1 메모리 셀(103') 열(115')의 전체에 걸쳐 연결되고, 스위칭 트랜지스터(113')의 소스는 제 2 메모리 셀(103') 열(116')의 전체에 걸쳐 연결된다. 스위칭 트랜지스터 쌍(112' 및 113')의 두 스위칭 트랜지스터의 게이트나 제어 단자는 서로 연결되어, 복수(n)의 다른 위상을 갖는 다중-위상 클럭 생성기(108')의 출력단들 중 ψ0에 연결된다.
이 실시예는, 제 2 스위칭 트랜지스터 쌍(112' 및 113')의 공통 연결된 게이트나 제어 단자가 다중-위상 클럭 생성기(108')의 ψ0출력단에 의해 활성되도록 또한 연결된다는 점에서 도 4에 도시된 실시예와는 다르다. 마찬가지로, 제 3 및 제4 스위칭 트랜지스터 쌍의 공통 연결된 게이트는 다른 위상을 갖는 다중-위상 클럭 생성기(108')의 출력단(일예로 ψ1)에 연결된다. 이전의 실시예에서처럼, 열들 중 하나(115' 또는 116')가 열 디코더(미도시)에 의해 선택되고, 제 2 열 쌍의 열들 중 하나가 동시에 선택된다. 따라서, 이 실시예에서, 프로그래밍 전류는 메모리 셀(103')의 두 열에 동시적으로 공급되고, 전류 공급 라인(110')을 통해 전원 장치(102')에 의해 공급되는 전류는 2I이다. 비록 상기 프로그래밍 전류가 상술된 실시예에서의 프로그래밍 전류보다 2 배가 크지만, 상기 전류는 또한 전류 공급 라인(110')의 라인 및 바이어(vias)의 구성에 따라, 거의 또는 전혀 일렉트로마이그레이션이 발생하지 않도록 하기 위해 또한 충분히 작게될 수 있다는 것이 이해될 것이다. 또한, 이후로 전류 경로 또는 단자의 "세트"로 지칭되는 임의의 수의 동시적인 프로그래밍 전류 경로 또는 단자는, 언제나 전류 공급 라인(110')에 흐르는 총 전류가 충분히 낮은 한, 거의 일렉트로마이그레이션이 발생하지 않도록 선택될 수 있다.
따라서, 메모리에서의 피크 프로그램 전류를 감소시키기 위한 장치가 본 명세서에 개시되어 있고, 한번에 하나의 프로그래밍 전류 단자 세트만이 전류를 흘려 보낸다. 그러므로, 금속 층 및 상기 금속 층들을 서로 연결하는 바이어(vias)로 이루어진 연결부 또는 전류 공급 라인은 단지 장치의 수명과 신뢰도가 실질적으로 향상되도록 하기 위해 일렉트로마이그레이션을 발생시키는 전류보다 작게 흐르는 전류만을 언제나 갖는다. 비록 도시되고 설명된 실시예가 전류 단자에 연결된 하나 또는 두 개의 메모리 셀 열과 함께 언제나 전류가 흐르는 하나 또는 두 개의 상기 전류 단자를 구비할 지라도, 일부 실시예에서, 더 많은 메모리 셀의 열을 전류 단자에 연결하는 것이 편리할 수 있고, 일예로, 두 개, 세 개, 또는 더 많은 메모리 셀을 한번에 프로그래밍하는 것이 편리할 수 있다는 것이 이해될 것이다. 그러한 장치(arrangement)에서, 하나 초과의 프로그래밍 전류가 동시에 흐를 것이지만, 일렉트로마이그레이션을 발생시키는 전류 보다 훨씬 작은 전류로 또한 제한될 수 있다.
비록 본 발명의 특정 실시예를 도시하고 설명하지만, 다른 변경과 개선이 당업자들에게 발생할 것이다. 그러므로 본 발명이 도시된 특정 형태로 제한되지 않는다는 것으로 이해되는 것이 바람직하며, 첨부된 청구항에서 본 발명의 사상과 범주로부터 벗어나지 않는 모든 변경을 포함하도록 의도된다.

Claims (5)

  1. n 개의 프로그래밍 경로(30)와 상기 n 개의 경로에서 총 I 프로그래밍 전류를 포함하는 메모리(26)의 피크 프로그램 전류를 감소시키기 위한 장치(25)로서,
    각각의 프로그래밍 경로에 대해 하나씩 상기 n 개의 프로그래밍 경로에 연결된 n 개의 스위치(31)를 포함하며, 상기 n 개의 스위치는 순간적인 프로그래밍 전류를 I의 1/n까지 감소시키기 위해 한번에 하나만 동작 가능하게 되는, 메모리의 피크 프로그램 전류를 감소시키기 위한 장치.
  2. 집적회로(32)에 통합된 메모리(26)의 피크 프로그램 전류를 감소시키기 위한 장치(25)로서,
    금속 층 및 상기 금속 층들을 서로 연결하는 바이어(vias)로 이루어지고, nI 전류가 전류 공급 라인(35)에서 일렉트로마이그레이션(electromigration)을 발생하도록 구성되는 상기 전류 공급 라인을 구비하며, 상기 메모리는 n 개의 프로그래밍 경로(30)와 각각의 상기 n개의 경로에서 총 I 프로그래밍 전류를 포함하고, 상기 장치는 각각의 프로그래밍 경로에 대해 하나씩 n 개의 프로그래밍 경로에 연결된 n 개의 스위치(31)를 포함하고, 상기 n 개의 스위치는, 적어도 하나 및 n 보다 작은 수의 스위치가 임의의 순간에 nI 보다 적은 총 프로그래밍 전류를 생성하기 위해서 동시에 동작 가능하도록 연결되는, 메모리의 피크 프로그램 전류를 감소시키기 위한 장치.
  3. 메모리의 피크 프로그램 전류를 감소시키기 위한 장치(25)에 있어서,
    행과 열로 배열되고 복수의 전류 단자(30)를 구비하는 메모리 셀들(29)의 어레이를 포함하는 메모리(26)와;
    전류 공급원(current supply)(27)과;
    상기 전류 공급원을 상기 복수의 전류 단자에 연결하는 전자 스위치(31)로서, 상기 복수의 전류 단자의 각 전류 단자에 상기 전류 공급원을 순차적으로 연결하기 위해 상기 전자 스위치를 스위칭하기 위한 클럭 신호를 수신하도록 구성된 적어도 하나의 스위칭 입력단을 포함하는, 상기 전자 스위치와;
    상기 전류 공급원으로부터의 전류를 상기 복수의 전류 단자의 각 전류 단자에 순차적으로 공급하기 위해서, 상기 전자 스위치의 상기 스위칭 입력단에 순차적인 클럭 신호를 제공하도록 구성된 클럭 생성기(28)를 포함하는,
    메모리의 피크 프로그램 전류를 감소시키기 위한 장치.
  4. 메모리의 피크 프로그램 전류를 감소시키기 위한 장치(25')에 있어서,
    행과 열로 배열되고 복수의 프로그래밍 전류 단자(30')를 구비하는 메모리 셀(29')의 어레이를 포함하는 메모리(26')와;
    각각 관련된 전류 단자를 갖는 복수의 전류 공급원/싱크를 제공하기 위해서 상기 복수의 전류 단자 각각에 각각 하나씩 연결된 상기 복수의 전류 공급원/싱크(27')로서, 각각의 전류 공급원/싱크는 ON 모드에서는 상기 전류 공급원/싱크로부터의 전류를 관련된 전류 단자에 공급하도록 연결되고, OFF 모드에서는 상기 관련된 전류 단자에 전류를 공급하지 않도록 연결되는 전자 스위치를 포함하고, 상기 각각의 전자 스위치는 상기 OFF 모드와 상기 ON 모드 사이에 상기 전자 스위치를 스위칭하기 위해 클럭 신호를 수신하도록 구성된 스위칭 입력단(36')을 구비하는, 상기 복수의 전류 공급원/싱크와;
    상기 복수의 전류 공급원/싱크의 각 전자 스위치의 상기 스위칭 입력단에 각각 하나씩 연결된 복수의 출력단을 구비하는 클럭 생성기(28')로서, 상기 복수의 스위칭 입력단 각각에 클럭 신호를 순차적으로 제공하도록 구성되는, 클럭 생성기를 포함하는,
    메모리의 피크 프로그램 전류를 감소시키기 위한 장치.
  5. 메모리의 피크 프로그램 전류를 감소시키기 위한 방법에 있어서,
    금속 층 및 상기 금속 층들을 서로 연결하는 바이어(vias)로 이루어지고, nI 전류가 전류 공급 라인에서 일렉트로마이그레이션을 발생시키도록 구성된 전류 공급 라인(30)을 포함하는 집적 회로(32)에 병합된 메모리(26)를 제공하는 단계로서, 상기 메모리는 n 개의 프로그래밍 경로와 상기 n 개의 경로 각각에서 총 I 프로그래밍 전류를 포함하는, 메모리를 제공하는 단계와;
    각각의 프로그래밍 경로에 대해 하나씩 상기 n 개의 프로그래밍 경로에 n 개의 스위치(31)를 연결하는 단계와;
    적어도 하나 및 n개 보다 작은 스위치가 임의의 순간에 nI 보다 작은 총 프로그래밍 전류를 생성하기 위해 동시적으로 차단되도록 상기 n 개의 스위치를 동작시키는 단계를 포함하는,
    메모리의 피크 프로그램 전류를 감소시키기 위한 방법.
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