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Gebiet der
Erfindung
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Diese
Erfindung bezieht sich auf Vorrichtung und Verfahren zum Reduzieren
von Spitzenprogrammierstrom in Speichern vom MRAM-Typ und dergleichen.
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Hintergrund
der Erfindung
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Bei
der Programmierung eines xn-Bit Speichers, wie z. B. eines n-Bit
Tunnelübergangs-MRAM-Speichers
oder dergleichen, besteht eine Notwendigkeit für n Digitleitungsströme I oder 'n' Wortleitungsströme I oder 'n' Bitleitungsströme I, wobei
es sich bei 'n' um die Anzahl von
Bits, z. B. 16, 32, 64 usw., in einem Wort handelt. Der Gesamtprogrammierstrom
von 'n' Digitleitungen beläuft sich
auf einen Strom nI, wobei es sich um einen nicht akzeptablen Pegel
handelt. In einem 256 × 16-Bit
Speicher erfordert zum Beispiel das Programmieren eines 16-Bit-Worts,
dass 16 Bitleitungsströ me,
oder 16I, aus der Stromversorgung fließen. Wenn durch die Stromversorgungsleitungen,
die aus Metall und Vias, die Metallschichten miteinander verbinden,
bestehen, 16I Strom fließt,
werden die Vias auf Grund des übermäßigen Stromflusses
für eine
Schädigung durch
Elektromigration oder Migration des Metalls anfällig.
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Folglich
ist es äußerst wünschenswert,
eine Vorrichtung zur Verfügung
zu stellen, die diese Probleme bewältigt und kostengünstig und
leicht zu installieren und zu verwenden ist.
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Die
Erfindung wird durch Anspruch 1 definiert.
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Kurze Beschreibung
der Zeichnungen
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Mit
Bezug auf die Zeichnungen sieht man Folgendes:
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1 ist
eine vereinfachte schematische Ansicht eines durch eine Standardvorrichtung
mit einer Stromversorgung gekoppelten Speichers;
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2 ist
eine vereinfachte schematische Ansicht einer Ausführungsform
einer Vorrichtung, die einen mit einer Stromversorgung gekoppelten
Speicher gemäß der vorliegenden
Erfindung umfasst;
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3 ist
eine vereinfachte schematische Ansicht einer weiteren Ausführungsform
einer Vorrichtung, die einen mit einer Stromversorgung gekoppelten
Speicher gemäß der vorliegenden
Erfindung umfasst;
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4 ist
eine schematische Darstellung einer bevorzugten Ausführungsform
einer Vorrichtung, die einen mit einer Stromversorgung gekoppelten Speicher
gemäß der vorliegenden
Erfindung umfasst;
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5 ist
eine schematische Ansicht eines Mehrphasentaktgebers zur Verwendung
in der Vorrichtung von 4; und
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6 ist
eine vereinfachte schematische Ansicht einer weiteren Ausführungsform
einer Vorrichtung, die 4 ähnlich und gemäß der vorliegenden
Erfindung gekoppelt ist.
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Beschreibung
der bevorzugten Ausführungsformen
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Bezieht
man sich nun auf 1, sieht man, dass eine vereinfachte
schematische Ansicht eines Speichers 10, der durch eine
Standardvorrichtung 11 mit einer Stromversorgung 12 gekoppelt
ist, dargestellt wird. Der Speicher 10 umfasst ein Array
von Speicherzellen 13, das auf wohlbekannte Art und Weise
in Zeilen und Spalten angeordnet ist. Gewöhnlich umfasst eine Zeile (z.
B. 15) von Speicherzellen 'n' Bits,
die ein Wort definieren, wobei es sich bei 'n' um
die Anzahl von Bits, z. B. 8, 16, 32, 64 usw., in dem Wort handelt.
Jede Spalte von Zellen weist eine Stromleitung 17, die
mit ihr gekoppelt ist, um einer selektierten Zelle in der Spalte
Strom zu liefern, auf. Je nach der Terminologie und dem Typ von
Zellen 13, die in dem Speicherarray 10 umfasst
werden, kann es sich zum Beispiel bei den Stromleitungen 17 um Digitleitungen,
Wortleitungen, Bitleitungen usw. handeln.
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In
dieser Standardvorrichtung ist jede Stromleitung 17 mit
einer separaten Stromquelle 19 gekoppelt und jede Stromquelle 19 ist
wiederum mit der Stromversorgung 12 gekoppelt. Gewöhnlich ist
die gesamte Struktur (bis auf die Stromversorgung 12) auf
einem Halbleiterchip gebildet – mit
einem externen Anschluss, um die Stromversorgung 12 mit
dem Chip zu koppeln. Ferner sind in dem Halbleiterchip zwischen
den Stromquellen 19 und dem externen Anschluss oder Stromversorgung 12 Verbindungen oder
Stromversorgungsleitungen, als 22 bezeichnet, in einer
Mehrzahl von Schichten aus Metall, die durch Vias verbunden sind,
errichtet. Darüber
hinaus werden durch Anlegen eines Freigabesignals an eine Stromsteuerung
(nicht dargestellt) alle 'n' Stromquellen 19 in
einem Wort gleichzeitig aktiviert. Da somit jede der 'n' Zellen eine Menge an Strom, als 'I' bezeichnet, zieht, wird bei Anlegen
eines 'Freigabe'-Signals nI Strom
aus der Stromversorgung 12 gezogen. Wenn nI Strom durch
die Stromversorgungsleitungen 22, die aus Metall und Vias,
die Metallschichten miteinander verbinden, bestehen, fließt, werden die
Vias auf Grund des übermäßigen Stromflusses für eine Schädigung durch
Elektromigration oder Migration des Metalls anfällig. Diese Elektromigration kann
die Lebensdauer und Zuverlässigkeit
des Speichers 10 erheblich reduzieren.
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Wendet
man sich nun 2 zu, sieht man, dass ein vereinfachtes
schematisches Diagramm einer Vorrichtung 25 zum Reduzieren
von Spitzenprogrammierstrom gemäß der vorliegenden
Erfindung dargestellt wird. Die Vorrichtung 25 umfasst
einen Speicher 26, eine Stromquelle 27 und einen
Taktgeber 28. Der Speicher 26 umfasst ein Array
von Speicherzellen 29, in Zeilen und Spalten angeordnet
und mit einer Mehrzahl (n) von Stromanschlüssen 30. Die Speicherzellen 29 sind
zusammen mit den Stromanschlüssen 30,
den Stromquellen 27 und dem Taktgeber 28 in einen
Halbleiterchip 32 integriert. Strom von einer Stromversorgung 33 wird
den Speicherzellen 29 gewöhnlich mittels Verbindungen
oder Stromversorgungsleitungen 35, die aus Metall und Vias,
die die Metallschichten miteinander verbinden, bestehen, durch die
Stromquelle 27 zur Verfügung gestellt.
Die Stromversorgungsleitungen 35 können auch so ausgelegt sein,
dass sie die Stromrückleitungen
(nicht dargestellt) auf der gegenüberliegenden Seite des Speichers 26 umfassen.
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In
dieser Ausführungsform
handelt es sich bei den Speicherzellen 29 um Magnetic Random
Access Memory (MRAM)-Zellen
und vorzugsweise um magnetische Tunnelübergangs-MRAM-Zellen oder schlicht Tunnelübergänge. Für die Zwecke
dieser Offenbarung steht der Begriff "MRAM" für Magnetic Random
Memory Access und wird hier so definiert, dass irgendwelche der
vor relativ kurzem entwickelten Dünnschichtmagnetspeicherzellen
umfasst sind, wobei magnetische Tunnelverbindungen (MTJ/Magnetic
Tunneling Junction), Riesenmagnetresonanz (GMR/Giant Magnetic Resonance)-Zellen und Dünnmagnetschichtverbindungen,
die durch einen elektrischen Leiter oder einen elektrischen Isolator
getrennt werden, usw. umfasst werden. Beispiele für MRAMs eines
jeden dieser Typen werden in den nachstehend dargelegten Patenten
beschrieben – und
zwar in dem U.S.-Patent Nr. 5,702,831 mit dem Titel "Ferromagnetic GMR
Material", erteilt
am 30. Dezember 1997; dem U.S.-Patent Nr. 5,732,016 mit dem Titel "Memory Cell Structure
in a Magnetic Random Access Memory and a Method for Fabricating
Thereof", erteilt am
24. März
1998; und dem U.S.-Patent Nr. 5,702,831 mit dem Titel "Multi-Layer Magnetic
Tunneling Junction Memory Cells",
erteilt am 31. März 1998.
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Jeweils
einer von einer Mehrzahl (n) von Schaltern 31 ist mit jeweils
einer der Mehrzahl (n) von Stromanschlüssen 30 und mit der
Stromquelle 27 gekoppelt. Jeder Schalter 31 führt eine
elektronische Schaltung aus, die die Stromquelle 27 in
einem EIN-Modus mit dem zugeordneten Stromanschluss 30 koppelt
und die Stromquelle 27 in einem AUS-Modus von dem zugeordneten
Stromanschluss 30 trennt. Darüber hinaus umfasst jeder Schalter 31 einen
Schalteingang 36, der dazu gekoppelt ist, ein Taktsignal
von dem Taktgeber 28 zu empfangen, um jeden Schalter 31 zwischen
dem AUS-Modus und dem EIN-Modus zu schalten. Der Taktgeber 28 weist eine
Mehrzahl von Ausgängen ϕ0 bis einschließlich ϕn auf,
wobei jeweils einer mit jeweils einem der Schalter 31 gekoppelt
ist.
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Der
Taktgeber 28 ist dazu eingerichtet, jedem von der Mehrzahl
von Schalteingängen
der Reihe nach ein Taktsignal zur Verfügung zu stellen. Das heißt, der
Taktgeber 28 erzeugt an den 'n' Ausgängen 'n' verschiedene Phasensignale (ϕ0 bis einschließlich ϕn),
so dass jeweils nur der elektronische Schalter in einer Spalte von
Speicherzellen 29 auf EIN geschaltet ist. Es sollte sich
hier verstehen, dass die Schalter 31 falls gewünscht in
den Stromrückleitungen
auf der anderen Seite des Speichers 26 gekoppelt sein könnten. Da
die Schalter 31 entweder in den Stromquellenleitungen (Stromanschlüssen 30)
oder den Stromrückleitungen
(nicht dargestellt) gekoppelt sind, stellt die Stromquelle 27 nur
jeweils einen Programmierstrom I zur Verfügung. Deshalb weisen Verbindungen oder
Stromversorgungsleitungen 35 nur einen zu jeder Zeit fließenden Strom
I auf, und es findet wenig oder keine Elektromigration statt, so
dass die Lebensdauer und Zuverlässigkeit
der Vorrichtung 25 wesentlich verbessert werden. Zwar kann
die Zeit, die für
ein Programmieren benötigt
wird, dadurch, dass an Stelle von 'n' Bits
jeweils ein einzelnes Bit programmiert wird, erhöht sein, doch versteht es sich,
dass sich das gewöhnlich
auf ein Programmieren, welches die Operation des Speichers nicht
verlangsamt, beschränkt.
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Wendet
man sich nun 3 zu, sieht man, dass ein vereinfachtes
Flussdiagramm einer weiteren Ausführungsform einer Vorrichtung
zum Reduzieren von Spitzenprogrammierstrom gemäß der vorliegenden Erfindung
dargestellt wird, die als 25' bezeichnet
wird. In dieser Ausführungsform
werden Komponenten, die der in 2 dargestellten
Ausführungsform ähnlich sind,
mit ähnlichen
Zahlen gekennzeichnet und den Zahlen wird ein Strich angefügt, um eine
unterschiedliche Ausführungsform kenntlich
zu machen. Die Vorrichtung 25' umfasst einen Speicher 26', eine Mehrzahl
(n) von schaltbaren Stromquellen 27' und einen Taktgeber 28'. Der Speicher 26' umfasst ein
Array von Speicherzellen 29',
in Zeilen und Spalten angeordnet und mit einer Mehrzahl von Stromanschlüssen 30', von denen
sich jeweils einer auf der Stromquellenseite von jeder Spalte der
Speicherzellen 29' befindet.
Strom von einer Stromversorgung 33' wird in dieser Ausführungsform mittels
Verbindungen oder Stromversorgungsleitungen 35', die aus Metall
und Vias, die die Metallschichten miteinander verbinden, bestehen,
jeder Stromquelle 27' zur
Verfügung
gestellt. Die Stromversorgungsleitungen 35' können auch Stromrückleitungen auf
der anderen Seite des Speichers 26' umfassen.
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Jeweils
eine der schaltbaren Stromquellen 27' ist mit jeweils einer der Mehrzahl
(n) von Stromanschlüssen 30' gekoppelt,
um die Mehrzahl (n) der schaltbaren Stromquellen 27' jeweils mit
einem zugehörigen
Stromanschluss 30' zu
versehen. Man sollte hier beachten, dass Stromquellen in einigen Fällen, wenn
sie an der Stromrückleitungsseite
des Speichers 26' angeordnet
sind, als 'Stromsenken' bezeichnet werden.
Zum Zwecke der Kontinuität
in dieser Offenbarung wird der Begriff 'Stromquelle' allerdings ohne Rücksicht auf die Position in
der Schaltung verwendet. Jede Stromquelle 27' umfasst eine elektronische Schaltung
(z. B. einen Schalter), dazu gekoppelt, dem zugeordneten Stromanschluss 30' in einem EIN-Modus
Strom aus der Stromquelle 27' zur Verfügung zu
stellen und dem zugeordneten Stromanschluss 30' in einem AUS-Modus
keinen Strom zur Verfügung
zu stellen. Darüber
hinaus umfasst jede schaltbare Stromquelle 27' einen Schalteingang 36', der dazu gekoppelt
ist, ein Taktsignal (ϕ0 bis einschließlich ϕn) von dem Taktgeber 28' zu empfangen, um
die Stromquelle 27' zwischen
dem AUS-Modus und den EIN-Modus zu schalten. Der Taktgeber 28' weist eine
Mehrzahl (n) von Ausgängen ϕ0 bis einschließlich ϕn auf,
von denen jeweils einer mit jeweils einem Schalteingang 36' von jeder von
der Mehrzahl der Stromquellen 27' gekoppelt ist.
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Der
Taktgeber 28' ist
dazu eingerichtet, jedem von der Mehrzahl von Schalteingängen der
Reihe nach Taktsignale ϕ0 bis einschließlich ϕn zur Verfügung zu stellen. Das heißt, der
Taktgeber 28' erzeugt 'n' verschiedene Phasensignale an den 'n' Ausgängen, so dass nur jeweils eine
Stromquelle 27' auf EIN
geschaltet ist. Hier sollte es sich verstehen, dass die schaltbaren
Stromquellen 27' falls
gewünscht
in den Stromrückleitungen
auf der anderen Seite des Speichers 26' gekoppelt sein könnten. Da
die schaltbaren Stromquellen 27' entweder in den Stromquellenleitungen
(Stromanschlüssen 30)
oder den Stromrückleitungen
(nicht dargestellt) gekoppelt sind, führt nur jeweils eine Stromquelle 27' einen Strom
I. Deshalb weisen Verbindungen oder Stromversorgungsleitungen 35' nur einen zu
irgendeiner Zeit fließenden Strom
I auf, und es findet wenig oder keine Elektromigration statt, so dass
die Lebensdauer und Zuverlässigkeit
der Vorrichtung 25' wesentlich
verbessert werden.
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Wendet
man sich nun 4 zu, erkennt man, dass eine
schematische Ansicht einer bevorzugten Ausführungsform einer als 100 bezeichneten Vorrichtung
dargestellt wird, wobei ein Speicher 101, der mit einer
Stromversorgung 102 gekoppelt ist, umfasst wird, um gemäß der vorliegenden
Erfindung zu programmieren. Der Speicher 101 umfasst ein
Array von Speicherzellen 103, in Zeilen und Spalten angeordnet
und mit einer Mehrzahl von Stromanschlüssen 104. Die Speicherzellen 103 sind
zusammen mit den Stromanschlüssen 104,
Stromquellen/-senken 106 und einem Taktgeber 108 in
einen Halbleiterchip 105 integriert. Gewöhnlich wird
jeder Stromquelle/-senke 106 mittels Verbindungen oder
Stromversorgungsleitungen 110, die aus Metall und Vias,
die die Metallschichten miteinander verbinden, bestehen, Programmierstrom
von der Stromversorgung 102 zugeführt. Die Stromversorgungsleitungen 110 können auch
so ausgelegt sein, dass sie Stromrückleitungen auf der anderen
Seite des Speichers 101 umfassen, die in dieser Ausführungsform
ebenfalls als 110 bezeichnet werden.
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Jede
Stromquelle/-senke 106 (und jede bald zu erläuternde
Stromquelle/-senke 135) wird mit einem Steuereingang, der
Programmdatenbits beziehungsweise inverse Programmdatenbits empfängt, dargestellt.
Der binäre
logische Zustand der Datenbits steuert die Richtung von Bitleitungsprogrammierstrom
durch jede Spalte der Speicherzellen 103. Als ein Beispiel
fließt
Strom von der Stromversorgung 102 durch jede Stromquelle/-senke 106 zu
einer Ausgangsleitung 111. Jede Ausgangsleitung 111 ist
mit den zusammen gekoppelten Drains eines Paars von Schalttransistoren 112 und 113 gekoppelt.
Die Source des Schalttransistors 112 ist durch eine erste Spalte 115 der
Speicherzellen 103 gekoppelt und die Source des Schalttransistors 113 ist
durch eine zweite Spalte 116 der Speicherzellen 103 gekoppelt.
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Die
Gates oder Steueranschlüsse
beider des Paars an Schalttransistoren 112 und 113 sind
miteinander und mit einem von einer Mehrzahl von unterschiedlich
phasierten Ausgängen
eines Mehrphasentaktgebers 108 gekoppelt. Ebenso wird ein
zweites, drittes und viertes Paar Schalttransistoren mit einer zweiten,
dritten und vierten Stromquelle/-senke 106 und
mit einer dritten und vierten, einer fünften und sechsten beziehungsweise
einer siebten und achten Spalte von Speicherzellen gekoppelt. Die
Gates des zweiten, dritten und vierten Schalttransistorpaares sind
ebenfalls mit unterschiedlich phasierten Ausgängen des Mehrphasentaktgebers 108 gekoppelt.
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In 5 wird
ein vereinfachtes Beispiel eines Mehrphasentaktgebers, der als ein
Taktgeber 108 verwendet werden kann, dargestellt. Einem Zwei-Bit-Zähler 120,
der vier NOR-Logikgattern 121, 122, 123 und 124 Ausgangssignale
zur Verfügung stellt,
wird ein Takteingang zur Verfügung
gestellt. Die zwei Ausgangssignale von dem Zähler 120 werden dem
Gatter 121 direkt zur Verfügung gestellt, um ein erstes
Phasensignal an dem Ausgang des Gatters 121 zu erzeugen.
Das erste der zwei Ausgangssignale von dem Zähler 120 wird direkt
einem Eingang des Gatters 122 zur Verfügung gestellt und das zweite Ausgangssignal
wird invertiert, um ein zweites Phasensignal an dem Ausgang des
Gatters 122 zu erzeugen. Das erste der zwei Ausgangssignale
von dem Zähler 120 wird
invertiert und einem Eingang des Gatters 123 zur Verfügung gestellt
und das zweite Ausgangssignal wird direkt zur Verfügung gestellt, um
an dem Ausgang des Gatters 123 ein drittes Phasensignal
zu erzeugen. Das erste und das zweite der zwei Ausgangssignale von
dem Zähler 120 werden beide
invertiert und den zwei Eingängen
des Gatters 124 zur Verfügung gestellt, um ein viertes
Phasensignal an dem Ausgang des Gatters 124 zu erzeugen. Auf
diese Weise werden an den vier Ausgängen des Mehrphasentaktgebers 108 vier
nicht überlappende Phasensignale
zur Verfügung
gestellt. Es versteht sich, dass viele unterschiedliche Typen von
Taktgebern zur Verfügung
gestellt werden können
und der eine, der in 5 gezeigt wird, lediglich als
ein Beispiel dargestellt wird.
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Somit
werden die vier nicht überlappenden Taktphasensignale
auf das erste, zweite, dritte beziehungsweise vierte Paar von Schalttransistoren
angewendet, um Programmierstrom von der zugehörigen Stromquelle/-senke 106 und
der Stromversorgung 102 an das gekoppelte Spaltenpaar der
Speicherzellen anzulegen (z. B. 115 und 116 usw.).
Die Drainanschlüsse
eines zweiten Paars von Schalttransistoren 130 und 131 werden
an den unteren Enden des Spaltenpaars 115 beziehungsweise 116 gekoppelt
und ein ähnliches
Paar von Schalttransistoren wird an den unteren Enden jedes der
anderen Spaltenpaare gekoppelt. Die Sourceanschlüsse der Transistoren 130 und 131 werden
miteinander und durch eine Stromquelle/-senke 135 mit einer
gemeinsamen Leitung, wie z. B. Masse, gekoppelt. Das Gate des Transistors 130 wird
mit einem ersten Ausgang eines Spaltendecoders 136 gekoppelt
und das Gate des Transistors 131 wird mit einem zweiten
Ausgang des Decoders 136 gekoppelt. Auf den zwei Ausgängen der
Decodierschaltung 136 sind nicht überlappende alternierende Schaltsignale
verfügbar,
so dass entweder der Transistor 130 Strom führend ist
oder der Transistor 131 Strom führend ist. Jedes der weiteren ähnlichen
Paare von Schalttransistoren ist auf ähnliche Weise mit der Decodierschaltung 136 gekoppelt.
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Hier
sollte es sich verstehen, dass jede Stromquelle/-senke 106 und Stromquelle/-senke 135,
die jedem Paar von Spalten zugeordnet ist, geschaltet wird, um die
Menge und Richtung des in den Spalten fließenden Programmierstroms zu
steuern. Da diese Schaltungen allerdings nicht zu dieser Erfindung
gehören,
wird keine weitere Beschreibung zur Verfügung gestellt.
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Bezieht
man sich spezifisch auf 6, erkennt man, dass eine vereinfachte
schematische Ansicht einer weiteren Ausführungsform einer als 100' bezeichneten
Vorrichtung, die 4 ähnlich ist und gemäß der vorliegenden
Erfindung gekoppelt wird, dargestellt wird. In dieser Ausführungsform
werden Komponenten, die der in 4 dargestellten
Ausführungsform ähnlich sind,
mit ähnlichen
Zahlen gekennzeichnet und den Zahlen wird ein Strich angefügt, um eine
unterschiedliche Ausführungsform kenntlich
zu machen. Die Vorrichtung 100' umfasst einen Speicher 101', der mit einer
Stromversorgung 102' gekoppelt
ist, um gemäß der vorliegenden
Erfindung zu programmieren. Der Speicher 101' umfasst ein Array von Speicherzellen 103', in Zeilen
und Spalten angeordnet und mit einer Mehrzahl von Stromanschlüssen 104'. Die Speicherzellen 103' sind zusammen
mit den Stromanschlüssen 104', Stromquellen/-senken 106' und einem Taktgeber 108' in einen Halbleiterchip 105' integriert.
Gewöhnlich
wird jeder Stromquelle/-senke 106' mittels Verbindungen oder Stromversorgungsleitungen 110', die aus Metall
und Vias, welche die Metallschichten miteinander verbinden, be stehen,
Programmierstrom von der Stromversorgung 102' zugeführt. Die Stromversorgungsleitungen 110' können auch
so ausgelegt sein, dass sie Stromrückleitungen (nicht dargestellt)
auf der anderen Seite des Speichers 101' umfassen.
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Jede
Stromquelle/-senke 106' wird
mit einem Steuereingang, der Programmdatenbits beziehungsweise inverse
Programmdatenbits empfängt,
dargestellt. Der binäre
logische Zustand der Datenbits steuert die Richtung des Bitleitungsprogrammierstroms
durch jede Spalte der Speicherzellen 103'. Als ein Beispiel fließt Strom
von der Stromversorgung 102' durch
jede Stromquelle/-senke 106' zu
einer Ausgangsleitung 111'.
Jede Ausgangsleitung 111' ist mit
den zusammen gekoppelten Drains eines Paars von Schalttransistoren 112' und 113' gekoppelt.
Die Source des Schalttransistors 112' ist durch eine erste Spalte 115' der Speicherzellen 103' gekoppelt und die
Source des Schalttransistors 113' ist durch eine zweite Spalte 116' der Speicherzellen 103' gekoppelt.
Die Gates oder Steueranschlüsse
beider des Paars von Schalttransistoren 112' und 113' sind miteinander und mit ϕ0 einer Mehrzahl (n) von unterschiedlich
phasierten Ausgängen
des Mehrphasentaktgebers 108' gekoppelt.
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Diese
Ausführungsform
unterscheidet sich insofern von der in 4 dargestellten
Ausführungsform,
als die zusammen gekoppelten Gates oder Steueranschlüsse eines
zweiten Paars von Schalttransistoren 112' und 113' auch gekoppelt sind, um durch
den ϕ0-Ausgang des Mehrphasentaktgebers 108' aktiviert zu
werden. Auf ähnliche
Weise werden die gemeinsamen gekoppelten Gates des dritten und vierten
Paars von Schalttransistoren mit einem anders phasierten Ausgang
(z. B. ϕ1) des Mehrphasentaktgebers 108' gekoppelt.
Wie in der vorherigen Ausführungsform
wird eine der Spalten 115' oder 116' durch einen
Spaltendecoder selektiert (nicht dargestellt) und gleichzeitig wird
eine der Spalten des zweiten Spaltenpaars selektiert. Folglich wird
in dieser Ausführungsform
zwei Spalten der Speicherzellen 103' gleichzeitig Programmierstrom
zur Verfügung
gestellt und der von der Stromversorgung 102' durch die Stromversorgungsleitungen 110' zur Verfügung gestellte
Strom beträgt
2I. Zwar ist der Programmierstrom zweimal so hoch wie in den oben
beschriebenen Ausführungsformen,
doch versteht es sich, dass er dennoch so niedrig sein kann, dass
je nach der Ausführung
der Leitungen und Vias in den Stromversorgungsleitungen 110' wenig oder
keine Elektromigration stattfindet. Darüber hinaus kann jegliche Anzahl
von simultanen Programmierstrompfaden oder Anschlüssen, im
Folgenden als ein "Satz" an Strompfaden oder
Anschlüssen
bezeichnet, selektiert werden, so lange der Gesamtstrom, der zu
jeder Zeit in den Stromversorgungsleitungen 110' fließt, so niedrig
ist, dass wenig oder keine Elektromigration stattfindet.
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Somit
ist eine Vorrichtung zum Reduzieren von Spitzenprogrammierstrom
in Speichern, wobei nur ein Satz an Programmierstromanschlüssen zu
einer Zeit Strom führt,
offenbart worden. Deshalb weisen Verbindungen oder Stromversorgungsleitungen, die
aus Metall und Vias, die die Metallschichten miteinander verbinden,
bestehen, nur einen zu irgendeiner Zeit fließenden Strom auf, der geringer
ist als ein Strom, der Elektromigration verursacht, so dass die Lebensdauer
und Zuverlässigkeit
der Vorrichtung wesentlich verbessert werden. Zwar weisen die dargestellten
und beschriebenen Ausführungsformen nur
ein oder zwei zu irgendeiner Zeit Strom führende Stromanschlüsse auf,
wobei ein oder zwei Spalten von Speicherzellen mit dem Stromanschluss gekoppelt
sind, doch versteht es sich, dass es in einigen Ausführungsformen
praktisch sein kann, mehrere Spalten von Speicherzellen mit Stromanschlüssen zu koppeln;
es könnte
zum Beispiel praktisch sein, zwei, drei oder mehr Speicherzellen
zu einer Zeit zu programmieren. Bei solch einer Anordnung würde mehr als
jeweils ein Programmierstrom fließen, doch könnte er dennoch auf einen Strom
begrenzt werden, der deutlich unter einem, der Elektromigration
verursacht, liegt.
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Zwar
habe ich spezifische Ausführungsformen
der vorliegenden Erfindung dargestellt und beschrieben, doch werden
einem Fachmann weitere Modifikationen und Verbesserungen in den
Sinn kommen. Deshalb möchte
ich, dass es sich versteht, dass diese Erfindung nicht auf die bestimmten
dargestellten Formen beschränkt
ist, und beabsichtige in den angehängten Ansprüchen alle Modifikationen, die
nicht von dem Umfang dieser Erfindung abweichen, zu umfassen.