KR100682967B1 - 자기터널접합 셀을 이용한 배타적 논리합 논리회로 및 상기논리회로의 구동 방법 - Google Patents

자기터널접합 셀을 이용한 배타적 논리합 논리회로 및 상기논리회로의 구동 방법 Download PDF

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Abstract

종래에 비하여 동작 속도가 개선된 MTJ 셀을 이용한 XOR 논리회로를 개시한다. 본 발명의 한 유형에 따른 MTJ 셀을 이용한 XOR 논리회로는, MTJ 셀을 구비하며, 상기 MTJ 셀의 저항을 제 1 저항값과 제 2 저항값 사이에서 변환시키기 위한 MTJ 셀 구동부; 기준 저항; 및 상기 기준 저항과 MTJ 셀의 저항값을 비교하여 논리 "0" 또는 논리 "1" 신호를 출력하는 비교부;를 포함하며, 상기 MTJ 셀 구동부는, 상기 MTJ 셀의 상하부에 각각 배치된 상부전극과 하부전극; 및 상기 상부전극 위를 가로지르는 세 개의 나란한 제 1 내지 제 3 입력 라인;을 구비하는 것을 특징으로 한다.

Description

자기터널접합 셀을 이용한 배타적 논리합 논리회로 및 상기 논리회로의 구동 방법{XOR logic circuit using magnetic tunneling junction cell and method for operating the XOR logic circuit}
도 1은 배타적 논리합(XOR) 논리회로를 구성하기 위한 종래의 자기터널접합(magnetic tunneling junction; MTJ) 셀 구동부의 구조를 개략적으로 도시한다.
도 2a 내지 도 2e는 도 1에 도시된 MTJ 셀의 동작 상태를 도시한다.
도 3은 도 1에 도시된 종래의 MTJ 셀 구동부를 이용한 XOR 논리회로의 구조를 개략적으로 도시한다.
도 4는 도 3에 도시된 XOR 논리회로의 입력값에 따른 출력값 변화를 나타내는 표이다.
도 5는 본 발명의 일 실시예에 따른 XOR 논리회로를 구성하기 위한 MTJ 셀 구동부의 구조를 개략적으로 도시한다.
도 6a 내지 도 6e는 도 5에 도시된 MTJ 셀의 동작 상태를 도시한다.
도 7은 도 5에 도시된 MTJ 셀 구동부를 이용한 본 발명의 일 실시예에 따른 XOR 논리회로의 구조를 개략적으로 도시한다.
도 8a 내지 도 8e는 도 5에 도시된 MTJ 셀의 또 다른 동작 상태를 도시한다.
도 9는 본 발명의 다른 실시예에 따른 XOR 논리회로를 구성하기 위한 MTJ 셀 구동부의 구조를 개략적으로 도시한다.
도 10a 및 도 10b는 도 9에 도시된 MTJ 셀의 동작 상태를 도시한다.
도 11은 도 9에 도시된 MTJ 셀 구동부를 이용한 본 발명의 다른 실시예에 따른 XOR 논리회로의 구조를 개략적으로 도시한다.
도 12a 및 도 12b는 도 9에 도시된 MTJ 셀의 또 다른 동작 상태를 도시한다.
※ 도면의 주요 부분에 대한 부호의 설명 ※
20,30.....XOR 논리회로 21,31.....MTJ 셀 구동부
22,32.....하부전극 23,33.....MTJ 셀
24,34.....상부전극 25A,25B,25S,35A,35B,35S...입력 라인
26.....기준 저항 27,37.....비교부
본 발명은 자기터널접합(magnetic tunneling junction; MTJ) 셀을 이용한 배타적 논리합(XOR) 논리회로 및 그 구동 방법에 관한 것으로, 보다 상세하게는, 종래에 비하여 동작 속도가 개선된 MTJ 셀을 이용한 XOR 논리회로 및 그 구동 방법에 관한 것이다.
MTJ 셀은 두 개의 강자성층과 그 사이에 위치하는 수 나노미터 두께의 절연막(즉, 터널 배리어)으로 이루어지는 것으로, 두 강자성층의 자화방향에 따라 저항이 달라지는 특성을 가지고 있다. 예컨대, 두 강자성층의 자화 방향이 서로 평행인 경우에는 터널 배리어의 터널 저항이 가장 낮아지면서 MTJ 셀의 저항이 낮아지고, 자화 방향이 서로 반평행(anti-parallel)인 경우에는 MTJ 셀의 저항이 높아진다. 지금까지는 이러한 MTJ 셀의 특성을 이용하여 데이터를 기록하는 메모리 소자, 즉, 자기 랜덤 액세스 메모리(magnetic random access memory; MRAM)를 제조하는 연구가 진행되었다. 최근에는 MTJ 셀을 이용하여 XOR 논리회로를 제조하는 방법이 개발되었다. 따라서, MTJ 셀을 이용하여 메모리 소자 뿐만 아니라, 특정 기능을 수행할 수 있는 비메모리 반도체칩의 제조도 가능하게 되었다.
도 1은 종래의 XOR 논리회로를 구성하기 위한 종래의 MTJ 셀 구동부의 구조를 개략적으로 도시하고 있다. 도 1을 참조하면, 상기 MTJ 셀 구동부(11)는 MTJ 셀(13), 상기 MTJ 셀(13)의 상하부에 각각 배치된 상부전극(14)과 하부전극(12) 및 상기 상부전극(14) 위를 가로지르는 두 개의 나란한 입력 라인(15A,15B)를 포함하고 있다. 또한, 상기 MTJ 셀(13)은 반강자성층(anti-ferromagnetic layer)(13a) 위에 고정 강자성층(fixed ferromagnetic layer)(13b), 터널 배리어층(13c) 및 자유 강자성층(free ferromagnetic layer)(13d)을 포함한다.
이러한 구조에서, 두 입력 라인(15A,15B)에 같은 방향의 전류가 흐르는 경우에는, 입력 라인(15A,15B) 주위에 발생하는 자장으로 인해 자유 강자성층(13d)의 자화 방향이 바뀌게 된다. 반면, 두 입력 라인(15A,15B)에 반대 방향의 전류가 흐르는 경우에는, 자장이 서로 상쇄되어 자유 강자성층(13d)의 자화 방향이 바뀌지 않는다. 또한, 상하부 전극(12,14)에 전류가 흐르지 않으면, 상기 반강자성층(13a)에 커플링된 고정 강자성층(13b)의 자화 방향이 바뀌지 않는다. 그러나, 상하부 전 극(12,14)에 전류가 흐르는 경우에는, 열이 발생하면서 반강자성층(13a)과 고정 강자성층(13b) 사이의 커플링이 약화된다. 이 상태에서, 두 입력 라인(15A,15B)에 같은 방향의 전류가 흐르면 고정 강자성층(13b)의 자화 방향이 바뀌게 된다.
따라서, 두 입력 라인(15A,15B)과 상하부 전극(12,14)에 인가되는 전류를 각각 제어하면, 도 2a 내지 도 2e와 같이 MTJ 셀(13)의 다양한 동작 상태를 얻을 수 있다. 도 2a 내지 도 2e에서, 입력 A(Input A)는 입력 라인A(15A)에 인가되는 전류를 나타내며, 입력 B(Input B)는 입력 라인B(15B)에 인가되는 전류를 나타내고, 입력 C(Input C)는 상하부 전극(12,14)에 인가되는 전류를 나타낸다. 또한, 상기 두 개의 입력 라인(15A,15B)에 흐르는 전류의 방향이 +x 방향(즉, +I)인 경우를 논리 "1"로, -x 방향(즉, -I)인 경우를 논리 "0"으로 정의한다.
이때, XOR 논리회로의 동작을 위해서는, 도 2a와 같이 MTJ 셀(13)을 초기화시키는 두 단계의 과정이 필요하다. 즉, 상하부 전극(12,14)에 전류를 인가한 상태에서, 두 입력 라인(15A,15B)에 모두 -I의 전류를 인가한다. 그러면, 도면에서 볼 때, 고정 강자성층(13b)과 자유 강자성층(13d)은 모두 왼쪽 방향으로 자화된다. 그런 후, 상하부 전극(12,14)에 전류를 인가하지 않고, 두 입력 라인(15A,15B)에 모두 +I의 전류를 인가한다. 그러면, 자유 강자성층(13d)만이 오른쪽 방향으로 자화된다. 결과적으로, 초기화 후의 MTJ 셀(13)은 고정 강자성층(13b)이 왼쪽 방향으로, 자유 강자성층(13d)이 오른쪽으로 자화된 상태이다.
초기화 후에는, 도 2b 내지 도 2d에 도시된 바와 같이, 상하부 전극(12,14)에 전류를 인가한 상태에서, 두 입력 라인(15A,15B)에 전류를 인가하면, 상기 두 입력 라인(15A,15B)에 인가되는 전류의 방향에 따라 MTJ 셀(13)의 저항값이 고저항(논리 "1") 또는 저저항(논리 "0")으로 결정된다. 예컨대, 도 2c 및 도 2d와 같이, 두 입력 라인(15A,15B)에 인가되는 전류의 방향이 다르면, MTJ 셀(13)은 초기화 상태를 유지하여 고저항(RH)을 갖는다. 또한, 도 2b 및 도 2e와 같이, 두 입력 라인(15A,15B)에 인가되는 전류의 방향이 같으면, 고정 강자성층(13b)과 자유 강자성층(13d)의 자화 방향이 같아져서, MTJ 셀(13)은 저저항(RL)을 갖는다.
따라서, 두 입력 라인(15A,15B)에 인가되는 전류의 상대적인 방향에 따라 MTJ 셀(13)의 저항이 변화하므로, MTJ 셀(13)의 저항을 기준 저항과 비교하고 그 비교 결과에 따라 "0" 또는 "1"의 출력을 발생시키면 XOR 논리회로가 완성된다. 도 3은 MTJ 셀(13)의 저항을 기준 저항과 비교하여 최종적인 출력을 발생시키는 XOR 논리회로(10)의 구조를 개략적으로 도시한다. 도 3을 참조하면, 상기 XOR 논리회로(10)는 도 1에 도시된 MTJ 셀 구동부(11), 기준 저항(16) 및 MTJ 셀(13)의 저항과 기준 저항(16)을 비교하기 위한 앰프(18)를 포함한다. 여기서, MTJ 셀(13)과 기준 저항(16)의 일측은 함께 접지되며 타측은 앰프(18)의 두 입력단자에 각각 연결된다. 상기 기준 저항(16)의 저항값은 MTJ 셀(13)의 저저항값(RL)과 같다. MTJ 셀(13)의 저항이 기준 저항(16)의 저항값 보다 크면 앰프(18)의 출력은 논리 "1" 이 되고, 기준 저항(16)의 저항값과 같으면 앰프(18)의 출력은 논리 "0" 이 된다. 이를 위하여, 앰프(18)의 오프셋 전압(VOS)는 -Isensㆍ△R < VOS < 0 (△R=RH-RL) 을 만족하여야 한다. 그러면, 두 입력 라인(15A,15B)에 인가되는 전류에 따른 상기 XOR 논 리회로(10)의 출력은 도 4에 도시된 표와 같게 된다.
그런데, 상술한 종래의 XOR 논리회로(10)의 경우, 한 차례의 논리 동작 후에는 다음의 논리 동작을 위하여 반드시 MTJ 셀(13)을 초기화 하여야 하는 단점이 있다. 즉, 논리 동작 후에는 고정 강자성층(13b)과 자유 강자성층(13d)의 자화 방향이 변화하므로, 도 2a에 도시된 두 단계의 과정을 통해 고정 강자성층(13b)과 자유 강자성층(13d)의 자화 방향을 초기화 하여야 한다. 따라서, 종래의 XOR 논리회로(10)는 동작 속도가 느리다는 문제가 있다. 또한, 종래의 경우, 고정 강자성층(13b)의 자화방향을 변화시키기 위해서는, MTJ 셀(13) 내에 전류를 인가하여 열을 발생시켜야 한다. 이로 인해, 반강자성층(13a)과 고정 강자성층(13b) 사이의 커플링이 열화되기 쉬우며, 이는 MTJ 셀(13)의 수명 단축을 초래할 수 있다.
본 발명은 상술한 종래의 문제점을 개선하기 위한 것으로, 초기화 과정이 일단계이거나 초기화 과정이 요구되지 않는 MTJ 셀을 이용한 고속의 XOR 논리회로 및 그 구동방법을 제공하는 것을 목적으로 한다.
본 발명의 또 다른 목적은 종래에 비해 수명이 증가된 MTJ 셀을 이용한 XOR 논리회로를 제공하는 것이다.
본 발명의 한 유형에 따른 MTJ 셀을 이용한 XOR 논리회로는, MTJ 셀을 구비하며, 상기 MTJ 셀의 저항을 제 1 저항값과 제 2 저항값 사이에서 변환시키기 위한 MTJ 셀 구동부; 기준 저항; 및 상기 기준 저항과 MTJ 셀의 저항값을 비교하여 논리 "0" 또는 논리 "1" 신호를 출력하는 비교부;를 포함하며, 상기 MTJ 셀 구동부는, 상기 MTJ 셀의 상하부에 각각 배치된 상부전극과 하부전극; 및 상기 상부전극 위를 가로지르는 세 개의 나란한 제 1 내지 제 3 입력 라인;을 구비하는 것을 특징으로 한다.
상기 MTJ 셀은, 하부 강자성층, 상기 하부 강자성층 위에 배치된 터널 배리어층 및 상기 터널 배리어층 위에 배치된 상부 강자성층을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 상기 제 1 내지 제 3 입력 라인에 인가되는 전류의 방향이 모두 동일한 경우 그 전류 방향에 따라 상기 하부 및 상부 강자성층의 자화 방향이 모두 바뀌고, 상기 제 1 내지 제 3 입력 라인에 인가되는 전류들 중 두 개의 전류의 방향이 동일한 경우 그 전류 방향에 따라 상기 상부 강자성층의 자화 방향만이 바뀌는 것을 특징으로 한다.
논리 동작 전에는, 상기 제 1 내지 제 3 입력 라인에 동일한 방향으로 전류를 인가하여 상기 하부 및 상부 강자성층이 모두 동일한 방향으로 자화되도록 MTJ 셀을 초기화한다.
논리 동작시에는, 제 1 입력 라인에 인가되는 전류의 방향은 초기화시와 반대로 유지되며, 제 2 및 제 3 입력 라인에 인가되는 전류의 방향은 입력될 논리값에 따라 결정된다.
상기 기준 저항의 저항값은 상기 MTJ 셀의 제 1 저항값과 같을 수 있다. 이경우, 상기 비교부는 상기 MTJ 셀의 저항값이 기준 저항의 저항값과 같은 경우 논 리 "0" 신호를 출력하고, 상기 MTJ 셀의 저항값이 기준 저항의 저항값 보다 큰 경우 논리 "1" 신호를 출력한다.
또는, 상기 기준 저항의 저항값은 상기 MTJ 셀의 제 1 저항값과 제 2 저항값 사이에 있을 수 있다. 이 경우, 상기 비교부는 상기 MTJ 셀의 저항값이 기준 저항의 저항값 보다 낮은 경우 논리 "0" 신호를 출력하고, 상기 MTJ 셀의 저항값이 기준 저항의 저항값 보다 큰 경우 논리 "1" 신호를 출력한다.
상기 세 개의 나란한 제 1 내지 제 3 입력 라인은 서로에 대해 세로 방향으로 배치되는 것이 바람직하다.
한편, 본 발명의 다른 유형에 따른 XOR 논리회로는, 제 1 MTJ 셀을 구비하며, 상기 제 1 MTJ 셀의 저항을 제 1 저항값과 제 2 저항값 사이에서 변환시키기 위한 제 1 MTJ 셀 구동부; 제 2 MTJ 셀을 구비하며, 상기 제 2 MTJ 셀의 저항을 제 1 저항값과 제 2 저항값 사이에서 변환시키기 위한 제 2 MTJ 셀 구동부; 및 상기 제 1 MTJ 셀과 제 2 MTJ 셀의 저항값을 비교하여 논리 "0" 또는 논리 "1" 신호를 출력하는 비교부;를 포함하며, 여기서 상기 각각의 MTJ 셀 구동부는, 상기 MTJ 셀의 상하부에 각각 배치된 상부전극과 하부전극; 및 상기 상부전극 위를 가로지르는 세 개의 나란한 제 1 내지 제 3 입력 라인;을 구비하는 것을 특징으로 한다.
본 발명에 따르면, 상기 각각의 MTJ 셀은, 반강자성층; 상기 반강자성 위에 배치되며 자화 방향이 고정되어 있는 고정 강자성층; 상기 고정 강자성층 위에 배치된 터널 배리어층; 및 상기 터널 배리어층 위에 배치되며 자화 방향이 변화될 수 있는 자유 강자성층;을 포함하는 것을 특징으로 한다.
또한, 상기 자유 강자성층의 자화 방향은, 상기 제 1 내지 제 3 입력 라인에 인가되는 전류들 중 동일한 방향으로 인가되는 두 개 이상의 전류의 방향에 따라 결정되는 것을 특징으로 한다.
논리 동작시, 상기 제 1 MTJ 셀 구동부의 제 1 입력 라인에 인가되는 전류와 상기 제 2 MTJ 셀 구동부의 제 1 입력 라인에 인가되는 전류는 서로 방향이 반대이며, 상기 제 1 MTJ 셀 구동부와 제 2 MTJ 셀 구동부의 제 2 및 제 3 입력 라인에 인가되는 전류의 방향은 입력될 논리값에 따라 결정될 수 있다.
MTJ 셀의 저항값이 상대적으로 높은 경우를 논리 "1", 상대적으로 낮은 경우를 논리 "0"이라 할 때, 상기 제 1 MTJ 셀은 NAND 논리회로로서 동작하며, 제 2 MTJ 셀은 NOR 논리회로로서 동작할 수 있다.
또는, 상기 제 1 MTJ 셀은 OR 논리회로로서 동작하며, 제 2 MTJ 셀은 AND 논리회로로서 동작할 수 있다.
이 경우, 상기 비교부는 상기 제 1 MTJ 셀의 저항값이 제 2 MTJ 셀의 저항값과 같은 경우 논리 "0" 신호를 출력하고, 상기 제 1 MTJ 셀의 저항값이 제 2 MTJ 셀의 저항값 보다 큰 경우 논리 "1" 신호를 출력한다.
한편, 본 발명의 또 다른 유형에 따른 XOR 셀을 이용한 XOR 논리회로의 구동 방법은, 하부 강자성층, 터널 배리어층 및 상부 강자성층이 차례로 적층된 MTJ 셀의 상면 위로 가로지르는 세 개의 나란한 제 1 내지 제 3 입력 라인에 동일한 방향으로 전류를 인가함으로써, 상기 상부 및 하부 강자성층이 동일한 방향으로 자화되도록 MTJ 셀을 초기화하는 단계; 상기 제 1 입력 라인에 인가되는 전류의 방향을 초기화시와 반대로 유지하고, 입력될 논리값에 따라 상기 제 2 및 제 3 입력 라인에 각각 전류를 인가하는 단계; 및 기준 저항과 MTJ 셀의 저항값을 비교하여 논리 "0" 또는 논리 "1" 신호를 출력하는 단계;를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여, 본 발명의 양호한 실시예에 따른 MTJ 셀을 이용한 XOR 논리회로 및 그 구동 방법의 구성 및 동작에 대해 상세하게 설명한다.
도 5는 본 발명의 일 실시예에 따른 XOR 논리회로를 구성하기 위한 MTJ 셀 구동부의 구조를 개략적으로 도시하고 있다. 도 5를 참조하면, 상기 MTJ 셀 구동부(21)는 MTJ 셀(23), 상기 MTJ 셀(23)의 상하부에 각각 배치된 상부전극(24)과 하부전극(22) 및 상기 상부전극(24) 위를 가로지르는 세 개의 나란한 입력 라인(25A,25B,25S)를 포함하고 있다. 또한, 상기 MTJ 셀(23)은 하부 강자성층(23a), 상기 하부 강자성층(23a) 위에 배치된 터널 배리어층(23b) 및 상기 터널 배리어층(23b) 위에 배치된 상부 강자성층(23c)을 포함한다. 도 5에 도시된 바와 같이, 상기 세 개의 나란한 입력 라인(25A,25B,25S)은 서로에 대해 세로 방향으로 배치되어 있는 것이 바람직하다.
본 발명에 따른 MTJ 셀(23)의 경우, 하부 강자성층(23a)의 하부에 상기 하부 강자성층(23a)과 강한 강자성 교환 결합(ferromagnetic exchange coupling)을 하는 반강자성층이 배치되지 않았기 때문에, 세 개의 입력 라인(25A,25B,25S)에 인가되는 전류의 방향에 따라 하부 강자성층(23a)의 자화 방향이 바뀔 수 있다. 즉, 세 입력 라인(25A,25B,25S)에 모두 같은 방향의 전류가 흐르는 경우에는, 그 전류 방향에 따라 상기 하부 및 상부 강자성층(23a,23c)의 자화 방향이 모두 바뀌게 된다. 또한, 상기 세 개의 입력 라인(25A,25B,25S) 중에서 어느 두 개의 입력 라인에 인가되는 전류의 방향이 동일한 경우, 입력 라인(25A,25B,25S) 주위에 발생하는 자장이 약화되어 전류 방향에 따라 상부 강자성층(23c)의 자화 방향만이 바뀌게 된다. 예컨대, 도 5에서, +x 방향으로 흐르는 전류를 I, -x 방향으로 흐르는 전류를 -I라고 정의할 때, 세 개의 입력 라인(25A,25B,25S)에 모두 전류 I가 인가되면, 두 강자성층(23a,23c)은 모두 도면에서 볼 때 오른쪽으로 자화된다. 또한, 어느 두 입력라인에만 전류 I가 인가되고 다른 입력 라인에는 -I가 인가될 경우, 상부 강자성층(23c)만이 오른쪽으로 자화된다. 반면, 세 개의 입력 라인(25A,25B,25S)에 모두 전류 -I가 인가되면, 두 강자성층(23a,23c)은 모두 왼쪽으로 자화되며, 어느 두 입력 라인에만 전류 -I가 인가되면 상부 강자성층(23c)만이 왼쪽으로 자화된다.
따라서, 세 개의 입력 라인(25A,25B,25S)에 인가되는 전류를 적절히 제어하면, 도 6a 내지 도 6e와 같이 MTJ 셀(23)의 다양한 동작 상태를 얻을 수 있다. 도 6a 내지 도 6e에서, 입력 A(Input A)는 입력 라인A(25A)에 인가되는 전류를 나타내며, 입력 B(Input B)는 입력 라인B(25B)에 인가되는 전류를 나타내고, 입력 S(Input S)는 입력 라인S(25S)에 인가되는 전류를 나타낸다. 또한, 상기 세 개의 입력 라인(25A,25B,25S)에 흐르는 전류가 +I인 경우를 논리 "1"로, -I인 경우를 논리 "0"으로 정의한다.
이때, XOR 논리회로의 동작을 위해서는, 도 6a와 같이 MTJ 셀(23)을 초기화시키는 필요하다. 즉, 세 개의 입력 라인(25A,25B,25S)에 모두 -I의 전류를 인가하여 하부 강자성층(23a)과 상부 강자성층(23c)을 모두 왼쪽 방향으로 자화시킨다. 따라서, 두 단계의 초기화 과정이 요구되던 종래의 기술과는 달리, 본 발명에 따르면 단 한 개의 단계만을 통해 초기화가 수행된다.
초기화 후에는, 도 6b 내지 도 6e에 도시된 바와 같이, XOR 논리 동작이 수행된다. 논리 동작시, 입력 라인S(25S)에 인가되는 전류의 방향은 초기화시와 반대인 +I 로 유지되며, 입력 라인A(25A) 및 입력 라인B(25B)에 인가되는 전류의 방향은 입력될 논리값에 따라 결정된다. 예컨대, 도 6b와 같이, 입력 라인S(25S)에 +I, 입력 라인A(25A) 및 입력 라인B(25B)에 -I가 인가되는 경우, MTJ 셀(23)의 상부 및 하부 강자성층(23c,23a)은 초기화와 같은 자화 방향을 유지한다. 따라서, 상부 및 하부 강자성층(23c,23a)의 자화 방향이 같으므로 MTJ 셀(23)의 저항값은 저저항(RL)을 갖는다. 여기서, 저저항(RL)인 상태를 논리값 "0"으로 정의하면, 상기 입력 라인A(25A)와 입력 라인B(25B)에 입력된 논리값이 모두 "0"일 때 MTJ 셀(23)의 상태는 논리값 "0"이 된다.
또한, 도 6c와 같이, 입력 라인S(25S) 및 입력 라인B(25B)에 에 +I, 입력 라인A(25A)에 -I가 인가되는 경우, 상부 강자성층(23c)의 자화 방향이 오른쪽으로 변화하고, MTJ 셀(23)의 저항값은 고저항(RH)을 갖는다. 따라서, 입력 라인A(25A)와 입력 라인B(25B)에 입력된 논리값이 각각 "0"과 "1" 일 때 MTJ 셀(23)의 상태는 논리값 "1"이 된다. 또한, 도 6d와 같이, 입력 라인S(25S) 및 입력 라인A(25A)에 에 +I, 입력 라인B(25B)에 -I가 인가되는 경우, 상부 강자성층(23c)의 자화 방향이 오른쪽으로 변화하고, MTJ 셀(23)의 저항값은 고저항(RH)을 갖는다. 따라서, 입력 라 인A(25A)와 입력 라인B(25B)에 입력된 논리값이 각각 "1"과 "0" 일 때 MTJ 셀(23)의 상태는 논리값 "1"이 된다. 마지막으로, 도 6e와 같이, 세 개의 입력 라인(25A,25B,25S)에 모두 +I가 인가되는 경우, 하부 및 상부 강자성층(23a,23c)의 자화 방향이 모두 오른쪽으로 변화하고, MTJ 셀(23)의 저항값은 저저항(RL)을 갖는다. 따라서, 입력 라인A(25A)와 입력 라인B(25B)에 입력된 논리값이 모두 "1" 일 때 MTJ 셀(23)의 상태는 논리값 "0"이 된다.
최종적인 논리값의 출력은 상기 MTJ 셀(23)의 저항을 기준 저항과 비교함으로써 이루어진다. 도 7은 상술한 MTJ 셀 구동부(21), 기준 저항(26) 및 비교부(27)를 포함하는 본 발명에 일 실시예에 따른 완성된 XOR 논리 회로(20)를 도시한다. 도 7에서 기준 저항(26)은, 예컨대, MTJ 셀(23)의 저저항 상태의 저항값(RL)을 가질 수 있다. 이 경우, 상기 비교부(27)는 MTJ 셀(23)의 저항값이 기준 저항(26)의 저항값과 같은 경우 논리 "0" 신호를 출력하고, MTJ 셀(23)의 저항값이 기준 저항(26)의 저항값 보다 큰 경우 논리 "1" 신호를 출력한다. 다른 실시예로서, 상기 기준 저항(26)의 저항값이 MTJ 셀(23)의 저저항값과 고저항값 사이에 있을 수 있다. 이 경우, 상기 비교부(27)는 MTJ 셀(23)의 저항값이 기준 저항(26)의 저항값 보다 작은 경우 논리 "0" 신호를 출력하고, MTJ 셀(23)의 저항값이 기준 저항(26)의 저항값 보다 큰 경우 논리 "1" 신호를 출력한다.
상술한 본 발명에 따른 XOR 논리 회로(20)는 논리 동작 전후에 항상 MTJ 셀(23)의 하부 강자성층(23a)과 상부 강자성층(23c)의 자화 방향을 초기화하여야 한 다는 점은 종래의 XOR 논리 회로와 동일하다. 그러나, 단 한번의 단계로 초기화가 가능하기 때문에, 종래의 XOR 논리 회로에 비하여 1.5배 빠른 동작속도를 구현할 수 있다.
한편, 도 8a 내지 도 8e는 MTJ 셀(23)을 구동하는 다른 실시예로서, 도 6a 내지 도 6e의 경우와 비교할 때, 초기화시의 전류의 인가 방향이 완전히 반대이다. 즉, 도 8a에 도시된 바와 같이, 세 개의 입력 라인(25A,25B,25S)에 모두 +I의 전류를 인가하여 하부 강자성층(23a)과 상부 강자성층(23c)을 모두 오른쪽 방향으로 자화시킨다. 초기화 후에는, 도 8b 내지 도 8e에 도시된 바와 같이, 논리 동작시, 입력 라인S(25S)에 인가되는 전류의 방향은 초기화시와 반대인 -I 로 유지된다. 그러나, 입력 라인A(25A) 및 입력 라인B(25B)에 인가되는 전류의 방향은 도 6b 내지 도 6e와 마찬가지로 입력될 논리값에 따라 결정된다. 이 경우에도, 입력 라인A(25A) 및 입력 라인B(25B)에 모두 -I가 인가되거나 모두 +I가 인가되는 경우, MTJ 셀(23)은 저저항(RL)을 가진다. 또한, 입력 라인A(25A)와 입력 라인B(25B) 중 하나에는 -I가 인가되고 다른 하나에는 +I가 인가되는 경우, MTJ 셀(23)은 고저항(RH)을 가진다.
도 9는 본 발명의 다른 실시예에 따른 XOR 논리회로를 구성하기 위한 MTJ 셀 구동부의 구조를 개략적으로 도시하고 있다. 도 9를 참조하면, 상기 MTJ 셀 구동부(31)는 MTJ 셀(33), 상기 MTJ 셀(33)의 상하부에 각각 배치된 상부전극(34)과 하부전극(32) 및 상기 상부전극(34) 위를 가로지르는 세 개의 나란한 입력 라인 (35A,35B,35S)를 포함하고 있다. 또한, 상기 MTJ 셀(33)은 반강자성층(33a), 상기 반강자성층(33a) 위에 배치된 고정 강자성층(33b), 상기 고정 강자성층(33b) 위에 배치된 터널 배리어층(33c) 및 상기 터널 배리어층(33c) 위에 배치된 자유 강자성층(33d)을 포함한다. 도 9에 도시된 바와 같이, 상기 세 개의 나란한 입력 라인(35A,35B,35S)은 서로에 대해 세로 방향으로 배치되어 있는 것이 바람직하다.
본 실시예에 따른 MTJ 셀(33)의 경우, 고정 강자성층(33b)의 하부에 상기 고정 강자성층(33b)과 강한 강자성 교환 결합(ferromagnetic exchange coupling)을 하는 반강자성층(33a)이 배치되어 있다. 따라서, 상기 고정 강자성층(33b)은 세 개의 입력 라인(35A,35B,35S)에 인가되는 전류의 방향에 무관하게 자화 방향이 바뀌지 않는다. 예컨대, 상기 고정 강자성층(33b)의 자화 방향은 오른쪽으로 고정된 채 변화하지 않는다. 한편, 자유 강자성층(33d)은 세 개의 입력 라인(35A,35B,35S) 중에서 어느 두 개 이상의 입력 라인에 인가되는 전류의 방향이 동일한 경우, 그 전류 방향에 따라 자화 방향이 바뀌게 된다. 예컨대, 도 9에서, +x 방향으로 흐르는 전류를 I, -x 방향으로 흐르는 전류를 -I라고 정의할 때, 상기 세 개의 입력 라인(25A,25B,25S)들 중에 두 개 이상에서 전류 I가 인가되면, 자유 강자성층(33d)은 도면에서 볼 때 오른쪽으로 자화된다. 또한, 상기 세 개의 입력 라인(25A,25B,25S)들 중에 두 개 이상에서 전류 -I가 인가되면, 상기 자유 강자성층(33d)은 도면에서 볼 때 왼쪽으로 자화된다.
본 실시예에 따른 XOR 논리 회로(30)의 경우, 도 11에 도시된 바와 같이, 개별적으로 동작하는 두 개의 MTJ 셀 구동부(31,31')와 비교부(37)를 갖는다. 상기 비교부(37)는 두 MTJ 셀 구동부(31,31')의 저항값을 비교하여, 그 결과에 따라 논리 "0" 또는 논리 "1"을 출력한다. 초기화 과정 없이 논리 동작을 수행하기 위하여, 상기 제 1 MTJ 셀 구동부(31)의 입력 라인A(35A) 및 입력 라인B(35B)와 제 2 MTJ 셀 구동부(31')의 입력 라인A(35A) 및 입력 라인B(35B)에 인가되는 전류의 방향은 동일하다. 반면, 상기 제 1 MTJ 셀 구동부(31)의 입력 라인S(35S)와 제 2 MTJ 셀 구동부(31')의 입력 라인S(35S)에 인가되는 전류의 방향은 서로 반대이다.
예컨대, 제 1 MTJ 셀 구동부(31)의 입력 라인S(35S)에 인가되는 전류는 -I이고 제 2 MTJ 셀 구동부(31')의 입력 라인S(35S)에 인가되는 전류는 +I이다. 이 경우, 제 1 MTJ 셀 구동부(31)의 논리 동작은 도 10a에 도시되어 있으며, 제 2 MTJ 셀 구동부(31')의 논리 동작은 도 10b에 도시되어 있다. 여기서, 상기 세 개의 입력 라인(35A,35B,35S)에 흐르는 전류가 +I인 경우를 논리 "1"로, -I인 경우를 논리 "0"으로 정의한다. 그리고, MTJ 셀(33)의 저항값이 저저항(RL)인 상태를 논리값 "0"으로 정의하고, 고저항(RH)인 상태를 논리값 "1"로 정의한다.
먼저, 도 10a에 도시된 바와 같이, 입력 라인S(35S)에 전류 -I가 인가되는 경우, 입력 라인A(35A)와 입력 라인B(35B)에 모두 +I가 인가되는 경우에만 MTJ 셀(33)이 저저항(RL)인 상태에 있으며, 나머지 경우에는 MTJ 셀(33)은 고저항(RH)인 상태에 있다. 따라서, 이 경우 MTJ 셀(33)은 NAND 논리회로로서 동작한다. 또한, 도 10b에 도시된 바와 같이, 입력 라인S(35S)에 전류 +I가 인가되는 경우, 입력 라인A(35A)와 입력 라인B(35B)에 모두 -I가 인가되는 경우에만 MTJ 셀(33)이 고저항 (RH)인 상태에 있으며, 나머지 경우에는 MTJ 셀(33)은 저저항(RL)인 상태에 있다. 따라서, 이 경우 MTJ 셀(33)은 NOR 논리회로로서 동작한다.
또한, 상기 비교부(37)는 제 1 MTJ 셀 구동부(31)의 MTJ 셀의 저항값이 제 2 MTJ 셀 구동부(31')의 MTJ 셀의 저항값과 같은 경우 논리 "0" 신호를 출력하고, 상기 제 1 MTJ 셀 구동부(31)의 MTJ 셀의 저항값이 제 2 MTJ 셀 구동부(31')의 MTJ 셀의 저항값 보다 큰 경우 논리 "1" 신호를 출력한다. 그러면, 상기 비교부(37)의 출력은 XOR 논리회로의 출력과 같게 된다.
한편, 도 12a 및 도 12b와 도 13은 MTJ 셀(33)의 고정 강자성층(33b)의 자화 방향이 세 개의 입력 라인(35A,35B,35S)에 인가되는 전류의 방향에 무관하게 왼쪽으로 고정되어 있는 경우의 MTJ 셀 구동부(31,31')의 동작과 XOR 논리회로(30)를 각각 도시한다. 이 경우, 도 10a, 도 10b 및 도 11에 도시된 것과 반대로, 제 1 MTJ 셀 구동부(31)의 입력 라인S(35S)에 인가되는 전류는 +I이고 제 2 MTJ 셀 구동부(31')의 입력 라인S(35S)에 인가되는 전류는 -I이다.
그러면, 도 12a에 도시된 바와 같이, 입력 라인A(35A)와 입력 라인B(35B)에 모두 -I가 인가되는 경우에만 MTJ 셀(33)이 저저항(RL)인 상태에 있으며, 나머지 경우에는 MTJ 셀(33)은 고저항(RH)인 상태에 있다. 따라서, 이 경우 MTJ 셀(33)은 OR 논리회로로서 동작한다. 또한, 도 12b에 도시된 바와 같이, 입력 라인S(35S)에 전류 -I가 인가되는 경우, 입력 라인A(35A)와 입력 라인B(35B)에 모두 +I가 인가되는 경우에만 MTJ 셀(33)이 고저항(RH)인 상태에 있으며, 나머지 경우에는 MTJ 셀(33)은 저저항(RL)인 상태에 있다. 따라서, 이 경우 MTJ 셀(33)은 AND 논리회로로서 동작한다.
그런 후, 도 11의 경우와 마찬가지로, 도 13의 상기 비교부(37)는 제 1 MTJ 셀 구동부(31)의 MTJ 셀의 저항값이 제 2 MTJ 셀 구동부(31')의 MTJ 셀의 저항값과 같은 경우 논리 "0" 신호를 출력하고, 상기 제 1 MTJ 셀 구동부(31)의 MTJ 셀의 저항값이 제 2 MTJ 셀 구동부(31')의 MTJ 셀의 저항값 보다 큰 경우 논리 "1" 신호를 출력한다. 그러면, 상기 비교부(37)의 출력은 XOR 논리회로의 출력과 같게 된다.
이러한 본 실시예에 따른 XOR 논리회로(30)는 초기화 과정없이 직접 논리 동작이 가능하다. 따라서, 종래의 XOR 논리 회로에 비하여 본 실시예에 따른 XOR 논리 회로(30)는 약 3배 빠른 동작속도를 구현할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 XOR 논리회로는 초기화 과정이 하나의 단계로 축소되거나, 또는 초기화 과정이 전혀 불필요하다. 따라서, 종래의 XOR 논리회로에 비해 동작속도를 크게 개선할 수 있다. 더욱이, MTJ 셀 내에 직접적으로 전류를 인가할 필요가 없기 때문에, MTJ 셀 내의 강자성층이 열화될 염려가 없다. 따라서, 종래의 XOR 논리회로에 비해 수명을 증가시킬 수 있다.

Claims (21)

  1. MTJ 셀을 구비하며, 상기 MTJ 셀의 저항을 제 1 저항값과 제 2 저항값 사이에서 변환시키기 위한 MTJ 셀 구동부; 기준 저항; 및 상기 기준 저항과 MTJ 셀의 저항값을 비교하여 논리 "0" 또는 논리 "1" 신호를 출력하는 비교부;를 포함하는 XOR 논리회로에 있어서,
    상기 MTJ 셀 구동부는:
    상기 MTJ 셀의 상하부에 각각 배치된 상부전극과 하부전극; 및
    상기 상부전극 위를 가로지르는 세 개의 나란한 제 1 내지 제 3 입력 라인;을 구비하는 것을 특징으로 하는 XOR 논리회로.
  2. 제 1 항에 있어서,
    상기 MTJ 셀은, 하부 강자성층, 상기 하부 강자성층 위에 배치된 터널 배리어층 및 상기 터널 배리어층 위에 배치된 상부 강자성층을 포함하는 것을 특징으로 하는 XOR 논리회로.
  3. 제 2 항에 있어서,
    상기 제 1 내지 제 3 입력 라인에 인가되는 전류의 방향이 모두 동일한 경우 그 전류 방향에 따라 상기 하부 및 상부 강자성층의 자화 방향이 모두 바뀌고, 상기 제 1 내지 제 3 입력 라인에 인가되는 전류들 중 두 개의 전류의 방향이 동일한 경우 그 전류 방향에 따라 상기 상부 강자성층의 자화 방향만이 바뀌는 것을 특징으로 하는 XOR 논리회로.
  4. 제 3 항에 있어서,
    논리 동작 전에, 상기 제 1 내지 제 3 입력 라인에 동일한 방향으로 전류를 인가하여 상기 하부 및 상부 강자성층이 모두 동일한 방향으로 자화되도록 MTJ 셀을 초기화하는 것을 특징으로 하는 XOR 논리회로.
  5. 제 4 항에 있어서,
    논리 동작시, 제 1 입력 라인에 인가되는 전류의 방향은 초기화시와 반대로 유지되며, 제 2 및 제 3 입력 라인에 인가되는 전류의 방향은 입력될 논리값에 따라 결정되는 것을 특징으로 하는 XOR 논리회로.
  6. 제 1 항에 있어서,
    상기 기준 저항의 저항값은 상기 MTJ 셀의 제 1 저항값과 같은 것을 특징으로 하는 XOR 논리회로.
  7. 제 6 항에 있어서,
    상기 비교부는 상기 MTJ 셀의 저항값이 기준 저항의 저항값과 같은 경우 논리 "0" 신호를 출력하고, 상기 MTJ 셀의 저항값이 기준 저항의 저항값 보다 큰 경 우 논리 "1" 신호를 출력하는 것을 특징으로 하는 XOR 논리회로.
  8. 제 1 항에 있어서,
    상기 기준 저항의 저항값은 상기 MTJ 셀의 제 1 저항값과 제 2 저항값 사이에 있는 것을 특징으로 하는 XOR 논리회로.
  9. 제 8 항에 있어서,
    상기 비교부는 상기 MTJ 셀의 저항값이 기준 저항의 저항값 보다 낮은 경우 논리 "0" 신호를 출력하고, 상기 MTJ 셀의 저항값이 기준 저항의 저항값 보다 큰 경우 논리 "1" 신호를 출력하는 것을 특징으로 하는 XOR 논리회로.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 세 개의 나란한 제 1 내지 제 3 입력 라인은 서로에 대해 세로 방향으로 배치되어 있는 것을 특징으로 하는 XOR 논리회로.
  11. 제 1 MTJ 셀을 구비하며, 상기 제 1 MTJ 셀의 저항을 제 1 저항값과 제 2 저항값 사이에서 변환시키기 위한 제 1 MTJ 셀 구동부;
    제 2 MTJ 셀을 구비하며, 상기 제 2 MTJ 셀의 저항을 제 1 저항값과 제 2 저항값 사이에서 변환시키기 위한 제 2 MTJ 셀 구동부; 및
    상기 제 1 MTJ 셀과 제 2 MTJ 셀의 저항값을 비교하여 논리 "0" 또는 논리 "1" 신호를 출력하는 비교부;를 포함하며,
    상기 각각의 MTJ 셀 구동부는:
    상기 MTJ 셀의 상하부에 각각 배치된 상부전극과 하부전극; 및
    상기 상부전극 위를 가로지르는 세 개의 나란한 제 1 내지 제 3 입력 라인;을 구비하는 것을 특징으로 하는 XOR 논리회로.
  12. 제 11 항에 있어서,
    상기 각각의 MTJ 셀은, 반강자성층; 상기 반강자성 위에 배치되며 자화 방향이 고정되어 있는 고정 강자성층; 상기 고정 강자성층 위에 배치된 터널 배리어층; 및 상기 터널 배리어층 위에 배치되며 자화 방향이 변화될 수 있는 자유 강자성층;을 포함하는 것을 특징으로 하는 XOR 논리회로.
  13. 제 12 항에 있어서,
    상기 자유 강자성층의 자화 방향은, 상기 제 1 내지 제 3 입력 라인에 인가되는 전류들 중 동일한 방향으로 인가되는 두 개 이상의 전류의 방향에 따라 결정되는 것을 특징으로 하는 XOR 논리회로.
  14. 제 13 항에 있어서,
    논리 동작시, 상기 제 1 MTJ 셀 구동부의 제 1 입력 라인에 인가되는 전류와 상기 제 2 MTJ 셀 구동부의 제 1 입력 라인에 인가되는 전류는 서로 방향이 반대이 며, 상기 제 1 MTJ 셀 구동부와 제 2 MTJ 셀 구동부의 제 2 및 제 3 입력 라인에 인가되는 전류의 방향은 입력될 논리값에 따라 결정되는 것을 특징으로 하는 XOR 논리회로.
  15. 제 14 항에 있어서,
    MTJ 셀의 저항값이 상대적으로 높은 경우를 논리 "1", 상대적으로 낮은 경우를 논리 "0"이라 할 때, 상기 제 1 MTJ 셀은 NAND 논리회로로서 동작하며, 제 2 MTJ 셀은 NOR 논리회로로서 동작하는 것을 특징으로 하는 XOR 논리회로.
  16. 제 14 항에 있어서,
    MTJ 셀의 저항값이 상대적으로 높은 경우를 논리 "1", 상대적으로 낮은 경우를 논리 "0"이라 할 때, 상기 제 1 MTJ 셀은 OR 논리회로로서 동작하며, 제 2 MTJ 셀은 AND 논리회로로서 동작하는 것을 특징으로 하는 XOR 논리회로.
  17. 제 11 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 비교부는 상기 제 1 MTJ 셀의 저항값이 제 2 MTJ 셀의 저항값과 같은 경우 논리 "0" 신호를 출력하고, 상기 제 1 MTJ 셀의 저항값이 제 2 MTJ 셀의 저항값 보다 큰 경우 논리 "1" 신호를 출력하는 것을 특징으로 하는 XOR 논리회로.
  18. 제 11 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 세 개의 나란한 제 1 내지 제 3 입력 라인은 서로에 대해 세로 방향으로 배치되어 있는 것을 특징으로 하는 XOR 논리회로.
  19. 하부 강자성층, 터널 배리어층 및 상부 강자성층이 차례로 적층된 MTJ 셀의 상면 위로 가로지르는 세 개의 나란한 제 1 내지 제 3 입력 라인에 동일한 방향으로 전류를 인가함으로써, 상기 상부 및 하부 강자성층이 동일한 방향으로 자화되도록 MTJ 셀을 초기화하는 단계;
    상기 제 1 입력 라인에 인가되는 전류의 방향을 초기화시와 반대로 유지하고, 입력될 논리값에 따라 상기 제 2 및 제 3 입력 라인에 각각 전류를 인가하는 단계; 및
    기준 저항과 MTJ 셀의 저항값을 비교하여 논리 "0" 또는 논리 "1" 신호를 출력하는 단계;를 포함하는 것을 특징으로 하는 MTJ 셀을 이용한 XOR 논리회로의 구동 방법.
  20. 제 19 항에 있어서,
    상기 제 1 내지 제 3 입력 라인에 인가되는 전류의 방향이 모두 동일한 경우 그 전류 방향에 따라 상기 하부 및 상부 강자성층의 자화 방향이 모두 바뀌고, 상기 제 1 내지 제 3 입력 라인에 인가되는 전류들 중 두 개의 전류의 방향이 동일한 경우 그 전류 방향에 따라 상기 상부 강자성층의 자화 방향만이 바뀌는 것을 특징으로 하는 XOR 논리회로의 구동 방법.
  21. 제 20 항에 있어서,
    상기 비교부는 상기 MTJ 셀의 저항값이 기준 저항의 저항값과 같은 경우 논리 "0" 신호를 출력하고, 상기 MTJ 셀의 저항값이 기준 저항의 저항값 보다 큰 경우 논리 "1" 신호를 출력하는 것을 특징으로 하는 XOR 논리회로의 구동 방법.
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