JP2006140468A - マグネチックｒａｍ - Google Patents

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Abstract

【課題】マルチビットセルアレイ構造を持つマグネチックＲＡＭを提供する。
【解決手段】基板に形成されるアクセストランジスタＴＲ、第１ないし第３抵抗変化素子ＭＴＪ１〜３及び第１ないし第３電流印加ラインＣＳＬ１〜３を備えるマグネチックＲＡＭ３００。第１ないし第３抵抗変化素子ＭＴＪ１〜３は、最上層のビットラインＢＬと前記アクセストランジスタＴＲとの間に積層され、互いに電気的に連結される。第１ないし第３電流印加ラインＣＳＬ１〜３は、前記アクセストランジスタＴＲと前記第１ないし第３抵抗変化素子ＭＴＪ１〜３との間にそれぞれ配置される。第１ないし第３抵抗変化素子ＭＴＪ１〜３は、抵抗特性が互いに同一である。マグネチックＲＡＭ３００は、マルチビットデータを抵抗変化素子に容易に書き込め、複数個の抵抗変化素子の利用時にもビット当り有効面積を縮小できる。
【選択図】図３Ａ

Description

本発明は、マグネチックＲＡＭに係り、特に、マルチビットセルアレイ構造を持つマグネチックＲＡＭに関する。
マグネチックＲＡＭは、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）より速い速度、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような集積度及びフラッシュメモリのような不揮発性メモリの特性を持ち、一つのトランジスタに複数の抵抗変化素子が連結される。マグネチックＲＡＭは、強磁性薄膜を複数層で形成して各薄膜の磁化方向による電流変化を感知することによって情報を記録／再生できる記憶素子であり、強磁性薄膜の固有特性により、高速、低電力及び高集積化が可能なだけでなく、フラッシュメモリのように不揮発性メモリ動作が可能である。
マグネチックＲＡＭは、スピンが電子の伝達現象に大きい影響を及ぼすために生じる巨大磁気抵抗（ＧｉａｎｔＭａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ：以下、ＧＭＲという）現象や、スピン偏極磁気透過現象を利用してメモリ素子が具現される。
ＧＭＲを利用したマグネチックＲＡＭは、非磁性層を挟む２つの磁性層の間でスピン方向が同じ場合と異なる場合とで抵抗が異なる現象を利用する。スピン偏極磁気透過現象を利用したマグネチックＲＡＭは、絶縁層を挟む２つの磁性層の間でスピン方向が同じ場合の方が異なる場合よりも電流透過がよく起こる現象を利用する。図１は、一般的なマグネチックＲＡＭの構造を説明する図面である。
図１は、特にスピン偏極磁気透過現象を利用するマグネチックＲＡＭの一種である。図１を参照すれば、マグネチックＲＡＭ１００は、ワードラインＷＬによって制御されるアクセストランジスタＴＲ、アクセストランジスタＴＲに連結されてデータを保存するＭＴＪ（Ｍａｇｎｅｔｉｃ ＴｕｎｎｅｌＪｕｎｃｔｉｏｎ）、デジットラインＤＬ、ＭＴＪに連結されるビットラインＢＬを備える。ＭＴＪは、固定強磁性層３０、トンネル障壁層２０及び自由強磁性層１０を備える。
自由強磁性層１０のスピン方向は、ＭＴＪの長軸に垂直な方向に流れる電流によって影響される。したがって、図１では、デジットラインＤＬがＭＴＪの長軸に垂直な方向に配置されるので、デジットラインＤＬに流れる電流が自由強磁性層１０のスピン方向を制御する。しかし、ビットラインＢＬがＭＴＪの長軸に垂直な方向に配置されるならば、ビットラインＢＬに流れる電流が自由強磁性層１０のスピン方向を制御することもある。ビットラインＢＬは、データの読み出し及び書き込みのいずれにも利用される。デジットラインＤＬは、データの書き込みのみに利用される電流ラインである。デジットラインＤＬは、ワードラインＷＬと同じ方向に配置される。
マグネチックＲＡＭ１００では、動作時にＭＴＪに垂直方向にセンシング電流が流れる。このセンシング電流は、トンネル障壁層２０を通じて流れる。自由強磁性層１０の極性のスピン方向によって、自由強磁性層１０と固定強磁性層３０とにおいて、極性のスピン方向が逆方向または同じ方向になる。この方向によって、センシング電流の電流量が変わる。
すなわち、スピン方向が異なればＭＴＪの抵抗が大きくなってセンシング電流の電流量が小さくなり、スピン方向が同一であればＭＴＪの抵抗が小さくなってセンシング電流の電流量が大きくなる。この抵抗値によってマグネチックＲＡＭ１００に保存されたデータが判別される。ここで、この抵抗値をＴＭＲ（ＴｕｎｎｅｌＭａｇｎｅｔｏＲｅｓｉｓｔａｎｃｅ）という。
マグネチックＲＡＭ１００の書き込み動作を説明する。一旦、ワードラインＷＬによってアクセストランジスタＴＲがオフとなって、デジットラインＤＬに電流が流れる。そして、ビットラインＢＬにも電流が流れれば、デジットラインＤＬとビットラインＢＬとの磁場のベクトル和によってＭＴＪの自由強磁性層１０の極性の方向が決定される。
マグネチックＲＡＭ１００の読み出し動作を説明する。ワードラインＷＬによってアクセストランジスタＴＲをターンオンさせてグラウンドへの電流経路を形成する。この時、自由強磁性層１０と固定強磁性層３０とのスピン方向が同じでＭＴＪが小さな抵抗値を持てば、ビットラインＢＬを通じて一定の電流を印加する場合にＭＴＪの電圧が相対的に小さくなる。
逆に、自由強磁性層１０と固定強磁性層３０とのスピン方向が逆になってＭＴＪが大きい抵抗値を持てば、ビットラインＢＬを通じて一定の電流を印加する場合にＭＴＪの電圧が相対的に大きくなる。すなわち、ＭＴＪの両端の電圧を測定してこの二つの電圧差を比較してマグネチックＲＡＭ１００に保存されたデータを読み出すことができる。
図２は、従来のマルチビットマグネチックＲＡＭの構造を説明する図面でああり、特許文献１に開示されている。図２のマグネチックＲＡＭ２００は、二つのＭＴＪ １１、１２が積層されている構造であって、二つのＭＴＪ １１、１２が伝導層１３によって電気的に連結される。二つのＭＴＪ １１、１２は、それぞれ異なる抵抗特性及びヒステリシス特性を持つ。
すなわち、二つのＭＴＪ１１、１２のトンネル障壁層１１３、１２３の厚さを異ならせて二つのＭＴＪ １１、１２が相異なる抵抗値を持つようにし、二つのＭＴＪ １１、１２の自由強磁性層１１２、１２２の厚さを異ならせて二つのＭＴＪ１１、１２を相異なる磁場によってスイッチングさせる。データ読み出し時には、二つのＭＴＪ １１、１２の相異なる抵抗特性を利用する。
ＭＴＪ１ １１の抵抗値をｍｉｎ（Ｒ１）、ｍａｘ（Ｒ１＋ΔＲ１）とし、ＭＴＪ２１２の抵抗値をｍｉｎ（Ｒ２）、ｍａｘ（Ｒ２＋ΔＲ２）とすれば、それぞれ書き込まれたデータが（ＭＴＪ２，ＭＴＪ１）＝００である時の全体抵抗値は、Ｒ１＋Ｒ２、（ＭＴＪ２，ＭＴＪ１）＝０１である時はＲ１＋Ｒ２＋ΔＲ１、（ＭＴＪ２，ＭＴＪ１）＝１０である時はＲ１＋Ｒ２＋ΔＲ２、（ＭＴＪ２，ＭＴＪ１）＝１１である時はＲ１＋Ｒ２＋ΔＲ１＋ΔＲ２になる。
したがって、データの読み出し時にマグネチックＲＡＭ２００に一定の電流を流せば、全体抵抗値によって他の電圧がビットラインを通じて検出されるので、この電圧によって二つのＭＴＪ １１、１２に使われた２ビットデータをセンシングできる。
データ書き込み時には、二つのＭＴＪ１１、１２の相異なるヒステリシス特性を利用する。二つのＭＴＪ １１、１２のヒステリシス特性が異なって、それぞれ他の磁場によりスイッチングされるので、デジットライン（図示せず）の電流量を調節して磁場の量を調節すれば、セルに所望のマルチビットデータを記録できる。
（ＭＴＪ２，ＭＴＪ１）＝００または（ＭＴＪ２，ＭＴＪ１）＝１１を書き込むためには、磁場を非常に高く、または非常に低くすればよい。ところが、（ＭＴＪ２，ＭＴＪ１）＝０１や（ＭＴＪ２，ＭＴＪ１）＝１０を記録するためには、書き込み動作を２回行う必要がある。すなわち、（ＭＴＪ２，ＭＴＪ１）＝１０を書き込むためには、セルにまず（ＭＴＪ２，ＭＴＪ１）＝００を書き込むための磁場を印加した後に再び（ＭＴＪ２，ＭＴＪ１）＝１０を作るための磁場を印加しなければならない。
また（ＭＴＪ２，ＭＴＪ１）＝０１を書き込むためには、セルにまず（ＭＴＪ２，ＭＴＪ１）＝１１を書き込むための磁場を印加した後、再び（ＭＴＪ２，ＭＴＪ１）＝０１を書き込むための磁場を印加しけかればならない。
したがって、図２のようなセルアレイ構造を持つマグネチックＲＡＭ２００は、書き込み動作を行うために磁場の方向及び量のいずれをも調節しなければならず、また、”０１”あるいは”１０”を書き込むためには多段階の書き込み動作を行わなければならないので、書き込み動作が複雑であるという短所がある。
また、書き込み動作時に電流の方向及び量を調節して磁場を加える場合、デジットライン及び各ＭＴＪに電流が到達する距離が異なるために正確な量の磁場を印加し難く、データの書き込みエラーが発生する恐れがある。
米国特許ＵＳ５，９３０，１６４号明細書
本発明が解決しようとする技術的課題は、容易にマルチビットデータを書き込みまたは読み出しすることができるマルチビットセルアレイ構造を持つマグネチックＲＡＭを提供するところにある。
前記技術的課題を達成するための本発明の実施形態によるマグネチックＲＡＭは、基板に形成されるアクセストランジスタ、第１ないし第３抵抗変化素子及び第１ないし第３電流印加ラインを備える。
第１ないし第３抵抗変化素子は、最上層のビットラインと前記アクセストランジスタとの間に積層され、互いに電気的に連結される。第１ないし第３電流印加ラインは、前記アクセストランジスタと前記第１ないし第３抵抗変化素子との間にそれぞれ配置される。
前記第１ないし第３抵抗変化素子は、抵抗特性が相等しい。前記第１ないし第３電流印加ラインのうち両方向に電流が流れる電流印加ラインを共有する前記第１ないし第３抵抗変化素子のうち、二つの抵抗変化素子の固定強磁性層の極性のスピン方向は互いに逆である。
前記第１ないし第３電流印加ラインのうち両方向に電流が流れる電流印加ラインを共有する前記第１ないし第３抵抗変化素子のうち、二つの抵抗変化素子には同じデータが書き込まれる。
前記マグネチックＲＡＭは、所定の伝導層が前記第１ないし第３電流印加ラインを貫通する構造を持つ。前記ビットライン及び前記第２電流印加ラインは、前記第１及び第３電流印加ラインと互いに直交して配置される。
前記第１ないし第３抵抗変化素子の長軸が前記ビットライン及び前記第２電流印加ラインと平行に配置される場合、前記第１及び第３電流印加ラインに流れる両方向電流に応答して、前記第１ないし第３抵抗変化素子にデータが書き込まれる。
前記第１ないし第３抵抗変化素子の長軸が前記ビットライン及び前記第２電流印加ラインと垂直に配置される場合、前記ビットライン及び前記第２電流印加ラインに流れる両方向電流に応答して前記第１ないし第３抵抗変化素子にデータが書き込まれる。前記第１ないし第３抵抗変化素子は、磁気抵抗素子である。前記技術的課題を達成するための本発明の他の実施形態によるマグネチックＲＡＭは、基板に形成されるアクセストランジスタ、第１及び第２抵抗変化素子及び第１及び第２電流印加ラインを備える。
第１及び第２抵抗変化素子は、最上層のビットラインと前記アクセストランジスタとの間に積層され、互いに電気的に連結される。第１及び第２電流印加ラインは、前記アクセストランジスタと前記第１及び第２抵抗変化素子との間にそれぞれ配置される。前記第１及び第２抵抗変化素子は、抵抗特性が相異なる。
前記技術的課題を達成するための本発明の他の実施形態によるｎビットデータを同時に書き込みまたは読み出しするマグネチックＲＡＭは、基板に形成されるアクセストランジスタ、第１ないし第（２ｎ−１）抵抗変化素子及び第１ないし第（２ｎ−１）電流印加ラインを備える。
第１ないし第（２ｎ−１）電流印加ラインは、前記アクセストランジスタと前記第１ないし第（２ｎ−１）抵抗変化素子との間にそれぞれ配置される。
前記技術的課題を達成するための本発明の他の実施形態による複数ビットデータを同時に書き込みまたは読み出しするマグネチックＲＡＭは、基板に形成されるアクセストランジスタ、前記アクセストランジスタの上部に交互に積層されるビットライン及びデジットライン、前記ビットライン及びデジットラインの間にそれぞれ配置されて互いに電気的に連結される複数個の抵抗変化素子を備える。
本発明の実施形態によるマグネチックＲＡＭは、マルチビットデータを抵抗変化素子に容易に書き込め、複数個の抵抗変化素子の利用時にもビット当り有効面積を縮小できる。
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照すべきである。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。
図３Ａは、本発明の実施形態によるマグネチックＲＡＭの構造を説明する図面である。図３Ｂは、図３Ａの第２電流印加ラインを説明する図面である。
図３Ａを参照すれば、データ書き込み動作時に磁場を発生させるための第１、第２、第３電流印加ラインＣＳＬ１、ＣＳＬ２、ＣＳＬ３が、アクセストランジスタＴＲと第１、第２、第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３との間にそれぞれ積層される。第１、第２、第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３は、最上層のビットラインＢＬとアクセストランジスタＴＲとの間に積層され、伝導層ＥＣ２によって互いに電気的に連結される。ビットラインＢＬは、伝導層ＥＣ１によって第１抵抗変化素子ＭＴＪ１に連結される。
伝導層ＥＣ２は、アクセストランジスタＴＲと他の伝導層ＥＣ３によって連結される。第１ないし第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３は、磁気抵抗素子である。磁気抵抗素子としてＭＴＪ、ＧＭＲ、スピン弁、強磁性体／金属半導体ハイブリッド構造、III−V族の磁性半導体複合構造、金属／半導体複合構造、準金属／半導体複合構造及びＣＭＲからなる群のうち任意の一つが使われうる。
第２電流印加ラインＣＳＬ２は、ビットラインＢＬと同じ方向に配置される。そして、第１電流印加ラインＣＳＬ１及び第３電流印加ラインＣＳＬ３は同じ方向に配置され、ビットラインＢＬと直交して配置される。
図３ＡのマグネチックＲＡＭ３００構造で、データ読み出し時にはビットラインＢＬを利用して全体電圧を測定するか、または、第１ないし第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３を通過する電流を測定する。そして、データ書き込み時には第１、第２、第３電流印加ラインＣＳＬ１、ＣＳＬ２、ＣＳＬ３を利用して、第１、第２、第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３それぞれにデータを書き込むので、簡単にマルチビットデータを書き込むことができる。すなわち、データ書き込み時に磁場の量を調節するために電流の量を調節する必要もなく、”０１”及び”１０”の書き込み時に多段階で書き込み動作を行う必要もない。
第２抵抗変化素子ＭＴＪ２は、第２電流印加ラインＣＳＬ２を貫通する伝導層ＥＣ２によって第３抵抗変化素子ＭＴＪ３と連結される。図３Ｂを参照すれば、第２電流印加ラインＣＳＬ２の構造が図示される。
伝導層ＥＣ２が第１、第２、第３電流印加ラインＣＳＬ１、ＣＳＬ２、ＣＳＬ３を貫通する構造を持つため、マグネチックＲＡＭ３００は、一般的なマグネチックＲＡＭと比較して面積の損失を低減できる。したがって、マグネチックＲＡＭ ３００の高集積化が可能である。第１、第２、第３電流印加ラインＣＳＬ１、ＣＳＬ２、ＣＳＬ３のうち、両方向に電流が流れる電流印加ラインを共有する第１、第２、第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３のうち、二つの抵抗変化素子の固定強磁性層の極性のスピン方向は、互いに逆である。
例えば、第１及び第２抵抗変化素子ＭＴＪ１、ＭＴＪ２は第１電流印加ラインＣＳＬ１を共有するが、第１電流印加ラインＣＳＬ１に流れる電流が両方向電流であれば、第１及び第２抵抗変化素子ＭＴＪ１、ＭＴＪ２の固定強磁性層の極性のスピン方向を必ず逆にする必要がある。
それにより、マグネチックＲＡＭ３００では、第１及び第２抵抗変化素子ＭＴＪ１、ＭＴＪ２には同じデータが記録され、４つの状態、すなわち、”００”、”０１”、”１０”、”１１”を発生させうる。
図４Ａは、図３ＡのマグネチックＲＡＭと等価の回路モデルである。図４Ｂは、図３ＡのマグネチックＲＡＭのデータ状態を説明する図面である。
第１、第２、第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３は、抵抗特性が相等しい。したがって、第１、第２、第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３それぞれの抵抗値はｍｉｎ（Ｒ）及びｍａｘ（Ｒ＋ΔＲ）で表現できる。第１、第２、第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３にデータ”０”が書き込まれれば、抵抗値Ｒを持ち、データ１が書き込まれれば抵抗値Ｒ＋ΔＲを持つと仮定する。
図４Ｂを参照すれば、第１、第２、第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に書き込まれたデータがいずれも”０”である場合、すなわち、総抵抗が３Ｒである場合、マグネチックＲＡＭ３００はデータ”００”を保存していることになる。
第１、第２、第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に書き込まれたデータのうち一つが”１”であり、残りは”０”である場合、すなわち、総抵抗が３Ｒ＋ΔＲである場合、マグネチックＲＡＭ３００はデータ”０１”を保存していることになる。
第１、第２、第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に書き込まれたデータが、二つは”１”であり、残りは”０”である場合、すなわち、総抵抗が３Ｒ＋Δ２Ｒである場合、マグネチックＲＡＭ３００はデータ”１０”を保存していることになる。
第１、第２、第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に書き込まれたデータがいずれも”１”である場合、すなわち、総抵抗が３Ｒ＋Δ３Ｒである場合、マグネチックＲＡＭ３００はデータ”１１”を保存していることになる。
すなわち、同じ抵抗特性を持つ第１、第２、第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３を利用してマグネチックＲＡＭ３００は、２ビットのデータを作ることができる。マグネチックＲＡＭ ３００は、両方向電流を持つ電流印加ラインの種類によって２つの構造を持つことができる。
図５は、図３ＡのマグネチックＲＡＭに記録されたデータを説明する図面である。図３ＡのマグネチックＲＡＭ３００は、第１ないし第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３の長軸がビットラインＢＬ及び第２電流印加ラインＣＳＬ２と平行に配置される構造である。この場合、第１及び第３電流印加ラインＣＳＬ１、ＣＳＬ３に流れる両方向電流に応答して、第１ないし第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３にデータが書き込まれる。
ビットラインＢＬ及び第２電流印加ラインＣＳＬ２には電流が一方向にのみ流れ、第１及び第３電流印加ラインＣＳＬ１、ＣＳＬ３には電流が二つの方向のうち一方向に選択的に流れることができる。
第１電流印加ラインＣＳＬ１に流れる電流の方向により形成される磁場は、第１及び第２抵抗変化素子ＭＴＪ１、ＭＴＪ２の両方にいずれも影響を及ぼす。
この場合、第１及び第２抵抗変化素子ＭＴＪ１、ＭＴＪ２の固定強磁性層の極性のスピン方向を互いに逆にすれば、第１電流印加ラインＣＳＬ１に流れる電流によって第１及び第２抵抗変化素子ＭＴＪ１、ＭＴＪ２に同じデータが書き込まれる。
すなわち、図３ＡのマグネチックＲＡＭ３００は、第１ないし第３電流印加ラインＣＳＬ１、ＣＳＬ２、ＣＳＬ３のうち、両方向に電流が流れる電流印加ラインを共有する第１ないし第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３のうち二つの抵抗変化素子には同じデータが書き込まれる。
第１抵抗変化素子ＭＴＪ１は、一方向にのみ電流が流れるビットラインＢＬと、両方向のうちいずれにも電流が流れる第１電流印加ラインＣＳＬ１との影響を受けてデータが書き込まれる。
第２抵抗変化素子ＭＴＪ２は、一方向にのみ電流が流れる第２電流印加ラインＣＳＬ２と、両方向のうちいずれにも電流が流れる第１電流印加ラインＣＳＬ１との影響を受けてデータが書き込まれる。
第３抵抗変化素子ＭＴＪ３は、一方向にのみ電流が流れる第２電流印加ラインＣＳＬ２と、両方向のうちいずれにも電流が流れる第３電流印加ラインＣＳＬ３との影響を受けてデータが書き込まれる。
図５を参照すれば、第１、第２抵抗変化素子ＭＴＪ１、ＭＴＪ２は、第１電流印加ラインＣＳＬ１の影響を受けて常に同じデータが記録され、第３抵抗変化素子ＭＴＪ３は、第３電流印加ラインＣＳＬ３の影響を受けてデータが記録されることが分かる。
例えば、第３電流印加ラインＣＳＬ３に流れる電流が、図３の紙面を貫通して入る方向に流れれば、第３電流印加ラインＣＳＬ３が形成する磁場の方向が第３抵抗変化素子ＭＴＪ３の固定強磁性層のスピン方向と一致するので、抵抗が小さくなり第３抵抗変化素子ＭＴＪ３には０が記録される。
第３電流印加ラインＣＳＬ３に流れる電流が図３の紙面から出る方向に流れれば、第３電流印加ラインＣＳＬ３が形成する磁場の方向が第３抵抗変化素子ＭＴＪ３の固定強磁性層のスピン方向と逆になるので、抵抗が大きくなり第３抵抗変化素子ＭＴＪ３には１が記録される。
このような方法によって、第１、第２、第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３は、４つの状態、すなわち、２ビットデータを保存することができる。データの読み出し動作時、一定量の電流をマグネチックＲＡＭ３００に印加すれば、第１ないし第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３の抵抗値の和によってビットラインＢＬに一定電圧が形成され、その電圧を測定して記録された２ビットデータを読み出すことができる。
図６Ａは、図３Ａの第１ないし第３抵抗変化素子の長軸の方向が図３Ａと異なる場合を説明する図面である。図６Ｂは、図６ＡのマグネチックＲＡＭに記録されたデータを説明する図面である。
図６Ａを参照すれば、マグネチックＲＡＭ６００は、第１、第２、第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３の長軸の方向が、ビットラインＢＬ及び第２電流印加ラインＣＳＬ２と垂直に配置される。マグネチックＲＡＭにおけるデータの書き込みは、抵抗変化素子の長軸に垂直な方向に流れる電流によって行われるので、図６Ａの場合、ビットラインＢＬ及び第２電流印加ラインＣＳＬ２に流れる両方向電流に応答して、第１、第２、第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３にデータが書き込まれる。
すなわち、第１、第３電流印加ラインＣＳＬ１、ＣＳＬ３には、電流を一方向にのみ流し、ビットラインＢＬ及び第２電流印加ラインＣＳＬ２には、電流を両方向のうち下方に選択的に流す。このときには、第２電流印加ラインＣＳＬ２を第２及び第３抵抗変化素子ＭＴＪ２及びＭＴＪ３が共有するが、第２及び第３抵抗変化素子ＭＴＪ２及びＭＴＪ３の固定強磁性層のスピン方向を逆にすれば、第２及び第３抵抗変化素子ＭＴＪ２及びＭＴＪ３にはそれぞれ同じデータが書き込まれる。
ビットラインＢＬ及び第２電流印加ラインＣＳＬ２に流れる電流の方向によって、図６Ｂのように、第１、第２、第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３にデータが書き込まれる。例えば、ビットラインＢＬに流れる電流が左向きである場合、発生する磁場の方向が第１抵抗変化素子ＭＴＪ１の固定強磁性層のスピン方向と逆であるので、抵抗が大きくなって第１抵抗変化素子ＭＴＪ１に１が記録される。
ビットラインＢＬに流れる電流が右向きである場合、発生する磁場の方向が第１抵抗変化素子ＭＴＪ１の固定強磁性層のスピン方向と同一であるので、抵抗が小さくなって第１抵抗変化素子ＭＴＪ１に０が記録される。そのような方法によって、第１ないし第３抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３は４つの状態、すなわち、２ビットデータを保存することができる。
本発明の実施形態による図３Ａ及び図６ＡのマグネチックＲＡＭ３００、６００は、３個の抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３を第１ないし第３電流印加ラインＣＳＬ１、ＣＳＬ２、ＣＳＬ３の間に積層した構造を持つ。しかし、当業者ならば、本発明が３個の抵抗変化素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３のみを備えることに限定されるものではないということが分かる。
すなわち、本発明の他の実施形態によるマグネチックＲＡＭは、基板に形成されるアクセストランジスタ、最上層のビットラインと前記アクセストランジスタとの間に積層され、互いに電気的に連結される第１〜第（２ｎ−１）抵抗変化素子、及び、前記アクセストランジスタと前記第１〜第（２ｎ−１）抵抗変化素子との間にそれぞれ配置される第１〜第（２ｎ−１）電流印加ラインを備えうる。
図３Ａのような構造を持つマグネチックＲＡＭがｎビットのマルチビット動作を行うためには、（２ｎ−１）個の可変抵抗素子が積層されればよい。
本発明の他の実施形態によるマルチビット構造を持つマグネチックＲＡＭは、図３Ａ及び図６ＡのマグネチックＲＡＭ３００、６００よりも多数の抵抗変化素子及び電流印加ラインを備える以外は、図３Ａ及び図６ＡのマグネチックＲＡＭ ３００、６００と同じ技術的思想を持つので、詳細な説明を省略する。図７は、本発明の他の実施形態によるマグネチックＲＡＭの構造を説明する図面である。
図７を参照すれば、マグネチックＲＡＭ７００は、基板ＳＵＢＳＴに形成されるアクセストランジスタＴＲ、第１及び第２抵抗変化素子ＭＴＪ１及びＭＴＪ２、並びに、第１及び第２電流印加ラインＣＳＬ１及びＣＳＬ２を備える。第１、第２抵抗変化素子ＭＴＪ１、ＭＴＪ２は、最上層のビットラインＢＬとアクセストランジスタＴＲとの間に積層され、互いに電気的に連結される。第１、第２電流印加ラインＣＳＬ１、ＣＳＬ２は、アクセストランジスタＴＲと第１、第２抵抗変化素子ＭＴＪ１、ＭＴＪ２との間にそれぞれ配置される。
マグネチックＲＡＭ７００は、二つの抵抗変化素子ＭＴＪ１、ＭＴＪ２及び二つの電流印加ラインＣＳＬ１、ＣＳＬ２を備えることを除いては、図３Ａまたは図６ＡのマグネチックＲＡＭ ３００、６００と同じ動作原理を持つ。
マグネチックＲＡＭ７００は、所定の伝導層が第１、第２電流印加ラインＣＳＬ１、ＣＳＬ２を貫通する構造を持つ。第２抵抗変化素子ＭＴＪ２は、第２電流印加ラインＣＳＬ２を貫通する伝導層によってアクセストランジスタＴＲのドレインに連結される。ビットラインＢＬ及び第２電流印加ラインＣＳＬ２は、第１電流印加ラインＣＳＬ１と互いに直交して配置される。
そして、第１、第２抵抗変化素子ＭＴＪ１、ＭＴＪ２の長軸がビットラインＢＬ及び第２電流印加ラインＣＳＬ２と垂直に配置され、ビットラインＢＬ及び第２電流印加ラインＣＳＬ２に流れる両方向電流に応答して、第１、第２抵抗変化素子ＭＴＪ１、ＭＴＪ２にデータが書き込まれる。
図７のマグネチックＲＡＭ７００が二つの抵抗変化素子ＭＴＪ１、ＭＴＪ２を利用して２ビットデータを保存するためには、第１、第２抵抗変化素子ＭＴＪ１、ＭＴＪ２は、抵抗特性が相異なる必要がある。したがって、二つの抵抗変化素子ＭＴＪ１、ＭＴＪ２のトンネル障壁層の厚さを異ならせることによって、二つの抵抗変化素子ＭＴＪ１、ＭＴＪ２に相異なる抵抗値を持たせる。
このとき、一つの抵抗変化素子の抵抗値を他の抵抗変化素子の抵抗値の２倍にすれば、図３Ａまたは図６ＡのマグネチックＲＡＭ３００、６００で同時に同じデータが書き込まれる二つの抵抗変化素子を合わせたものと同一になる。
図７のマグネチックＲＡＭ７００は、ビットラインＢＬ及び第２電流印加ラインＣＳＬ２に両方向電流を流さなければならない。第１電流印加ラインＣＳＬ１には、一方向にのみ電流を流す。
それにより、第１、第２抵抗変化素子ＭＴＪ１、ＭＴＪ２それぞれにデータを別途に書き込めるので、二つの抵抗変化素子ＭＴＪ１、ＭＴＪ２のヒステリシス特性が相異なる必要がなく、データの書き込み時に磁場の量を調節するために電流の量を調節する必要もなく、またデータ”１０”あるいは”０１”の書き込み時にも多段階で書き込み動作を行う必要がないので、書き込み動作が非常に簡単になる。
図８Ａは、図７のマグネチックＲＡＭと等価の回路モデルである。図８Ｂは、図７のマグネチックＲＡＭのデータ状態を説明する図面である。
図８Ａ及び図８Ｂを参照すれば、マグネチックＲＡＭ７００は、二つの抵抗変化素子ＭＴＪ１、ＭＴＪ２が相異なる抵抗値を持つ。第１抵抗変化素子ＭＴＪ１の抵抗値をｍｉｎ（Ｒ１）、ｍａｘ（Ｒ１＋ΔＲ１）とし、第２抵抗変化素子ＭＴＪ２の抵抗値をｍｉｎ（Ｒ２）、ｍａｘ（Ｒ２＋ΔＲ２）とすれば、マグネチックＲＡＭ７００は、各抵抗変化素子ＭＴＪ１、ＭＴＪ２に書き込まれた値によって４つの状態を持つ。
すなわち、マグネチックＲＡＭ７００は、二つの抵抗変化素子ＭＴＪ１、ＭＴＪ２がいずれも０である場合にはＲ１＋Ｒ２、第１抵抗変化素子ＭＴＪ１のみ１である場合にはＲ１＋Ｒ２＋ΔＲ１、第２抵抗変化素子ＭＴＪ２のみ１である場合にはＲ１＋Ｒ２＋ΔＲ２、二つの抵抗変化素子ＭＴＪ１、ＭＴＪ２がいずれも１である場合にはＲ１＋Ｒ２＋ΔＲ１＋ΔＲ２の抵抗値を持つ。
データの読み出し時、一定量の電流を印加すればそれぞれの抵抗値に対応する電圧レベルが発生し、ビットラインを通じてこの電圧レベルを検出すれば、マグネチックＲＡＭ７００に記録されたデータを読み出すことができる。
図９は、図７のマグネチックＲＡＭに記録されたデータを説明する図面である。
ビットラインＢＬ及び第２電流印加ラインＣＳＬ２に流れる電流がいずれも右側に流れる場合、発生した磁場の方向が第１、第２抵抗変化素子ＭＴＪ１、ＭＴＪ２の固定強磁性層のスピン方向と一致するので、抵抗が小さくなって第１、第２抵抗変化素子ＭＴＪ１、ＭＴＪ２にはいずれも０が書き込まれる。
一方、ビットラインＢＬ及び第２電流印加ラインＣＳＬ２に流れる電流がいずれも左側に流れる場合、発生した磁場の方向が第１及び第２抵抗変化素子ＭＴＪ１、ＭＴＪ２の固定強磁性層のスピン方向と逆になるので、抵抗が大きくなって第１及び第２抵抗変化素子ＭＴＪ１、ＭＴＪ２にはいずれも１が書き込まれる。
そのような方式で、マグネチックＲＡＭ７００は、二つの抵抗変化素子ＭＴＪ１、ＭＴＪ２を利用して２ビットデータを保存することができる。
図１０Ａは、図７のマグネチックＲＡＭの第１及び第２抵抗変化素子の固定強磁性層のスピン方向が図７と異なる場合を説明する図面である。
図１０Ｂは、図１０ＡのマグネチックＲＡＭに記録されたデータを説明する図面である。
図７のマグネチックＲＡＭ７００において、第１及び第２抵抗変化素子ＭＴＪ１、ＭＴＪ２の固定強磁性層のスピン方向は互いに逆である。図１０ＡのマグネチックＲＡＭ １０００において、第１及び第２抵抗変化素子ＭＴＪ１、ＭＴＪ２の固定強磁性層のスピン方向は互いに同一である。
したがって、ビットラインＢＬ及び第２電流印加ラインＣＳＬ２に流れる電流によって記録されたデータは、図１０Ｂのように現れる。
すなわち、ビットラインＢＬ及び第２電流印加ラインＣＳＬ２に流れる電流がいずれも右側に流れる場合、発生した磁場の方向が第１抵抗変化素子ＭＴＪ１の固定強磁性層のスピン方向と一致するので抵抗が小さくなり、第２抵抗変化素子ＭＴＪ２の固定強磁性層のスピン方向と逆であるので、抵抗が大きくなって第１抵抗変化素子ＭＴＪ１には０が書き込まれ、第２抵抗変化素子ＭＴＪ２には１が書き込まれる。
ビットラインＢＬ及び第２電流印加ラインＣＳＬ２に流れる電流がいずれも左側に流れる場合、発生した磁場の方向が第１抵抗変化素子ＭＴＪ１の固定強磁性層のスピン方向と逆になるので抵抗が大きくなり、第２抵抗変化素子ＭＴＪ２の固定強磁性層のスピン方向と一致するので、抵抗が小さくなって第１抵抗変化素子ＭＴＪ１には１が書き込まれ、第２抵抗変化素子ＭＴＪ２には０が書き込まれる。
そして、ビットラインＢＬに流れる電流方向と第２電流印加ラインＣＳＬ２に流れる電流方向とを逆にすれば、第１、第２抵抗変化素子ＭＴＪ１、ＭＴＪ２に同じデータを書き込める。
図７のような構造を持つマグネチックＲＡＭがｎビットのマルチビット動作を行うためには、（２ｎ−１）個の可変抵抗素子が積層されればよい。
本発明の他の実施形態によるマグネチックＲＡＭは、基板に形成されるアクセストランジスタ、前記アクセストランジスタの上部に交互に積層されるビットライン及びデジットライン及び前記ビットライン及びデジットラインの間にそれぞれ配置され、互いに電気的に連結される複数個の抵抗変化素子を備える。
本発明の他の実施形態によるマグネチックＲＡＭにおいて、ビットラインは、図３のマグネチックＲＡＭ３００及び図７のマグネチックＲＡＭ ７００におけるビットラインＢＬ及び第２電流印加ラインＣＳＬ２を含む意味である。そして、デジットラインは、図３のマグネチックＲＡＭ３００及び図７のマグネチックＲＡＭ ７００における第１及び第３電流印加ラインＣＳＬ１、ＣＳＬ３を含む概念である。
したがって、本発明の他の実施形態によるマグネチックＲＡＭは、図３及び図７のマグネチックＲＡＭ３００、７００の構造と同一であり、図３及び図７のマグネチックＲＡＭ ３００、７００については既に説明されたので、詳細な説明を省略する。
以上のように、図面及び明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。
本発明は、マグネチックＲＡＭの関連技術分野に好適に用いられる。
一般的なマグネチックＲＡＭの構造を説明する図面である。 従来のマルチビットマグネチックＲＡＭの構造を説明する図面である。 本発明の実施形態によるマグネチックＲＡＭの構造を説明する図面である。 図３Ａの第２電流印加ラインを説明する図面である。 図３ＡのマグネチックＲＡＭと等価の回路モデルを示す図面である。 図３ＡのマグネチックＲＡＭのデータ状態を説明する図面である。 図３ＡのマグネチックＲＡＭに記録されたデータを説明する図面である。 図３Ａの第１ないし第３抵抗変化素子の長軸の方向が図３Ａと異なる場合を説明する図面である。 図６ＡのマグネチックＲＡＭに記録されたデータを説明する図面である。 本発明の他の実施形態によるマグネチックＲＡＭの構造を説明する図面である。 図７のマグネチックＲＡＭと等価の回路モデルを示す図面である。 図７のマグネチックＲＡＭのデータ状態を説明する図面である。 図７のマグネチックＲＡＭに記録されたデータを説明する図面である。 図７のマグネチックＲＡＭの第１及び第２抵抗変化素子の固定強磁性層のスピン方向が図７と異なる場合を説明する図面である。 図１０ＡのマグネチックＲＡＭに記録されたデータを説明する図面である。
符号の説明
３００ マグネチックＲＡＭ
ＣＳＬ１、ＣＳＬ２、ＣＳＬ３ 第１、第２、第３電流印加ライン
ＭＴＪ１、ＭＴＪ２、ＭＴＪ３ 第１、第２、第３抵抗変化素子
ＥＣ１、ＥＣ２、ＥＣ３ 伝導層
ＢＬ ビットライン
ＴＲ アクセストランジスタ
ＷＬ ワードライン
ＳＵＢＳＴ 基板

Claims (32)

  1. 基板に形成されるアクセストランジスタと、
    最上層のビットラインと前記アクセストランジスタとの間に積層され、互いに電気的に連結される第１ないし第３抵抗変化素子と、
    前記アクセストランジスタと前記第１ないし第３抵抗変化素子との間にそれぞれ配置される第１ないし第３電流印加ラインと、を備えることを特徴とするマグネチックＲＡＭ。
  2. 前記第１ないし第３抵抗変化素子は、
    抵抗特性が相等しいことを特徴とする請求項１に記載のマグネチックＲＡＭ。
  3. 前記第１ないし第３電流印加ラインのうち両方向に電流が流れる電流印加ラインを共有する前記第１ないし第３抵抗変化素子のうち、二つの抵抗変化素子の固定強磁性層の極性のスピン方向が互いに逆であることを特徴とする請求項１に記載のマグネチックＲＡＭ。
  4. 前記第１ないし第３電流印加ラインのうち両方向に電流が流れる電流印加ラインを共有する前記第１ないし第３抵抗変化素子のうち、二つの抵抗変化素子には同じデータが書き込まれることを特徴とする請求項１に記載のマグネチックＲＡＭ。
  5. 所定の伝導層が前記第１ないし第３電流印加ラインを貫通する構造を持つことを特徴とする請求項１に記載のマグネチックＲＡＭ。
  6. 前記ビットライン及び前記第２電流印加ラインは、
    前記第１及び第３電流印加ラインと互いに直交して配置されることを特徴とする請求項１に記載のマグネチックＲＡＭ。
  7. 前記第１ないし第３抵抗変化素子の長軸が前記ビットライン及び前記第２電流印加ラインと平行に配置される場合、
    前記第１及び第３電流印加ラインに流れる両方向電流に応答して、前記第１ないし第３抵抗変化素子にデータが書き込まれることを特徴とする請求項１に記載のマグネチックＲＡＭ。
  8. 前記第１ないし第３抵抗変化素子の長軸が前記ビットライン及び前記第２電流印加ラインと垂直に配置される場合、
    前記ビットライン及び前記第２電流印加ラインに流れる両方向電流に応答して前記第１ないし第３抵抗変化素子にデータが書き込まれることを特徴とする請求項１に記載のマグネチックＲＡＭ。
  9. 前記第１ないし第３抵抗変化素子は、
    磁気抵抗素子であることを特徴とする請求項１に記載のマグネチックＲＡＭ。
  10. 基板に形成されるアクセストランジスタと、
    最上層のビットラインと前記アクセストランジスタとの間に積層され、互いに電気的に連結される第１及び第２抵抗変化素子と、
    前記アクセストランジスタと前記第１及び第２抵抗変化素子との間にそれぞれ配置される第１及び第２電流印加ラインと、を備えることを特徴とするマグネチックＲＡＭ。
  11. 前記第１及び第２抵抗変化素子は、抵抗特性が相異なることを特徴とする請求項１０に記載のマグネチックＲＡＭ。
  12. 第２抵抗変化素子の抵抗値は、第１抵抗変化素子の抵抗値の２倍であることを特徴とする請求項１０に記載のマグネチックＲＡＭ。
  13. 所定の伝導層は、前記第１及び第２電流印加ラインを貫通する構造を持つことを特徴とする請求項１０に記載のマグネチックＲＡＭ。
  14. 前記ビットライン及び前記第２電流印加ラインは、
    前記第１電流印加ラインと互いに直交して配置されることを特徴とする請求項１０に記載のマグネチックＲＡＭ。
  15. 前記第１及び第２抵抗変化素子の長軸は、前記ビットライン及び前記第２電流印加ラインと垂直に配置され、
    前記ビットライン及び前記第２電流印加ラインに流れる両方向電流に応答して、前記第１及び第２抵抗変化素子にデータが書き込まれることを特徴とする請求項１０に記載のマグネチックＲＡＭ。
  16. 前記第１及び第２抵抗変化素子は、
    磁気抵抗素子であることを特徴とする請求項１０に記載のマグネチックＲＡＭ。
  17. 基板に形成されるアクセストランジスタと、
    最上層のビットラインと前記アクセストランジスタとの間に積層され、互いに電気的に連結される第１ないし第（２ｎ−１）抵抗変化素子と、
    前記アクセストランジスタと前記第１ないし第（２ｎ−１）抵抗変化素子との間にそれぞれ配置される第１ないし第（２ｎ−１）電流印加ラインと、を備えるｎビットデータを同時に書き込みまたは読み出しすることを特徴とするマグネチックＲＡＭ。
  18. 前記第１ないし第（２ｎ−１）抵抗変化素子は、
    抵抗特性が相等しいことを特徴とする請求項１７に記載のマグネチックＲＡＭ。
  19. 前記第１ないし第（２ｎ−１）電流印加ラインのうち、両方向に電流が流れる電流印加ラインを共有する抵抗変化素子対の固定強磁性層の極性のスピン方向が互いに逆であることを特徴とする請求項１７に記載のマグネチックＲＡＭ。
  20. 前記ビットライン及び偶数番目の電流印加ラインは、
    奇数番目の電流印加ラインと互いに直交して配置されることを特徴とする請求項１７に記載のマグネチックＲＡＭ。
  21. 前記第１ないし第（２ｎ−１）抵抗変化素子の長軸が前記ビットラインと平行に配置される場合、
    奇数番目の電流印加ラインに流れる両方向電流に応答して、前記第１ないし第（２ｎ−１）抵抗変化素子にデータが書き込まれることを特徴とする請求項１７に記載のマグネチックＲＡＭ。
  22. 前記第１ないし第（２ｎ−１）抵抗変化素子の長軸が前記ビットラインと垂直に配置される場合、
    前記ビットライン及び偶数番目の電流印加ラインに流れる両方向電流に応答して、前記第１ないし第（２ｎ−１）抵抗変化素子にデータが書き込まれることを特徴とする請求項１７に記載のマグネチックＲＡＭ。
  23. 前記第１ないし第（２ｎ−１）抵抗変化素子は、
    磁気抵抗素子であることを特徴とする請求項１７に記載のマグネチックＲＡＭ。
  24. 基板に形成されるアクセストランジスタと、前記アクセストランジスタの上部に交互に積層されるビットライン及びデジットラインと、
    前記ビットライン及びデジットライン間にそれぞれ配置されて互いに電気的に連結される複数個の抵抗変化素子を備える複数ビットのデータを同時に書き込みまたは読み出しすることを特徴とするマグネチックＲＡＭ。
  25. 前記抵抗変化素子は、
    同じ抵抗特性を持つことを特徴とする請求項２４に記載のマグネチックＲＡＭ。
  26. 前記ビットラインと前記デジットラインとは互いに直交して配置され、前記抵抗変化素子の長軸が前記ビットラインと平行に配置される場合、
    前記デジットラインに流れる両方向電流に応答して、前記抵抗変化素子にデータが書き込まれることを特徴とする請求項２４に記載のマグネチックＲＡＭ。
  27. 前記ビットラインと前記デジットラインとは互いに直交して配置され、前記抵抗変化素子の長軸が前記ビットラインと垂直に配置される場合、
    前記ビットラインに流れる両方向電流に応答して、前記抵抗変化素子にデータが書き込まれることを特徴とする請求項２４に記載のマグネチックＲＡＭ。
  28. 前記ビットラインまたはデジットラインのうち、両方向に電流が流れるラインを共有する前記抵抗変化素子対の固定強磁性層の極性のスピン方向が互いに逆であることを特徴とする請求項２４に記載のマグネチックＲＡＭ。
  29. 前記ビットラインまたはデジットラインのうち、両方向に電流が流れるラインを共有する前記抵抗変化素子対には同じデータが書き込まれることを特徴とする請求項２４に記載のマグネチックＲＡＭ。
  30. 前記抵抗変化素子は、
    前記最上層のビットラインを除外したビットラインを貫通する伝導層によって互いに連結されることを特徴とする請求項２４に記載のマグネチックＲＡＭ。
  31. 前記第１ないし第（２ｎ−１）抵抗変化素子は、
    磁気抵抗素子であることを特徴とする請求項２４に記載のマグネチックＲＡＭ。
  32. 前記抵抗変化素子は、相異なる抵抗特性を持つことを特徴とする請求項２４に記載のマグネチックＲＡＭ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101866940A (zh) * 2009-04-16 2010-10-20 索尼公司 半导体存储器及其制造方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7272028B2 (en) 2005-05-27 2007-09-18 Infineon Technologies Ag MRAM cell with split conductive lines
KR100695171B1 (ko) * 2006-02-23 2007-03-14 삼성전자주식회사 마그네틱 도메인 이동을 이용하는 자기 메모리 장치
KR100850508B1 (ko) * 2006-08-04 2008-08-05 삼성전자주식회사 3차원적으로 배열된 메모리 셀 트랜지스터들을 구비하는낸드 플래시 메모리 장치
KR100837412B1 (ko) * 2006-12-12 2008-06-12 삼성전자주식회사 멀티 스택 메모리 소자
KR100814108B1 (ko) * 2006-12-12 2008-03-14 인하대학교 산학협력단 자기터널접합을 이용한 논리회로
KR100996191B1 (ko) 2007-04-25 2010-11-24 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조 방법
KR101258268B1 (ko) * 2007-07-26 2013-04-25 삼성전자주식회사 비휘발성 메모리 소자의 낸드형 저항성 메모리 셀 스트링들및 그 제조방법들
KR100858688B1 (ko) * 2007-12-06 2008-09-16 한양대학교 산학협력단 비휘발성 기억 장치 및 그 읽기 방법
FR2925747B1 (fr) * 2007-12-21 2010-04-09 Commissariat Energie Atomique Memoire magnetique a ecriture assistee thermiquement
US7919794B2 (en) * 2008-01-08 2011-04-05 Qualcomm, Incorporated Memory cell and method of forming a magnetic tunnel junction (MTJ) of a memory cell
US7804710B2 (en) * 2008-03-31 2010-09-28 International Business Machines Corporation Multi-layer magnetic random access memory using spin-torque magnetic tunnel junctions and method for write state of the multi-layer magnetic random access memory
US8482966B2 (en) * 2008-09-24 2013-07-09 Qualcomm Incorporated Magnetic element utilizing protective sidewall passivation
US8411494B2 (en) 2009-07-21 2013-04-02 Alexander Mikhailovich Shukh Three-dimensional magnetic random access memory with high speed writing
US8331141B2 (en) 2009-08-05 2012-12-11 Alexander Mikhailovich Shukh Multibit cell of magnetic random access memory with perpendicular magnetization
US8988934B2 (en) 2010-07-27 2015-03-24 Alexander Mikhailovich Shukh Multibit cell of magnetic random access memory with perpendicular magnetization
EP2466586B1 (en) * 2010-12-16 2016-03-02 Crocus Technology Multibit magnetic random access memory cell with improved read margin
JP5501277B2 (ja) * 2011-03-24 2014-05-21 株式会社東芝 不揮発性記憶装置
JP5537501B2 (ja) * 2011-06-09 2014-07-02 株式会社東芝 半導体記憶装置およびその製造方法
US8675390B2 (en) 2011-10-21 2014-03-18 Qualcomm Incorporated System and method for MRAM having controlled averagable and isolatable voltage reference
US9203015B2 (en) 2013-03-22 2015-12-01 Hisanori Aikawa Magnetic storage device
US8987846B2 (en) * 2013-03-22 2015-03-24 Yoshinori Kumura Magnetic memory and manufacturing method thereof
CN103761987A (zh) * 2014-01-08 2014-04-30 华中科技大学 一种基于阻性存储器的多位存储结构及其读写操作方法
US9747967B2 (en) 2014-09-26 2017-08-29 Intel Corporation Magnetic field-assisted memory operation
JP2017059740A (ja) * 2015-09-18 2017-03-23 富士通株式会社 磁気トンネル接合素子及び半導体記憶装置
JP2019160368A (ja) 2018-03-13 2019-09-19 東芝メモリ株式会社 半導体記憶装置
CN110277115B (zh) * 2019-06-24 2021-01-01 中国科学院微电子研究所 基于磁隧道结的存储器及其读写方法、制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003078114A (ja) * 2001-06-19 2003-03-14 Matsushita Electric Ind Co Ltd 磁気メモリとその駆動方法、およびこれを用いた磁気メモリ装置
JP2003229546A (ja) * 2002-02-05 2003-08-15 Toshiba Corp 半導体装置及びその製造方法
JP2003309251A (ja) * 2002-04-18 2003-10-31 Toshiba Corp 磁気ランダムアクセスメモリ

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5748519A (en) * 1996-12-13 1998-05-05 Motorola, Inc. Method of selecting a memory cell in a magnetic random access memory device
JP3913971B2 (ja) 1999-12-16 2007-05-09 株式会社東芝 磁気メモリ装置
JP2001217398A (ja) 2000-02-03 2001-08-10 Rohm Co Ltd 強磁性トンネル接合素子を用いた記憶装置
JP2002230965A (ja) * 2001-01-24 2002-08-16 Internatl Business Mach Corp <Ibm> 不揮発性メモリ装置
JP3892736B2 (ja) 2001-03-29 2007-03-14 株式会社東芝 半導体記憶装置
CN1270323C (zh) 2001-06-19 2006-08-16 松下电器产业株式会社 磁性存储器的驱动方法
JP2003133528A (ja) 2001-10-24 2003-05-09 Sony Corp 情報記憶装置、その情報書き込み方法およびその製造方法
EP1321941B1 (en) 2001-12-21 2005-08-17 Kabushiki Kaisha Toshiba Magnetic random access memory with stacked memory cells
US6795334B2 (en) * 2001-12-21 2004-09-21 Kabushiki Kaisha Toshiba Magnetic random access memory
KR100457159B1 (ko) * 2001-12-26 2004-11-16 주식회사 하이닉스반도체 마그네틱 램
US7042749B2 (en) 2002-05-16 2006-05-09 Micron Technology, Inc. Stacked 1T-nmemory cell structure
JP4080795B2 (ja) 2002-06-26 2008-04-23 株式会社東芝 磁気メモリ装置
US20050195673A1 (en) * 2002-07-15 2005-09-08 Yoshiaki Asao Magnetic random access memory having memory cells configured by use of tunneling magnetoresistive elements
US7196882B2 (en) * 2002-07-23 2007-03-27 Micron Technology, Inc. Magnetic tunnel junction device and its method of fabrication
US6925003B2 (en) * 2003-09-08 2005-08-02 Hewlett-Packard Development Company, L.P. Magnetic memory cell structure
US20050073878A1 (en) * 2003-10-03 2005-04-07 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-sensing level MRAM structure with different magnetoresistance ratios

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003078114A (ja) * 2001-06-19 2003-03-14 Matsushita Electric Ind Co Ltd 磁気メモリとその駆動方法、およびこれを用いた磁気メモリ装置
JP2003229546A (ja) * 2002-02-05 2003-08-15 Toshiba Corp 半導体装置及びその製造方法
JP2003309251A (ja) * 2002-04-18 2003-10-31 Toshiba Corp 磁気ランダムアクセスメモリ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101866940A (zh) * 2009-04-16 2010-10-20 索尼公司 半导体存储器及其制造方法

Also Published As

Publication number Publication date
EP1653516A3 (en) 2007-10-10
CN1822226A (zh) 2006-08-23
KR20060037562A (ko) 2006-05-03
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EP1653516A2 (en) 2006-05-03
CN100573713C (zh) 2009-12-23

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