TW202044826A - 半導體記憶裝置 - Google Patents

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Abstract

本發明提供一種可提高動作速度之半導體記憶裝置。 實施形態之半導體記憶裝置1包括周邊電路13、記憶胞陣列10、上部位元線BLU、及第1、第2連接部RCU1、RCU2。記憶胞陣列10設於周邊電路13上，且包含第1區域R1及第2區域R2。上部位元線BLU沿著第1方向D1而設於記憶胞陣列10上。第1、第2連接部RCU1、RCU2分別包含沿著正交於第1方向D1之第2方向D2而排列之接觸插塞CP1，且任一者均設於第1、第2區域R1、R2之間。上部位元線BLU包括：第1上部位元線(奇數位元線)，其經由第1連接部RCU1而連接於周邊電路13；及第2上部位元線(偶數位元線)，其經由第2連接部RCU2而連接於周邊電路13。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
已知有三維地排列有記憶胞之NAND型快閃記憶體。
本發明之實施形態提供一種可提高動作速度之半導體記憶裝置。 實施形態之半導體記憶裝置包括周邊電路、記憶胞陣列、上部位元線、及第1、第2連接部。周邊電路設於半導體基板上。記憶胞陣列係介置層間絕緣膜而設於周邊電路上，且沿著第1方向而排列有各自包含積層於層間絕緣膜上之複數個記憶胞之第1區域及第2區域。上部位元線沿著第1方向而設於記憶胞陣列上，與記憶胞電性連接。第1、第2連接部各自包括沿著正交於第1方向之第2方向而排列之接觸插塞，且任一者均設於第1、第2區域之間。上部位元線包括：第1上部位元線，其經由第1連接部之接觸插塞而連接於周邊電路；及第2上部位元線，其經由第2連接部之接觸插塞而連接於周邊電路。 根據實施形態，提供一種可提高動作速度之半導體記憶裝置。
以下，參照圖式對實施形態進行說明。於進行該說明時，在全部圖中，對共通之部分標註共通之參照符號。 1.第1實施形態 對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉於半導體基板上積層有記憶胞之三維積層型NAND型快閃記憶體為例進行說明。 1.1關於半導體記憶裝置之構成 首先，對本實施形態之半導體記憶裝置之構成進行說明。 1.1.1關於半導體記憶裝置之整體構成 圖1係本實施形態之半導體記憶裝置之方塊圖。如圖所示，NAND型快閃記憶體1包括記憶胞陣列10、列解碼器11(11-0～11-3)、驅動電路12、感測放大器13、資料鎖存器14、資料控制電路15、輸入輸出緩衝器16、及輸入輸出焊墊群17。 記憶胞陣列10包括作為非揮發性之記憶胞之集合的複數個(於本例中為4個)區塊BLK(BLK0～BLK3)。同一區塊BLK內之資料係成批地被刪除。區塊BLK之各者包括作為串接有記憶胞之NAND串18之集合的複數個(於本例中為4個)記憶組GP(GP0～GP3)。不言而喻，記憶胞陣列10內之區塊數及區塊BLK內之記憶組數為任意個。 列解碼器11-0～11-3係分別對應於區塊BLK0～BLK3而設置。而且，其對列位址進行解碼並選擇對應之區塊BLK。 驅動電路12將資料之寫入、讀出、及刪除所需之電壓供給至列解碼器11中。該電壓係由列解碼器11施加於記憶胞。 感測放大器13係於資料之讀出時，感測並放大自記憶胞讀出之資料。又，於資料之寫入時，將寫入資料傳送至記憶胞中。 資料鎖存器14係於資料之讀出時，暫時保持由感測放大器所感測之資料。又，於資料之寫入時，暫時保持寫入資料並將其傳送至感測放大器13中。 資料控制電路15對行位址進行解碼，並連接對應於行位址之資料鎖存器與輸入輸出緩衝器16。 輸入輸出緩衝器16暫時保持自資料控制電路15傳送之輸出資料、或者自外部經由輸入輸出焊墊群17而輸入之輸入資料。 輸入輸出焊墊群17包括複數個輸入輸出焊墊19。該輸入輸出焊墊19係作為用以進行半導體記憶裝置1與外部之資料之授受的輸入輸出端子而發揮功能。 1.1.2關於記憶胞陣列10 其次，對上述記憶胞陣列10之構成進行詳細說明。圖2係區塊BLK0之電路圖。區塊BLK1～BLK3亦具有相同之構成。 如圖所示，區塊BLK0包含4個記憶組GP。又，各記憶組GP包含n個(n為自然數)NAND串18。 NAND串18之各者包含例如8個記憶胞電晶體MT(MT0～MT7)、選擇電晶體ST1、ST2、與後閘極電晶體BT。記憶胞電晶體MT包括包含控制閘極與電荷儲存層之積層閘極，且不揮發地保持資料。再者，記憶胞電晶體MT之個數不限於8個，亦可為16個或32個、64個、128個等，其數量並不限定。與記憶胞電晶體MT同樣地，後閘極電晶體BT亦包括包含控制閘極與電荷儲存層之積層閘極。但，後閘極電晶體BT並非用以保持資料，而是於資料之寫入及刪除時僅作為電流路徑而發揮功能。記憶胞電晶體MT及後閘極電晶體BT係以其電流路徑串接之方式配置於選擇電晶體ST1、ST2之間。再者，後閘極電晶體BT設於記憶胞電晶體MT3與MT4之間。該串接之一端側之記憶胞電晶體MT7的電流路徑連接於選擇電晶體ST1之電流路徑之一端，另一端側之記憶胞電晶體MT0的電流路徑連接於選擇電晶體ST2之電流路徑之一端。 記憶組GP0～GP3之各選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3，且選擇電晶體ST2之閘極分別共通連接於選擇閘極線SGS0～SGS3。相對於此，位於同一區塊BLK0內之記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7，後閘極電晶體BT之控制閘極共通連接於後閘極線BG(於區塊BLK0～BLK3中，分別為BG0～BG3)。 即，字元線WL0～WL7及後閘極線BG於同一區塊BLK0內之複數個記憶組GP0～GP3之間共通地連接，與此相對，選擇閘極線SGD、SGS即便於同一區塊BLK0內亦於每個記憶組GP0～GP3獨立。 又，於記憶胞陣列10內呈矩陣狀配置之NAND串18中，位於同一列之NAND串18之選擇電晶體ST1之電流路徑的另一端共通連接於任一位元線BL(BL0～BLn，n為自然數)。即，位元線BL於複數個區塊BLK之間共通地連接NAND串18。又，選擇電晶體ST2之電流路徑之另一端共通地連接於源極線SL。源極線SL於例如複數個區塊間，共通地連接NAND串18。 如上所述，位於同一區塊BLK內之記憶胞電晶體MT之資料係成批地被刪除。相對於此，資料之讀出及寫入係對於任一區塊BLK之任一記憶組GP中之共通地連接於任一字元線WL之複數個記憶胞電晶體MT成批地進行。將該單位稱作「頁」。 其次，使用圖3及圖4對記憶胞陣列10之三維積層構造進行說明。圖3及圖4係記憶胞陣列10之立體圖及剖面圖。 如圖所示，記憶胞陣列10設於半導體基板20上。而且，記憶胞陣列10包括依序形成於半導體基板20上之後閘極電晶體層L1、記憶胞電晶體層L2、選擇電晶體層L3、及配線層L4。 後閘極電晶體層L1係作為後閘極電晶體BT而發揮功能。記憶胞電晶體層L2係作為記憶胞電晶體MT0～MT7(NAND串18)而發揮功能。選擇電晶體層L3係作為選擇電晶體ST1、ST2而發揮功能。配線層L4係作為源極線SL及位元線BL而發揮功能。 後閘極電晶體層L1包含後閘極導電層21。後閘極導電層21係以於與半導體基板20平行之第1方向及第2方向二維地擴展之方式而形成(即，第1方向及第2方向正交於積層有記憶胞之第3方向)。後閘極導電層21係於每個區塊BLK被分斷。後閘極導電層21由例如多晶矽而形成。後閘極導電層21係作為後閘極線BG而發揮功能。 又，如圖4所示，後閘極導電層21包含後閘極孔22。後閘極孔22係以掘入後閘極導電層21之方式而形成。於俯視觀察時，後閘極孔22形成為將第1方向設為長度方向之大致矩形狀。 記憶胞電晶體層L2形成於後閘極導電層L1之上層。記憶胞電晶體層L2包含字元線導電層23a～23d。字元線導電層23a～23d係夾持層間絕緣層(未圖示)而積層。字元線導電層23a～23d係於第1方向隔開特定間距而形成為於第2方向延伸之條紋狀。字元線導電層23a～23d係由例如多晶矽而形成。字元線導電層23a係作為記憶胞電晶體MT3、MT4之控制閘極(字元線WL3、WL4)而發揮功能，字元線導電層23b係作為記憶胞電晶體MT2、MT5之控制閘極(字元線WL2、WL5)而發揮功能，字元線導電層23c係作為記憶胞電晶體MT1、MT6之控制閘極(字元線WL1、WL6)而發揮功能，字元線導電層23d係作為記憶胞電晶體MT0、MT7之控制閘極(字元線WL0、WL7)而發揮功能。 又，如圖4所示，記憶胞電晶體層L2具有記憶孔24。記憶孔24係以貫通字元線導電層23a～23d之方式而形成。記憶孔24係以對準於後閘極孔22之第1方向之端部附近之方式而形成。 進而，如圖4所示，後閘極電晶體層L1及記憶胞電晶體層L2包含阻擋絕緣層25a、電荷儲存層25b、穿隧絕緣層25c、及半導體層26。半導體層26係作為NAND串18之主體(各電晶體之後閘極)而發揮功能。 如圖4所示，阻擋絕緣層25a係以特定之厚度形成於朝向後閘極孔22及記憶孔25之側壁。電荷儲存層25b係以特定之厚度形成於阻擋絕緣層25a之側面。穿隧絕緣層25c係以特定之厚度形成於電荷儲存層25b之側面。半導體層26係以接觸穿隧絕緣層25c之側面之方式而形成。半導體層26係以填埋後閘極孔22及記憶孔24之方式而形成。 自第2方向觀察時半導體層26形成為U字狀。即，半導體層26包括沿著與半導體基板20之表面垂直之方向延伸之一對柱狀部26a、與連結一對柱狀部26a之下端之連結部26b。 阻擋絕緣層25a及穿隧絕緣層25c係由例如氧化矽(SiO2 )而形成。電荷儲存層25b係由例如氮化矽(SiN)而形成。半導體層26係由多晶矽而形成。該等阻擋絕緣層25a、電荷儲存層25b、穿隧絕緣層25c、及半導體層26形成作為記憶電晶體MT而發揮功能之MONOS(Metal Oxide Nitride Oxide Semiconductor，金屬氧化物氮化物氧化物半導體)型電晶體。 關於上述後閘極電晶體層L1之構成，換言之，穿隧絕緣層25c係以包圍連結部26b之方式而形成。後閘極導電層21係以包圍連結部26b之方式而形成。 又，關於上述記憶電晶體層L2之構成，換言之，穿隧絕緣層25c係以包圍柱狀部26a之方式而形成。電荷儲存層25b係以包圍穿隧絕緣層25c之方式而形成。阻擋絕緣層25a係以包圍電荷儲存層25b之方式而形成。字元線導電層23a～23d係以包圍阻擋絕緣層25a～25c及柱狀部26a之方式而形成。 如圖3及圖4所示，選擇電晶體層L3包含導電層27a及27b。導電層27a及27b係以於第1方向隔開特定之間距之方式而形成為於第2方向延伸之條紋狀。一對導電層27a、與一對導電層27b交替地配置於第1方向。導電層27a形成於一柱狀部26a之上層，導電層27b形成於另一柱狀部26a之上層。 導電層27a及27b係由多晶矽而形成。導電層27a係作為選擇電晶體ST2之閘極(選擇閘極線SGS)而發揮功能，導電層27b係作為選擇電晶體ST1之閘極(選擇閘極線SGD)而發揮功能。 如圖4所示，選擇電晶體層L3具有孔28a及28b。孔28a及28b分別貫通導電層27a及27b。又，孔28a及28b分別與記憶孔24對準。 如圖4所示，選擇電晶體層L3包括閘極絕緣層29a及29b、以及半導體層30a及30b。閘極絕緣層29a及29b分別形成於朝向孔28a及28b之側壁。半導體層30a及30b係分別以與閘極絕緣層29a及29b接觸之方式，形成為於與半導體基板20之表面垂直之方向延伸之柱狀。 閘極絕緣層29a及29b係由例如氧化矽(SiO2 )而形成。半導體層30a及30b係由例如多晶矽而形成。 關於上述選擇電晶體層L3之構成，換言之，閘極絕緣層29a係以包圍柱狀之半導體層30a之方式而形成。導電層27a係以包圍閘極絕緣層29a及半導體層30a之方式而形成。又，閘極絕緣層29b係以包圍柱狀之半導體層30b之方式而形成。導電層27b係以包圍閘極絕緣層29b及半導體層30b之方式而形成。 如圖3及圖4所示，配線層L4形成於選擇電晶體層L3之上層。配線層L4包含源極線層31、插塞層32、及位元線層33。 源極線層31形成為於第2方向延伸之板狀。源極線層31係以與於第1方向鄰接之一對半導體層27a之上表面接觸之方式而形成。插塞層32係以與半導體層27b之上表面接觸，且於與半導體基板20之表面垂直之方向延伸之方式而形成。位元線層33係於第2方向隔開特定間距而形成為於第1方向延伸之條紋狀。位元線層33係以與插塞層32之上表面接觸之方式而形成。源極線層31、插塞層32、及位元線層33係由例如鎢(W)等金屬而形成。源極線層31係作為圖1及圖2中所說明之源極線SL而發揮功能，位元線層33係作為位元線BL而發揮功能。 將圖3及圖4所示之NAND串18之等效電路示於圖5中。如圖所示，NAND串18包括選擇電晶體ST1、ST2、記憶胞電晶體MT0～MT7、及後閘極電晶體BT。如上所述，記憶胞電晶體MT串接於選擇電晶體ST1、ST2之間。後閘極電晶體BT串接於記憶胞電晶體MT3與MT4之間。於資料之寫入及讀出時，後閘極電晶體BT通常設為接通狀態。 記憶胞電晶體MT之控制閘極連接於字元線WL，後閘極電晶體BT之控制閘極連接於後閘極線BG。而且，於圖3中沿著第2方向而排列之複數個NAND串18之集合相當於圖2中所說明之記憶組GP。 1.1.3關於列解碼器11 其次，對列解碼器11之構成進行說明。列解碼器11-0～11-3係分別與區塊BLK0～BLK3相關聯地設置，且係用以將區塊BLK0～BLK3設為選擇或者非選擇而設置。圖6表示列解碼器11-0及驅動電路12之構成。再者，列解碼器11-1～11-3之構成亦與列解碼器11-0相同。 如圖所示，列解碼器11包括區塊解碼器40及高耐壓n通道增強型(E型：閾值為正)MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體50～54(50-0～50-7、51-0～51-3、52-0～52-3、53-0～53-3、54-0～54-3)、及55。電晶體50～54均為高耐壓型，且通道區域之雜質濃度相等，又，其閾值電壓亦相等。 ＜關於區塊解碼器40＞ 首先，對區塊解碼器40進行說明。如圖6所示，區塊解碼器40包括及閘41、低耐壓n通道空乏型MOS電晶體42、高耐壓n通道空乏型(D型：閾值為負)MOS電晶體43、44、高耐壓p通道E型MOS電晶體45、及位準偏移器46。 及閘41進行由外部賦予之區塊位址BA之各位元的及運算。於區塊位址BA表示該列解碼器11-0所對應之區塊BLK0之情形時，及閘41輸出「H」位準。 位準偏移器46係將及閘41之輸出進行位準偏移後輸出。位準偏移器46係將及閘41之輸出反轉而輸出經位準偏移之信號作為信號RDECADn。又，無須將及閘41之輸出反轉即可將經位準偏移之信號供給至電晶體42。即，位準偏移器40包括低耐壓n通道E型MOS電晶體46a、46b、低耐壓p通道E型MOS電晶體46c、46d、及反相器46e。 反相器46e將及閘41之輸出反轉。電晶體46c係閘極連接於及閘41之輸出節點，且源極及後閘極被賦予電源電壓Vdd。電晶體46d其閘極連接於反相器46e之輸出節點，且源極及後閘極被賦予電源電壓Vdd。電晶體46a其汲極連接於電晶體46c之汲極，源極及後閘極被賦予負電壓VBB，且閘極連接於電晶體46d之汲極。電晶體46b其汲極連接於電晶體46d之汲極，源極及後閘極被賦予負電壓VBB，且閘極連接於電晶體46c之汲極。而且，電晶體46a、46c之汲極及電晶體46b之閘極之電位成為信號RDECADn。 電晶體42其電流路徑之一端連接於電晶體46d、46b之汲極及電晶體46a之閘極，且閘極被賦予信號BSTON。又，電晶體43其電流路徑之一端連接於電晶體42之電流路徑之另一端，電流路徑之另一端連接於信號線TG，且閘極被賦予信號BSTON。信號BSTON係於區塊解碼器40之位址資訊之讀取時被確立(「H」位準)之信號。 電晶體45其電流路徑之一端連接於信號線TG，電流路徑之另一端連接於後閘極，且閘極被輸入信號RDECADn。電晶體44其電流路徑之一端被賦予電壓VRDEC，且另一端連接於電晶體45之電流路徑之另一端，閘極連接於信號線TG。 於資料之寫入、讀出、及刪除時，在區塊位址BA與該區塊BLK0一致時，電晶體44、45設為接通狀態，藉此，對信號線TG施加電壓VRDEC(於本例中，為「H」位準)。另一方面，於區塊位址BA與該區塊BLK0不一致時，MOS電晶體44、45成為斷開狀態，信號線TG設為例如負電壓VBB(「L」位準)。 ＜關於電晶體50＞ 其次，對電晶體50進行說明。電晶體50係用以將電壓傳送至選擇區塊BLK之字元線WL者。電晶體50-0～50-7其電流路徑之一端分別連接於對應之區塊BLK0之字元線WL0～WL7，另一端分別連接於信號線CG0～CG7，且閘極分別共通地連接於信號線TG。 因此，例如在對應於選擇區塊BLK0之列解碼器11-0中，電晶體50-0～50-7設為接通狀態，字元線WL0～WL7連接於信號線CG0～CG7。另一方面，在對應於非選擇區塊BLK1～BLK3之列解碼器11-1～11-3中，電晶體50-0～50-7設為斷開狀態，字元線WL0～WL7自信號線CG0～CG7分離。 ＜關於電晶體51、52＞ 其次，對電晶體51、52進行說明。電晶體51、52係用以將電壓傳送至選擇閘極線SGD中。電晶體51-0～51-3係電流路徑之一端分別連接於對應之區塊BLK0之選擇閘極線SGD0～SGD3，另一端分別連接於信號線SGDD0～SGDD3，閘極分別共通地連接於信號線TG，且後閘極分別被賦予負電壓VBB。又，電晶體52-0～52-3係電流路徑之一端分別連接於對應之區塊BLK0之選擇閘極線SGD0～SGD3，另一端分別連接於節點SGD_COM，且閘極分別被賦予信號RDECADn，後閘極分別被賦予負電壓VBB。節點SGD_COM係負電壓VBB等使選擇電晶體ST1成為斷開狀態之電壓。 因此，例如在對應於選擇區塊BLK0之列解碼器11-0中，電晶體51-0～51-3設為接通狀態，電晶體52-0～52-3設為斷開狀態。由此，選擇區塊BLK0之選擇閘極線SGD0～SGD3連接於信號線SGDD0～SGDD3。 另一方面，在對應於非選擇區塊BLK1～BLK3之列解碼器11-1～11-3中，電晶體51-0～51-3設為斷開狀態，電晶體52-0～52-3設為接通狀態。由此，非選擇區塊BLK1～BLK3之選擇閘極線SGD0～SGD3連接於節點SGD_COM。 ＜關於電晶體53、54＞ 電晶體53、54係用以將電壓傳送至選擇閘極線SGS中，且其連接及動作與於電晶體51、52中將選擇閘極線SGD替換為選擇閘極線SGS而得者等效。 即，在對應於選擇區塊BLK0之列解碼器11-0中，電晶體53-0～53-3設為接通狀態，電晶體54-0～52-4設為斷開狀態。另一方面，在對應於非選擇區塊BLK1～BLK3之列解碼器11-1～11-3中，電晶體51-0～51-3設為斷開狀態，電晶體52-0～52-3設為接通狀態。 ＜關於電晶體55＞ 其次，對電晶體55進行說明。電晶體55係用以將電壓傳送至後閘極線BG中。電晶體55係電流路徑之一端連接於對應之區塊BLK0之後閘極線BG0，另一端連接於信號線BGD，且閘極共通地連接於信號線TG。 因此，在對應於選擇區塊BLK0之列解碼器11-0中，電晶體55設為接通狀態，在對應於非選擇區塊BLK1～BLK3之列解碼器11-1～11-3中，電晶體55設為斷開狀態。 1.1.4關於驅動電路12 其次，對驅動電路12之構成進行說明。驅動電路12將資料之寫入、讀出、及刪除所需之電壓傳送至信號線CG0～CG7、SGDD0～SGDD3、SGSD0～SGSD3、及BGD之各者中。 如圖6所示，驅動電路12包括CG驅動器60(60-0～60-7)、SGD驅動器61(61-0～61-3)、SGS驅動器62(62-0～62-3)、BG驅動器64、及電壓驅動器63。 電壓驅動器63產生區塊解碼器40及CG驅動器60中所使用之電壓。CG驅動器60-0～60-7分別將所需之電壓傳送至信號線CG0～CG7(字元線WL0～WL7)中。SGD驅動器61-0～61-3分別將所需之電壓傳送至信號線SGDD0～SGDD3(選擇閘極線SGD0～SGD3)中。SGS驅動器62-0～62-3分別將所需之電壓傳送至信號線SGSD0～SGSD3(選擇閘極線SGS0～SGS3)中。BG驅動器64將所需之電壓傳送至後閘極線BG中。 1.1.5關於感測放大器13 其次，使用圖7對感測放大器13之構成進行說明。圖7係感測放大器13之電路圖，圖7所示之構成係針對每根位元線BL而設置。 如圖所示，感測放大器13大致包括位元線接線部70、感測放大器部71、及資料保持部72。 位元線接線部70包括高耐壓型之n通道MOS電晶體73及74。電晶體73係閘極中施加有信號BLS，且電流路徑之一端連接於對應之位元線BL，另一端連接於節點BLI。電晶體74係閘極中施加有信號BIAS，且電流路徑之一端連接於對應之位元線BL，另一端施加有設為固定電位之節點BLBIAS。 感測放大器部71包括低耐壓型之n通道MOS電晶體75～82、低耐壓型之p通道MOS電晶體83～86、及電容器元件87。 MOS電晶體75係電流路徑之一端連接於對應之節點BLI，另一端連接於節點COM2，且閘極中施加有信號BLC。 MOS電晶體84係電流路徑之一端連接於節點COM2，另一端連接於節點SRCGND(例如為0 V)，且閘極連接於節點LAT。MOS電晶體80係電流路徑之一端連接於節點COM2，另一端連接於節點SRC_GND，且閘極連接於節點INV。MOS電晶體83係電流路徑之一端連接於節點COM2，另一端連接於節點COM1，且閘極連接於節點INV。MOS電晶體79係電流路徑之一端連接於節點COM2，另一端連接於節點COM1，且閘極連接於節點LAT。MOS電晶體81係電流路徑之一端連接於節點COM1，另一端連接於共通匯流排CBSA，且閘極被輸入信號SET。共通匯流排CBSA係連接感測放大器部71與資料鎖存器14之匯流排。MOS電晶體76係電流路徑之一端連接於施加有電源電壓VDD之節點N_VDD，另一端連接於節點COM1，且閘極被輸入信號BLX。MOS電晶體78係電流路徑之一端連接於節點SEN，另一端連接於節點COM1，且閘極被輸入信號XXL。MOS電晶體77係電流路徑之一端連接於節點N_VDD，另一端連接於節點SEN，且閘極被輸入信號HLL。 電容器元件87係一電極連接於節點SEN，且另一電極被輸入時脈CLK。 MOS電晶體82係電流路徑之一端連接於節點INV，另一端連接於共通匯流排CBSA，且閘極被輸入信號RST_N。MOS電晶體86係電流路徑之一端連接於節點INV，且閘極連接於節點SEN。MOS電晶體85係電流路徑之一端連接於節點N_VDD，另一端連接於MOS電晶體86之電流路徑之另一端，且閘極被輸入信號STBn。 資料保持部72對作為MOS電晶體82、86之連接節點之節點INV中的資料進行鎖存。即，資料保持部72包括n通道MOS電晶體88～90及p通道MOS電晶體91～93。 MOS電晶體88係電流路徑之一端連接於節點INV，且閘極被輸入信號STBn。MOS電晶體89係電流路徑之一端連接於節點N_VSS，另一端連接於MOS電晶體88之電流路徑之另一端，且閘極連接於節點LAT。於節點N_VSS中，施加有電壓VSS(例如0 V)。MOS電晶體92係電流路徑之一端連接於節點INV，且閘極連接於節點LAT。MOS電晶體91係電流路徑之一端連接於節點N_VDD，另一端連接於MOS電晶體92之電流路徑之另一端，且閘極被輸入信號RST_P。MOS電晶體90係電流路徑之一端連接於節點N_VSS，另一端連接於節點LAT，且閘極連接於節點INV。MOS電晶體93係電流路徑之一端連接於節點N_VDD，另一端連接於節點LAT，且閘極連接於節點INV。 上述信號SET、RST_N於重置動作時設為「H」，藉此，節點COM1、INV成為「L」位準(0 V)，節點LAT成為「H」位準(VDD)。另一方面，於通常動作時設為「L」位準，電晶體81、82成為斷開狀態。進而，信號RST_N於將感測放大器13之資料傳送至資料鎖存器14中時設為「H」位準。又，信號RST_P於重置動作時可設為「H」，於通常動作時設為「L」位準。 於上述構成中，在資料之寫入時，信號BLS設為「H」位準，位元線BL分別連接於對應之感測放大器部71。又，信號BLC設為「H」位準，電晶體75成為接通狀態。信號BIAS設為「L」位準，電晶體74為斷開狀態。進而，寫入資料自資料鎖存器14被傳送至資料保持部72中。在對應於選擇位元線(對應於應該注入電荷而使閾值上升之記憶胞之位元線)之感測放大器13中，設為節點INV＝「H」、LAT＝「L」。由此，電晶體83、79成為斷開狀態，電晶體84、80成為接通狀態，且選擇位元線被賦予0 V。在對應於非選擇位元線之感測放大器13中，設為節點INV＝「L」、LAT＝「H」。由此，電晶體84、80成為斷開狀態，電晶體83、79成為接通狀態。其結果，藉由電晶體76，非選擇位元線被充電直至VDD為止。 資料之讀出分為2次進行。於第1次讀出時，在所有感測放大器13中，信號BLS設為「H」位準，位元線BL分別連接於對應之感測放大器部71。又，信號BLC設為「H」位準，電晶體75成為接通狀態。而且，首先，電晶體76係經由電晶體83、79之電流路徑及節點COM1、COM2而對位元線BL充電。位元線BL之電位藉由電晶體75而被設定為電位VBL(例如0.5 V)。又，藉由電晶體77對電容器元件87進行充電，使節點SEN之電位上升。 若對應之記憶胞為接通狀態，則節點SEN之電位降低，電晶體86成為接通狀態。而且，藉由將信號STBn設為「H」位準，節點INV成為「H」、節點LAT成為「L」。其結果，電晶體84、80成為接通狀態，位元線BL固定為0 V。另一方面，只要對應之記憶胞為斷開狀態，則節點SEN之電位不降低，電晶體86為斷開狀態。由此，節點INV維持「L」、節點LAT維持「H」。 第2次讀出僅對在第1次讀出時判斷出對應之記憶胞為斷開狀態之位元線進行。對應於該位元線之感測放大器13之動作與第1次讀出時相同。另一方面，關於在第1次讀出時判斷出對應之記憶胞為接通狀態之位元線，於對應之感測放大器13中，電晶體74成為接通狀態，位元線BL連接於節點BLBIAS且設為固定電位。 其後，於由資料控制電路15所選擇之感測放大器13中，電晶體82成為接通狀態，保持電路72內之資料經由共通匯流排CBSA而被傳送至資料鎖存器14中。 1.2關於半導體記憶裝置1之動作 其次，對上述構成之NAND型快閃記憶體1之動作進行簡單說明。 1.2.1關於寫入動作 首先，使用圖8對寫入動作進行說明。圖8係表示寫入動作時之各配線之電位的時序圖。 如圖8所示，首先，感測放大器13將寫入資料傳送至各位元線BL中。於將電荷注入至電荷儲存層中而使閾值上升之情形時，對位元線BL施加「L」位準(例如VSS＝0 V)，於並非此情形時，施加「H」位準(例如VDD＝2.5 V)。又，藉由未圖示之源極線驅動器對源極線SL施加例如2.5 V。 又，於列解碼器11中，藉由區塊解碼器40對區塊位址BA進行解碼，於選擇區塊中設為TG＝「H」位準，列解碼器11之電晶體50、51、53成為接通狀態。又，在對應於非選擇區塊之列解碼器11中，設為TG＝「L」位準(例如VBB)，電晶體50、51、53成為斷開狀態，電晶體52、54成為接通狀態。 因此，於非選擇區塊中，藉由電晶體52、54將負電壓VBB傳送至選擇閘極線SGD、SGS中，選擇電晶體ST1、ST2均被切斷。 另一方面，於選擇區塊中，藉由SGD驅動器61及SGS驅動器62將電壓VSGD(例如4 V)傳送至對應於包含選擇頁之記憶組之選擇閘極線SGD中，將負電壓VBB傳送至選擇閘極線SGS中。由此，於該記憶組中，選擇電晶體ST1成為接通狀態，ST2成為斷開狀態。將負電壓VBB傳送至對應於其他記憶組之選擇閘極線SGD及SGS中。由此，於該等記憶組中，選擇電晶體ST1、ST2均成為斷開狀態。 其後，電壓VSGD自4 V降低至2.5 V左右。該電壓係於對位元線BL傳送「L」資料之情形時使選擇電晶體ST1接通，且於傳送「H」資料之情形時使其切斷之電壓。 而且，CG驅動器60將電壓傳送至各信號線CG中。即，對應於選擇字元線之CG驅動器60傳送VPGM，對應於非選擇字元線之CG驅動器60傳送VPASS(或者VISO)。VPGM係用以將電荷注入至電荷儲存層中之高電壓。又，VPASS係不論保持資料如何均使記憶胞電晶體接通之電壓(但，VPASS＜VPGM)。VISO係不論保持資料如何均使記憶胞電晶體斷開之電壓(VISO＜VPASS)。於是，在選擇區塊中，由於電晶體50設為接通狀態，故而該等電壓被傳送至字元線WL0～WL7中。另一方面，在非選擇區塊中，由於電晶體50設為斷開狀態，故而該等電壓未被傳送至字元線WL中。即，非選擇區塊之字元線WL0～WL7成為電性地浮動之狀態。 根據以上所述，於選擇記憶胞中，控制閘極中施加有電壓VPGM，通道成為0 V。藉此，電荷被注入至電荷儲存層中，選擇記憶胞之閾值位準上升。於非選擇記憶胞中，通道成為電性地浮動，其電位藉由與周圍之耦合而上升。藉此，選擇記憶胞之閾值位準未產生變化。 1.2.2關於讀出動作 其次，使用圖9對讀出動作進行說明。圖9係表示讀出動作時之各配線之電位的時序圖。 如圖9所示，首先，CG驅動器60產生電壓VCGRV、VREAD。電壓VCGRV係應該施加至選擇字元線中、且與欲讀出之資料(閾值位準)相應之電壓。電壓VREAD係不論保持之資料如何均使記憶胞電晶體接通之電壓(VREAD＞VCGRV)。 於選擇區塊中，由於電晶體50與寫入時同樣地設為接通狀態，故而該等電壓VCGRV及VREAD被傳送至字元線WL中。另一方面，於非選擇區塊中，由於電晶體50為斷開狀態，故而字元線WL成為電性地浮動。 其次，將電壓傳送至選擇閘極線SGD、SGS中。於選擇區塊之選擇記憶組中，藉由電晶體51、53將電壓VSGD、VSGS(例如4 V)傳送至選擇閘極線SGD、SGS中。藉此，選擇電晶體ST1、ST2成為接通狀態。於選擇區塊之非選擇記憶組中，藉由電晶體51、53將電壓VBB傳送至選擇閘極線SGD、SGS中。藉此，選擇電晶體ST1、ST2成為斷開狀態。進而，於非選擇區塊中，藉由電晶體52、54將電壓VBB傳送至選擇閘極線SGD、SGS中。藉此，選擇電晶體ST1、ST2成為斷開狀態。 又，源極線SL設為VSS，對位元線BL施加例如VBL(0.5 V)。 根據以上所述，選擇記憶胞之控制閘極中施加有電壓VCGRV，且其電流路徑電性連接於位元線BL及源極線SL。若選擇記憶胞成為接通狀態，則電流自位元線BL流入至源極線SL。藉由感測放大器13偵測該電流，而進行讀出動作。 1.3關於記憶胞陣列與周邊電路之配置 其次，對上述構成之NAND型快閃記憶體1中之記憶胞陣列10及周邊電路之配置進行說明。以下，存在將除記憶胞陣列10以外之電路稱作周邊電路之情況。 1.3.1關於晶片內之周邊電路之配置 圖10係形成有本實施形態之NAND型快閃記憶體1之半導體晶片之俯視佈局圖。 如圖所示，感測放大器13及資料鎖存器14係一併形成於記憶胞陣列10之下，且並列於沿著位元線BL之第1方向D1。進而，沿著第1方向D1而排列有資料控制電路15、輸入輸出緩衝器16、及輸入輸出焊墊群17。又，輸入輸出焊墊19集中於半導體晶片之單側，且沿著半導體晶片之一邊(第2方向D2)而排列。 1.3.2關於記憶胞陣列與感測放大器之連接 其次，對記憶胞陣列與感測放大器等之周邊電路之連接進行說明。圖11係表示記憶胞陣列10與設於其下部之感測放大器13及資料鎖存器14之連接關係的俯視圖。於圖11中，上方之圖係記憶胞陣列10之俯視圖，且尤其表示形成有位元線之情況。又，下方之圖表示配置於記憶胞陣列10下部之感測放大器13及資料鎖存器14、以及控制電路15及輸入輸出緩衝器16之佈局。圖12係沿著圖11之第1方向D1之剖面圖，且尤其表示可觀察到位元線BL0之部分之剖面構成。 如圖所示，於記憶胞陣列10上，沿著第1方向D1而形成有例如128根上部位元線BLU(BLU0～BLU127)。進而，於記憶胞陣列10內，設有與感測放大器13之連接部RCU(RCU1、RCU2)。於連接部RCU內，形成有沿著第2方向D2而排列之複數個接觸插塞CP1，且未形成記憶胞。 連接部RCU1、RCU2相互隔開地沿著第1方向而排列。因此，可認為，記憶胞陣列10藉由該等連接部RCU1、RCU2而分別被分割為包含記憶胞之集合81之第1～第3區域R1～R3。 上部位元線BLU通過該等連接部RCU上。而且，偶數上部位元線BLU0、BLU2、BLU4、…於連接部RCU2中分別與接觸插塞CP1-0、CP1-2、CP1-3連接。另一方面，奇數上部位元線BLU1、BLU3、BLU5、…於連接部RCU1中分別與接觸插塞CP1-1、CP1-3、CP1-5、…連接。 如圖11下方之圖及圖12所示，接觸插塞CP1到達至設於記憶胞陣列下部之感測放大器13。感測放大器13包括沿著第1方向而設置之感測放大器電路SAC及連接部RCL1、RCL2。 感測放大器電路SAC係針對每根上部位元線BLU而設於半導體基板20上，且具有圖7中所說明之構成。而且，複數個感測放大器電路SAC沿著第1方向而排列。 連接部RCL1、RCL2係分別對應於連接部RCU1、RCU2、且形成有對應之接觸插塞CP1之區域。即，於連接部RCL1中設置接觸插塞CP1-1、CP1-3、CP1-5、…，於連接部RCL2中設置接觸插塞CP1-0、CP1-2、CP1-4、…。 於記憶胞陣列10下部且感測放大器13上，沿著第1方向D1而形成有128根下部位元線BLL(BLL0～BLL127)。下部位元線BLL連接接觸插塞CP1及與其對應之感測放大器電路SAC。即，上部位元線BLU、下部位元線BLL、及接觸插塞CP1相當於至此所說明之位元線BL。 於感測放大器13中，在連接部RCL1與RCL2之間，依序排列有對應於奇數位元線BL1、BL3、BL5、…之感測放大器電路SAC，於夾著連接部RCL2之相反側之區域內，依序排列有對應於偶數位元線BL0、BL2、BL4、…之感測放大器電路SAC。而且，各感測放大器電路SAC、以及與其對應之接觸插塞CP1係藉由下部位元線BLL與接觸插塞CP2而電性連接。 記憶胞陣列10與感測放大器13之間之連接關係亦可如下文般進行說明。即，位元線BL包含記憶胞陣列10上之上部位元線BLU、記憶胞陣列10下部之下部位元線BLL、及連接兩者之接觸插塞CP1。 於記憶胞陣列10內，設有用以形成接觸插塞CP1之複數個連接部(第1連接部RCU1及第2連接部RCU2)，於感測放大器13內，與該等對應地設置第1連接部RCL1及第2連接部RCL2。 上部位元線BLU包含第1上部位元線BLUa、與第2上部位元線BLUb。下部位元線BLL包含第1下部位元線BLLa、與第2下部位元線BLLb。 而且，於第1連接部RCU1中，第1上部位元線BLUa連接於第1下部位元線BLLa，於第2連接部RCU2中，第2上部位元線BLUb連接於第2下部位元線BLLb。 感測放大器電路SAC沿著第1方向而排列。而且，連接於第1下部位元線BLLa之感測放大器電路SAC均設於第1連接部RCL1與第2連接部RCL2之間之區域(第1感測放大器區域)內。另一方面，連接於第2下部位元線BLLb之感測放大器電路SAC係未設於第1連接部RCL1與第2連接部RCL2之間，而設於夾著第2連接部RCL2而與第1連接部RCL1對向之區域(於圖11中為RCL2與資料鎖存器14之間之區域；第2感測放大器區域)內。 因此，第1下部位元線BLLa僅形成於第1感測放大器區域內，其長度即便最長亦為第1感測放大器區域之沿著第1方向之寬度左右。同樣地，第2下部位元線BLLb僅形成於第2感測放大器區域內，其長度即便最長亦為第2感測放大器區域之沿著第1方向之寬度左右。而且，第1、第2感測放大器區域所包含之下部位元線BLL之數量為上部位元線BLU之總數量的一半。 又，第1上部位元線BLUa彼此係介置第2上部位元線BLUb而鄰接。對於第2上部位元線BLUb而言亦相同，第2上部位元線BLUb彼此係介置第1上部位元線BLUa而鄰接。該情況對於下部位元線BLL而言亦相同。因此，第1感測放大器區域內之第1下部位元線BLLa之鄰接間隔、及第2感測放大器區域內之第2下部位元線BLLb之鄰接間隔成為上部位元線BLU之鄰接間隔的2倍。 返回到圖11及圖12繼續進行說明。感測放大器電路SAC係進而介置接觸插塞CP3(CP3-1、CP3-2)而連接於例如16位元之共通匯流排CBSA，進而，介置接觸插塞CP4而連接於資料鎖存器14。感測放大器電路SAC之數量為128個，共通匯流排CBSA之匯流排寬度為16位元。因此，資料自藉由資料控制電路15所選擇之16個之感測放大器電路SAC經由共通匯流排CBSA而被傳送至資料鎖存器14中。藉由進行8次該傳送動作，將全部感測放大器電路SAC內之資料傳送至資料鎖存器14中。 進而，資料鎖存器14內之資料係經由接觸插塞CP5、16位元組之共通匯流排CBD、及接觸插塞CP7而連接於資料控制電路15，進而，藉由16位元之資料匯流排而連接於輸入輸出緩衝器16。 圖13係更加詳細地表示NAND型快閃記憶體1之剖面構造之剖面圖，且尤其表示包含字元線接線部之區域。字元線接線部係設於記憶胞陣列10之端部，且將字元線WL及選擇閘極線SGD、SGS連接於周邊電路(列解碼器11)之區域。 如圖所示，通過設於記憶胞陣列10下部之周邊電路上之金屬配線層係遍及2層而設置(M0、M1)。圖11及圖12中所說明之下部位元線BLL係使用該金屬配線層M0、M1之任一者而形成。 進而，通過記憶胞陣列10上部之金屬配線層係遍及3層而設置(D0～D2)。源極線SL係由第1層之金屬配線層D0而形成，上部位元線BLU係由第2層之金屬配線層D1而形成。又，字元線WL及選擇閘極線SGD、SGS係經由第1層～第3層之金屬配線層D0～D2之至少任一者而連接於列解碼器11。 1.4本實施形態之效果 如上所述，若為本實施形態之構成，則可提高NAND型快閃記憶體1之動作速度。以下，對本效果進行詳細說明。 先前，於將記憶胞二維地排列於半導體基板上之NAND型快閃記憶體中，通常使用將感測放大器、資料鎖存器、及該等之控制電路與傳送系統分成兩半，且將各者配置於記憶胞陣列之兩側之結構(以下，將此種結構省略為兩側感測放大器方式)。然而，若為兩側感測放大器方式，則必須自分離之2部分將資料匯流排連接於輸入輸出焊墊。其結果，資料匯流排變長，難以進行高速之動作。 因此，於近年之NAND型快閃記憶體中，將感測放大器及資料鎖存器、以及其控制電路與傳送系統一併配置於記憶胞陣列之單側正在成為主流(以下，省略為單側感測放大器方式)。其原因之一在於，隨著要求資料之高速傳送動作，將該等資料鎖存器或傳送系統一體地集中於陣列單側且配置在接近於焊墊列之側之方式令經考慮資料匯流排線之長度減少、偏斜等所得之設計亦變得容易且容易地進行高速資料傳送。又，其原因在於，與兩側感測放大器方式相比，藉由將電路集中配置，可減少配線或驅動電路，且可縮減晶片面積。 如此，單側感測放大器方式具有較兩側感測放大器方式更為優異之方面。因此，即便於將記憶胞三維地積層於半導體基板上而成之NAND型快閃記憶體(以下，稱作三維積層型NAND型快閃記憶體)中，較佳亦為將感測放大器或資料鎖存器系統配置於記憶胞陣列下部，且於此時應用單側感測放大器方式。 圖14係作為比較例而表示將單側感測放大器方式簡單地應用於三維積層型NAND型快閃記憶體中時之記憶胞陣列及記憶胞陣列下部之周邊電路的俯視圖。圖14與上述實施形態中所說明之圖11對應，且對與實施形態相同之構成要素標註相同之參照符號。 如圖所示，記憶胞陣列10上之上部位元線BLU係在位於記憶胞陣列10外部之接觸部中，連接於記憶胞陣列10下部之下部位元線BLL且連接於感測放大器電路SAC，於感測放大器電路SAC中，經由位元線接線部之電晶體而連接於感測放大器部71。如上所述，感測放大器電路SAC係針對每根位元線而設置。因此，只要位元線BL之根數為128根，則感測放大器電路SAC亦設為128個。 若為此種構成，則有產生如下之問題之可能性。第一，下部位元線BLL變長。該問題係因將感測放大器集中於單側而引起。即，連接距接觸插塞CP1最遠之感測放大器電路SAC之下部位元線BLL0成為相當於至少通過全部感測放大器電路SAC上之長度。其成為兩側感測放大器方式之約2倍之長度。藉此，產生位元線BL中之信號延遲，進而，導致讀出時間或程式時間之劣化。又，下部位元線BLL0與BLL127之配線長度有較大不同。因此，難以進行動作時序等設計。 第二，記憶胞陣列下部中之配線擁擠變得明顯。如圖14所示，所有上部位元線BLU係於接觸部中連接於下部位元線BLL。因此，於該區域中，位元線BLL必須與BLU同樣地按照接通間距(最小加工尺寸)之設計規則而形成。因此，難以使其他配線通過該區域。該情況即便對於接近於接觸部之感測放大器電路SAC而言亦相同。即，無法使用與下部位元線BLL相同之配線層沿著第1方向形成感測放大器之控制信號線或匯流排，而需要增加記憶胞陣列下部之配線層之數量。其結果，製造成本增加。 若為本實施形態之構成，則可解決上述問題點。即，於本實施形態中，藉由將記憶胞陣列10分割為複數個區域R1～R3，使朝位元線BL之記憶胞陣列10下方之引入口分散。其結果，可緩和記憶胞陣列10下部之配線擁擠，且可實現單側感測放大器方式。 更具體而言，配線最為擁擠之部分係位元線BL與感測放大器13之連接口。由此，於記憶胞陣列10下部，使該等分散配置於複數個組中。即，首先，於第1記憶胞陣列分割部RCU1、RCL1中設置被引入記憶胞陣列10下部之第1位元線群(奇數位元線BL1、BL3、…)與第1感測放大器群(對應於奇數位元線之感測放大器電路SAC)之連接部。於分割部RCU1、RCL1中，被引入記憶胞陣列10下部之位元線BL之根數為全部128根中之一半之64根。因此，該區域內之配線擁擠與圖14之情形相比成為一半。進而，藉由該第1位元線群連接於記憶胞陣列下部之感測放大器電路SAC，沿著第1方向下部位元線BLL之數量減少，配線擁擠進一步得到緩和。 而且，於最遠之感測放大器電路SAC中連接有下部位元線BLL1之部分中，設有第2記憶胞陣列分割部RCU2、RCL2。進而，經由分割部RCU2、RCL2而設置被引入記憶胞陣列下部之第2位元線群(偶數位元線BL0、BL2、…)與第2感測放大器群(對應於偶數位元線之感測放大器電路SAC)之連接部。 如上所述，將記憶胞陣列10分割成複數個區域R1～R3，於經分割之區域R2、R3下部，連接分成組之位元線BL之各者與感測放大器13。藉此，可縮短下部位元線BLL之配線長度，且可進行高速之動作。進而，可緩和記憶胞陣列10下部中之配線擁擠、減少配線層之層數，且可降低製造成本。 2.第2實施形態 其次，對第2實施形態之半導體記憶裝置進行說明。本實施形態表示一些與上述第1實施形態不同之連接部RCU、RCL之例。以下，僅對與第1實施形態不同之方面進行說明。 2.1第1例 首先，使用圖15對第1例進行說明。圖15係表示記憶胞陣列10與設於其下部之感測放大器13及資料鎖存器14之連接關係的俯視圖，且表示與第1實施形態中所說明之圖11相同之區域。 如圖所示，本例係於第1實施形態中所說明之圖11之構成中，將連接部RCU1設於記憶胞陣列10之外部。同時，亦將連接部RCL1設於感測放大器13之外部。即便於此種情形時，亦獲得與第1實施形態相同之效果。 2.2第2例 其次，使用圖16對第2例進行說明。圖16係表示記憶胞陣列10與設於其下部之感測放大器13及資料鎖存器14之連接關係的俯視圖，且表示與第1實施形態中所說明之圖11相同之區域。 如圖所示，本例係於第1實施形態中所說明之圖11之構成中，使連接部RCU、RCL之數量為3個。藉此，記憶胞陣列10被分割成4個部分。即便於此種情形時，亦獲得與第1實施形態相同之效果。又，下部位元線BLL之平均長度與第1實施形態相比變短。因此，可進行更高速之動作。 不言而喻，連接部RCU、RCL之數量亦可為4個以上。又，亦可將第1例與第2例組合，於圖16之構成中，將任一連接部RCU設於記憶胞陣列10外部。 2.3第3例 其次，使用圖17對第3例進行說明。圖17係記憶胞陣列10之一部分區域之俯視圖，尤其表示上部位元線BLU之俯視圖案。 如圖所示，上部位元線BLU亦可以與鄰接之上部位元線BLU交叉之方式而形成。而且，亦可於交叉之區域內形成連接部RCU。例如於上部位元線BLU0與BLU1之情形時，上部位元線BLU0係由第2層金屬配線層D1形成於第1、第2區域R1、R2、及連接部RCU中。相對於此，上部位元線BLU1雖使用第2層金屬配線層形成於第1、第2區域R1、R2中，但其於連接部RCU中連接於第3層金屬配線層D3，並藉由該金屬配線層D3而通過上部位元線BLU0上。 如此，藉由將鄰接之上部位元線BLU之位置於每個區域內更換，可適當地設計上部位元線BLU之容量。進而，需要於上部位元線BLU進行更換之位置，形成用以至少將任一上部位元線BLU連接於上層之金屬配線層之接觸插塞。因此，於該區域內，只要形成連接於下部位元線BLL之接觸插塞CP1，便可抑制由設置連接部RCU所導致之面積增加。 3.第3實施形態 其次，對第3實施形態之半導體記憶裝置進行說明。本實施形態與位元線BL及感測放大器之連接方法相關，且表示與上述第1、第2實施形態不同之連接方法之例。以下，僅對與第1實施形態不同之方面進行說明。 3.1第1例 首先，使用圖18及圖19對第1例進行說明。圖18係表示記憶胞陣列10與設於其下部之感測放大器13之連接關係的俯視圖，且表示與第1實施形態中所說明之圖11相同之區域。但，為簡化而省略了連接資料鎖存器、及感測放大器與資料鎖存器之配線之圖示。又，圖19係圖18之剖面圖，且尤其表示可觀察到下部位元線BLL0之區域。 如圖所示，本例係於第1實施形態中所說明之圖11之構成中，在連接部RCL中將連接於上部位元線BLU之下部位元線BLL沿著第1方向D1配置於夾著該連接部RCL之兩側。更具體而言，係如下所述。 如上所述，偶數下部位元線BLL0、BLL2、BLL4、…係經由連接部RCL2而連接於上部位元線BLU。該等下部位元線係依序以夾著連接部RCL2而相互對向之方式而配置。換言之，下部位元線BLL0、BLL4、BLL8、…及連接於該等之感測放大器電路SAC係設於區域R3正下方。另一方面，下部位元線BLL2、BLL6、BLL10、…及連接於該等之感測放大器電路SAC係設於區域R2正下方。 奇數下部位元線BLL1、BLL3、BLL5、…係經由連接部RCL1而連接於上部位元線BLU。該等下部位元線係依序以夾著連接部RCL1而相互對向之方式而配置。換言之，下部位元線BLL1、BLL5、BLL9、…及連接於該等之感測放大器電路SAC係設於區域R2正下方。另一方面，下部位元線BLL3、BLL7、BLL11、…及連接於該等之感測放大器電路SAC係設於區域R1正下方。 如此，下部位元線BLU不僅可於連接部RCL之單側引出，亦可於兩側引出。根據本構成，可使下部位元線BLL之鄰接間隔為圖11所示之情形之兩倍，配線佈局變得容易。進而，可使各下部位元線BLL之長度為圖11所示之情形之大致一半。如此，可更加縮短下部位元線BLL之長度，且可進行高速動作。 再者，圖18及圖19雖將下部位元線於兩側引出之方法應用在了圖11中，但亦可將其應用於之前所說明之圖15至圖17中所說明之構成中。 3.2第2例 其次，使用圖20及圖21對第2例進行說明。圖20表示設於記憶胞陣列10下部之感測放大器13之電路圖與其俯視圖。圖20之俯視圖表示與圖18相同之區域。但，對於圖20，為了簡化，亦省略了連接資料鎖存器、及感測放大器與資料鎖存器之配線之圖示。又，圖21係沿著圖20中之X1-X1'線之剖面圖。 如圖20所示，感測放大器13大致可分為高耐壓電晶體區域HVR與低耐壓電晶體區域LVR此2個區域。區域HVR係對相對較高之電壓進行處理之區域，接線部70相當於該區域。區域HVR內之電晶體係例如閘極絕緣膜較厚之高耐壓電晶體。相對於此，低耐壓電晶體部LVR係對低於區域HVR之電壓進行處理之區域，感測放大器部71及資料保持部72相當於該區域。區域LVR內之電晶體係較例如區域HVR內之電晶體閘極絕緣膜更薄之低耐壓電晶體。 而且，於本例中，如圖20及圖21所示，各感測放大器電路SAC中之高耐壓電晶體區域HVR集中配置於連接部RCL之附近，低耐壓電晶體區域LVR依序配置於距連接部RCL較遠之位置。 即，連接部RCL內之接觸插塞CP1係藉由下部位元線BLL及接觸插塞CP2而連接於高耐壓電晶體區域HVR。更具體而言，係連接於電晶體73、74之電流路徑之一端。而且，電晶體73、74之電流路徑之另一端係經由接觸插塞CP10、節點BLI(設於與下部位元線BLL相同高度之金屬配線層)、及接觸插塞CP11而連接於低耐壓電晶體區域LVR。更具體而言，係連接於電晶體75之電流路徑之一端。 於上述構成中，各下部位元線BLL之長度大致相同。與此相對，配線層BLI係與圖11之下部位元線BLL同樣地，配線長度相互不同。即，於最遠之位置設有對應之區域LVR的配線層BLI0、BLI1最長，於最近之位置設有對應之區域LVR的配線層BLI126、BLI127(未圖示)最短。 亦可使用如上所述之配線方法。再者，圖20及圖21雖將感測放大器分割為區域HVR、LVR之方法應用在了圖11中，但亦可將其應用於之前所說明之圖15至圖19中所說明之構成中。 4.變化例等 如上所述，實施形態之半導體記憶裝置1包括周邊電路13、記憶胞陣列10、上部位元線BLU、及第1、第2連接部RCU1、RCU2。周邊電路13設於半導體基板20上。記憶胞陣列10係介置層間絕緣膜而設於周邊電路13上，且沿著第1方向D1而排列有分別包含積層於層間絕緣膜上之複數個記憶胞MT之第1區域R1及第2區域R2。上部位元線BLU沿著第1方向D1而設於記憶胞陣列10上，且與記憶胞MT電性連接。第1、第2連接部RCU1、RCU2分別包括沿著正交於第1方向D1之第2方向D2而排列之接觸插塞CP1，且任一者均設於第1、第2區域R1、R2之間。上部位元線BLU包括：第1上部位元線(奇數位元線)，其經由第1連接部RCU1之接觸插塞CP1而連接於周邊電路13；及第2上部位元線(偶數位元線)，其經由第2連接部RCU2之接觸插塞CP1而連接於周邊電路13。 根據本構成可提高半導體記憶裝置1之動作速度。但，實施形態並不限定於上述所說明之形態，可進行各種變形。例如，如於上述實施形態中圖10中所說明般，列舉輸入輸出焊墊19一併設於晶片之單側，且沿著與位元線BL正交之第2方向D2而排列之情形為例進行了說明。然而，如圖22之半導體晶片之俯視佈局所示，輸入輸出焊墊19亦可沿著與位元線BL平行之第1方向D1而設置。然而，就縮短資料匯流排DB之方面而言，較理想為圖11之構成。 或者，亦可為第1實施形態中所說明之兩側感測放大器方式。將該情形之俯視佈局示於圖23及圖24中。如圖所示，感測放大器13及資料鎖存器分割成2個，且配置於記憶胞陣列10下部之區域之2個部位。於此種情形時亦可應用上述實施形態。 又，圖13中所說明之2層金屬配線層M0、M1可使用於各種用途中。例如，第2層金屬配線層M1可使用於下部位元線BLL中或共通匯流排CBSA、CBD、DB等中。形成於較金屬配線層M1更下層之第1層金屬配線層M0可使用於廣泛用於例如電源線、GND(Ground，接地)線、或NAND型快閃記憶體1內之全局控制信號。 又，圖2所示之記憶胞陣列亦可設為如圖25之構成。圖25係區塊BLK0之電路圖，其他區塊BLK1～BLK3亦可具有相同之構成。如圖所示，字元線WL0～WL3、後閘極線BG、第偶數根選擇閘極線SGD0、SGD2、及第奇數根選擇閘極線SGS1、SGS3係於記憶胞陣列10之一端側引出。與此相對，字元線WL4～WL7、第偶數根選擇閘極線SGS0、SGS2、及第奇數根選擇閘極線SGD1、SGD3係於記憶胞陣列之與上述一端側相反側之另一端側引出。亦可設為此種構成。於本構成中，例如亦可將列解碼器11分割成2個列解碼器，且將該等以夾著記憶胞陣列10而相對向之方式配置。而且，可藉由一列解碼器而選擇選擇閘極線SGD0、SGD2、SGS1、SGS3、字元線WL0～WL3、及後閘極線BG，藉由另一列解碼器而選擇選擇閘極線SGS0、SGS2、SGD1、SGD3、及字元線WL4～WL7。根據本構成，可緩和驅動電路12與記憶胞陣列10之間之區域(包含列解碼器11)的選擇閘極線或字元線等配線之擁擠。 進而，於上述實施形態中，作為半導體記憶裝置，列舉三維積層型之NAND型快閃記憶體為例進行了說明。然而，作為三維積層型之NAND型快閃記憶體，並不限於圖3至圖5之構成。例如，半導體層26亦可不為U字型之形狀，而為1個柱狀。於該情形時不需要電晶體BT。又，上述實施形態可不限於應用於NAND型快閃記憶體中，亦可應用於三維地積層有記憶胞，且於記憶胞陣列正下方配置有周邊電路之半導體裝置整體中。此種半導體裝置具有例如利用非歐姆元件與電阻變化材料形成有記憶胞之ReRAM(Resistive RAM，電阻式隨機存取記憶體)。 對本發明之一些實施形態進行了說明，但該等實施形態係作為示例而提出，並未意圖限定發明之範圍。該等實施形態可以其他各種形態而實施，且在不脫離發明之主旨之範圍內可進行各種省略、替換、變更。該等實施形態或其變形係與包含於發明之範圍或主旨內同樣地，包含於申請專利範圍所記載之發明與其均等之範圍內。
1:半導體記憶裝置 10:記憶胞陣列 11,11-0~11-3:列解碼器 12:驅動電路 13:感測放大器 14:資料鎖存器 15:資料控制電路 16:輸入輸出緩衝器 17:輸入輸出焊墊群 18:NAND串 19:輸入輸出焊墊 20:半導體基板 21,23a~23d,26,27a,27b,30a,30b:半導體層 22:後閘極孔 24:記憶孔 25a:阻擋層 25b:電荷儲存層 25c,29a,29b:閘極絕緣膜 26a:柱狀部 26b:連結部 28a:孔 28b:孔 31~33:金屬層 40:區塊解碼器 41:及閘 42:MOS電晶體 43,44:MOS電晶體 45:MOS電晶體 46:位準偏移器 46a,46b:MOS電晶體 46c,46d:MOS電晶體 46e:反相器 50-0~50-7,51-0~51-3,52-0~52-3,53-0~53-3,54-0~54-3,55:MOS電晶體 60,60-0~60-7:CG驅動器 61,61-0~61-3:SGD驅動器 62,62-0~62-3:SGS驅動器 63:電壓驅動器 64:BG驅動器 70:位元線接線部 71:感測放大器部 72:資料保持部 73,74:MOS電晶體 75~82:MOS電晶體 83~86:MOS電晶體 87:電容器元件 88~90:MOS電晶體 91~93:MOS電晶體 BA:區塊位址 BG,BG0~BG3:後閘極線 BGD:信號線 BIAS:信號 BL,BL0~BLn:位元線 BLBIAS:節點 BLC:信號 BLI0:配線層 BLK0~BLK3:區塊 BLL0~BLL127:下部位元線 BLS:信號 BLU0~BLU127:上部位元線 BLX:信號 BSTON:信號 BT:後閘極電晶體 CBSA,CBD,DB:共通匯流排 CG0~CG7:信號線 CLK:時脈 COM1:節點 COM2:節點 CP1-0~CP1-127,CP2-0~CP2-127,CP3-1,CP3-2,CP4,CP5,CP7,CP8,CP9,CP10-0~CP10-5,CP11-0~CP11-5:接觸插塞 D0~D2:金屬配線層 D1:方向 D2:方向 D3:方向 GP0~GP3:記憶組 HLL:信號 HVR:高耐壓電晶體區域 INV:節點 L1:後閘極電晶體層 L2:記憶胞電晶體層 L3:選擇電晶體層 L4:配線層 LAT:節點 LVR:低耐壓電晶體區域 M0,M1:金屬配線層 MT0~MT7:記憶胞電晶體 N_VDD:節點 N_VSS:節點 R1~R3:第1～第3區域 R4:第4區域 RCL1~RCL3:連接部 RCU1~RCU3:連接部 RDECADn:信號 RST_N:信號 RST_P:信號 SAC:感測放大器電路 SEN:節點 SET:信號 SGD,SGD0~SGD3:選擇閘極線 SGD_COM:節點 SGDD0~SGDD3:信號線 SGS,SGS0~SGS3:選擇閘極線 SGS_COM:節點 SGSD0~SGSD3:信號線 SL:源極線 SRCGND:節點 ST1,ST2:選擇電晶體 STBn:信號 TG:信號線 VBB:電壓 VBL:電位 VCGRV,VREAD:電壓 VDD:電源電壓 VPASS:電壓 VPGM:電壓 VRDEC:電壓 VSS:電壓 WL,WL0~WL7:字元線 X1-X1':線 XXL:信號
圖1係第1實施形態之半導體記憶裝置之方塊圖。 圖2係第1實施形態之記憶胞陣列之電路圖。 圖3係第1實施形態之記憶胞陣列之立體圖。 圖4係第1實施形態之記憶胞陣列之剖面圖。 圖5係第1實施形態之NAND串之電路圖。 圖6係第1實施形態之列解碼器及驅動電路之方塊圖。 圖7係第1實施形態之感測放大器之電路圖。 圖8係第1實施形態之各種信號之時序圖。 圖9係第1實施形態之各種信號之時序圖。 圖10係第1實施形態之半導體記憶裝置之俯視佈局。 圖11係表示第1實施形態之記憶胞陣列與周邊電路之位置關係之俯視圖。 圖12係第1實施形態之記憶胞陣列及周邊電路之剖面圖。 圖13係第1實施形態之記憶胞陣列及周邊電路之剖面圖。 圖14係表示記憶胞陣列與周邊電路之位置關係之俯視圖。 圖15係表示第2實施形態之記憶胞陣列與周邊電路之位置關係之俯視圖。 圖16係表示第2實施形態之記憶胞陣列與周邊電路之位置關係之俯視圖。 圖17係第2實施形態之記憶胞陣列之俯視圖。 圖18係表示第3實施形態之記憶胞陣列與周邊電路之位置關係之俯視圖。 圖19係第3實施形態之記憶胞陣列及周邊電路之剖面圖。 圖20係第3實施形態之感測放大器之電路圖及俯視圖。 圖21係第3實施形態之記憶胞陣列及感測放大器之剖面圖。 圖22係第1至第3實施形態之變化例之半導體記憶裝置之俯視佈局。 圖23係第1至第3實施形態之變化例之半導體記憶裝置之俯視佈局。 圖24係第1至第3實施形態之變化例之半導體記憶裝置之俯視佈局。 圖25係第1至第3實施形態之變化例之記憶胞陣列之電路圖。
10:記憶胞陣列
14:資料鎖存器
15:資料控制電路
16:輸入輸出緩衝器
BLL0~BLL127:下部位元線
BLU0~BLU127:上部位元線
CBSA,CBD,DB:共通匯流排
CP1-0~CP1-127,CP2-0~CP2-127,CP3-1,CP3-2,CP4,CP5,CP7,CP8,CP9:接觸插塞
D2:方向
D3:方向
R1~R3:第1~第3區域
RCL1,RCL2:連接部
RCU1,RCU2:連接部
SAC:感測放大器電路

Claims (23)

  1. 一種半導體記憶裝置，其包含： 複數個字元線，其等設置於半導體基板之上，而延伸於第1方向及第2方向，並於第3方向彼此分離，上述第1至第3方向彼此交叉，上述字元線包含：與第1陣列區域對應地設置之第1部分、與第2陣列區域對應地設置之第2部分及與第3陣列區域對應地設置之第3部分，上述字元線之上述第1部分、第2部分及第3部分係配置於上述第1方向； 複數個感測放大器電路，其等設置於上述半導體基板，且於上述字元線之下； 複數個記憶體串，其等與上述字元線相交且延伸於上述第3方向； 複數個上部位元線(upper bit line)，其等設置於上述字元線之上，而延伸於上述第1方向，並於上述第2方向彼此分離； 複數個下部位元線(lower bit line)，其等設置於上述字元線之下及上述感測放大器電路之上，而延伸於上述第1方向，並於上述第2方向彼此分離，藉而於上述第3方向觀察時，分別與上述上部位元線重疊； 複數個第1接觸插塞，其等設置於第1連接區域，而延伸於上述第3方向，並分別連接上述上部位元線之一部分與上述下部位元線之一部分，上述第1連接區域係：於上述第1方向上，設置於上述字元線之上述第1部分與上述第2部分之間；及 複數個第2接觸插塞，其等設置於第2連接區域，而延伸於上述第3方向，並分別連接上述上部位元線之另一部分與上述下部位元線之另一部分，上述第2連接區域係：於上述第1方向上，設置於上述字元線之上述第2部分與上述第3部分之間。
  2. 如請求項1之半導體記憶裝置，其中 於上述第2方向觀察時，上述第1接觸插塞彼此重疊；且 於上述第2方向觀察時，上述第2接觸插塞彼此重疊。
  3. 如請求項1之半導體記憶裝置，其中 上述感測放大器電路位於配置在上述第1方向之第1電路區域、第2電路區域、第3電路區域及第4電路區域； 上述下部位元線之上述一部分係電性連接至屬於上述第1電路區域及上述第2電路區域之上述感測放大器電路；且 上述下部位元線之上述另一部分係電性連接至屬於上述第3電路區域及上述第4電路區域之上述感測放大器電路。
  4. 如請求項3之半導體記憶裝置，其中 上述第1電路區域及上述第2電路區域係於上述第1方向上設置於相反側；且 上述第3電路區域及上述第4電路區域係於上述第1方向上設置於相反側。
  5. 如請求項4之半導體記憶裝置，其中 上述第1電路區域係設置於上述字元線之上述第1部分之下； 上述第2電路區域及上述第3電路區域係設置於上述字元線之上述第2部分之下；且 上述第4電路區域係設置於上述字元線之上述第2部分之下。
  6. 如請求項1之半導體記憶裝置，其中 上述感測放大器電路之各者包含低電壓電路及高電壓電路且 上述下部位元線分別連接至上述感測放大器電路之上述高電壓電路。
  7. 如請求項1之半導體記憶裝置，其中 上述上部位元線係：延伸於上述第1方向而跨過(straddle over)上述字元線之上述第1部分、上述第1連接區域、上述字元線之上述第2部分、上述第2連接區域及上述字元線之上述第3部分。
  8. 如請求項1之半導體記憶裝置，其進一步包含： 複數個第3接觸插塞，其各連接上述下部位元線之上述一部分與上述感測放大器電路之一部分；及 複數個第4接觸插塞，其各連接上述下部位元線之上述另一部分與上述感測放大器電路之另一部分。
  9. 如請求項8之半導體記憶裝置，其中 於上述第2方向觀察時，上述第3接觸插塞彼此不重疊；且 於上述第2方向觀察時，上述第4接觸插塞彼此不重疊。
  10. 如請求項1之半導體記憶裝置，其進一步包含： 複數個資料鎖存器(data latch)，其各設置於上述半導體基板，且於上述字元線之下，並連接至上述感測放大器電路。
  11. 一種半導體記憶裝置，其包含： 複數個字元線，其等延伸於第1方向及第2方向，並於第3方向彼此分離，上述第1方向、第2方向及第3方向彼此交叉； 複數個感測放大器電路，其等於上述第3方向觀察時，部分地(partially)重疊上述字元線； 複數個記憶體串，其等與上述字元線相交，且延伸於上述第3方向； 複數個記憶體側位元線(memory-side bit line)，其等延伸於上述第1方向，並於上述第2方向彼此分離，上述記憶體側位元線包括第1、第2及第3記憶體側位元線，其中上述第2記憶體側位元線係相鄰於上述第1與第3記憶體側位元線且位於上述第1與第3記憶體側位元線之間； 複數個電路側位元線(circuit-side bit line)，其等位於上述字元線與上述感測放大器電路之間，於上述第3方向觀察時，上述電路側位元線部分地重疊上述個別的(respective)記憶體側位元線；及 複數個接觸插塞，其等延伸於上述第3方向，且分別連接上述記憶體側位元線與上述電路側位元線，上述接觸插塞包括：第1、第2及第3接觸插塞，其等分別電性連接至上述第1、第2及第3記憶體側位元線，且不沿上述第1方向也不沿上述第2方向排列(align)。
  12. 如請求項11之半導體記憶裝置，其中 上述記憶體側位元線進一步包括：第4、第5及第6記憶體側位元線，其中上述第5記憶體側位元線係相鄰於上述第4與第6記憶體側位元線且位於上述第4與第6記憶體側位元線之間，且上述第4記憶體側位元線係相鄰於上述第3記憶體側位元線； 上述電路側位元線包括第1、第2及第3電路側位元線以及第4、第5及第6電路側位元線；且 上述接觸插塞進一步包括：第4、第5及第6接觸插塞，其中上述第1及第4接觸插塞、上述第2及第5接觸插塞、以及上述第3及第6接觸插塞係分別設置於在上述第1方向上彼此分離之第1、第2及第3連接部分(connection part)； 上述第1接觸插塞係電性連接上述第1記憶體側位元線至上述第1電路側位元線，且上述第4接觸插塞係電性連接上述第4記憶體側位元線至上述第4電路側位元線； 上述第2接觸插塞係電性連接上述第2記憶體側位元線至上述第2電路側位元線，且上述第5接觸插塞電性連接上述第5記憶體側位元線至上述第5電路側位元線；且 上述第3接觸插塞係電性連接上述第3記憶體側位元線至上述第3電路側位元線，且上述第6接觸插塞係電性連接上述第6記憶體側位元線至上述第6電路側位元線。
  13. 如請求項12之半導體記憶裝置，其中 上述第1及第4接觸插塞係於上述第2方向排列； 上述第2及第5接觸插塞係於上述第2方向排列；且 上述第3及第6接觸插塞係於上述第2方向排列。
  14. 如請求項13之半導體記憶裝置，其中 上述字元線包含：第1、第2、第3及第4部分，其等分別設置於配置在上述第1方向之第1、第2、第3及第4陣列區域； 上述第1及第2部分係由上述第1連接部分所分離； 上述第2及第3部分係由上述第2連接部分所分離；且 上述第3及第4部分係由上述第3連接部分所分離。
  15. 一種半導體記憶裝置，其包含： 複數個字元線，其等延伸於第1方向及第2方向，並於第3方向彼此分離，上述第1方向、第2方向及第3方向彼此交叉，上述字元線包括：第1、第2及第3部分，其等分別設置於配置在上述第1方向之第1、第2及第3陣列區域； 複數個感測放大器電路，其等於上述第3方向觀察時，部分地重疊上述字元線； 複數個記憶體串，其等與上述字元線相交且延伸於上述第3方向； 複數個記憶體側位元線，其等延伸於上述第1方向，且於上述第2方向彼此分離； 複數個電路側位元線，其等位於上述字元線與上述感測放大器電路之間，上述電路側位元線延伸於上述第1方向，並於上述第2方向彼此分離，且於上述第3方向觀察時，部分地重疊上述個別的記憶體側位元線； 複數個第1接觸插塞，其位於第1連接區域，該第1連接區域在上述第1方向上位於上述字元線之上述第1與第2部分之間，上述第1接觸插塞延伸於上述第3方向，並分別連接上述記憶體側位元線之第1部分與上述電路側位元線之第1部分；及 複數個第2接觸插塞，其位於第2連接區域，該第2連接區域在上述第1方向上位於上述字元線之上述第2與第3部分之間，上述第2接觸插塞延伸於上述第3方向，並分別連接上述記憶體側位元線之第2部分與上述電路側位元線之第2部分。
  16. 如請求項15之半導體記憶裝置，其中 上述第1接觸插塞係於上述第2方向排列；且 上述第2接觸插塞係於上述第2方向排列。
  17. 如請求項15之半導體記憶裝置，其中 上述感測放大器電路係位於配置在上述第1方向之第1電路區域、第2電路區域、第3電路區域及第4電路區域； 上述電路側位元線之上述第1部分係電性連接至位於上述第1及第2電路區域之上述感測放大器電路；且 上述電路側位元線之上述第2部分係電性連接至位於上述第3及第4電路區域之上述感測放大器電路。
  18. 如請求項17之半導體記憶裝置，其中 上述第1及第2電路區域係位於上述字元線之上述第2部分之下；且 上述第3及第4電路區域係位於上述字元線之上述第3部分之下。
  19. 如請求項15之半導體記憶裝置，其中 上述感測放大器電路之各者包含低電壓電路及高電壓電路；且 上述電路側位元線係分別連接至上述感測放大器電路之上述高電壓電路。
  20. 如請求項15之半導體記憶裝置，其中 上述記憶體側位元線係：延伸於上述第1方向，而越過 (cross over)上述字元線之上述第1部分、上述第1連接區域、上述字元線之上述第2部分、上述第2連接區域及上述字元線之上述第3部分。
  21. 如請求項15之半導體記憶裝置，其進一步包含： 複數個第3接觸插塞，其各連接上述電路側位元線之上述第1部分與上述感測放大器電路之第1部分；及 複數個第4接觸插塞，其各連接上述電路側位元線之上述第2部分及上述感測放大器電路之第2部分。
  22. 如請求項21之半導體記憶裝置，其中 上述第3接觸插塞不於上述第2方向排列；且 上述第4接觸插塞不於上述第2方向排列。
  23. 如請求項15之半導體記憶裝置，其進一步包含： 複數個資料鎖存器，其各設置於半導體基板且於上述字元線之下，並連接至上述感測放大器電路。
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