KR20230017834A - 집적 어셈블리 및 집적 어셈블리 형성 방법 - Google Patents

집적 어셈블리 및 집적 어셈블리 형성 방법 Download PDF

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조단 디. 그린리
존 디. 홉킨스
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마이크론 테크놀로지, 인크
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Abstract

일부 실시예는 소스 구조를 갖는 집적 어셈블리를 포함한다. 소스 구조는 오름차순으로, 전도성으로 도핑된 제1 반도체 재료, 하나 이상의 제1 절연성 레이어들, 제2 전도성으로 도핑된 반도체 재료, 하나 이상의 제2 절연성 레이어들, 및 제3 전도성으로 도핑된 반도체 재료를 포함한다. 소스 구조는 제2 전도성으로 도핑된 반도체 재료를 통해 연장되는 블록들을 포함한다. 전도성 레벨들이 소스 구조 위에 있다. 채널 재료는 전도성 레벨들을 따라 수직으로 연장되고, 제2 전도성으로 도핑된 반도체 재료와 직접 접촉하도록 소스 구조로 연장된다. 하나 이상의 메모리 셀 재료들은 채널 재료와 전도성 레벨들 사이에 있다. 일부 실시예는 집적 어셈블리를 형성하는 방법을 포함한다.

Description

집적 어셈블리 및 집적 어셈블리 형성 방법
관련 특허 데이터
본 출원은 2020년 6월 2일에 출원된 미국 특허 출원 일련 번호 제16/890,296호의 우선권 및 이익을 주장하며, 그 개시 내용은 참조로 본 명세서에 집적된다.
기술 분야
집적 어셈블리(예를 들어, 집적 메모리 디바이스)를 형성하는 방법. 집적 어셈블리.
메모리는 전자 시스템에 대한 데이터 저장을 제공한다. 플래시 메모리는 메모리의 한 유형이며 최신 컴퓨터 및 디바이스에서 다양하게 사용된다. 예를 들어, 최신 개인용 컴퓨터에는 플래시 메모리 칩에 BIOS가 저장되어 있을 수 있다. 또 다른 예로서, 컴퓨터 및 기타 디바이스가 기존의 하드 드라이브를 대체하기 위해 솔리드 스테이트 드라이브의 플래시 메모리를 활용하는 것이 점점 보편화되고 있다. 또 다른 예로서, 플래시 메모리는 표준화됨에 따라 제조업체가 새로운 통신 프로토콜을 지원하고 향상된 기능을 위해 디바이스를 원격으로 업그레이드할 수 있는 기능을 제공할 수 있기 때문에 무선 전자 디바이스에서 널리 사용된다.
NAND는 플래시 메모리의 기본 아키텍처일 수 있으며, 수직으로 적층된 메모리 셀들을 포함하도록 구성될 수 있다.
NAND를 구체적으로 설명하기 전에 집적 배열 내에서 메모리 어레이의 관계를 보다 일반적으로 설명하는 것이 도움이 될 수 있다. 도 1은 액세스 라인들(1004)(예를 들어, 신호들 WL0 내지 WLm을 전도하기 위한 워드라인들) 및 제1 데이터 라인들(1006)(예를 들어, 신호들 BL0 내지 BLn을 전도하기 위한 비트라인들)과 함께 로우들 및 컬럼들로 배열된 복수의 메모리 셀들(1003)을 갖는 메모리 어레이(1002)를 포함하는 종래 기술의 디바이스(1000)의 블록도를 도시한다. 액세스 라인들(1004) 및 제1 데이터 라인들(1006)은 메모리 셀들(1003)로 및 그로부터 정보를 전송하는 데 사용될 수 있다. 로우 디코더(1007) 및 컬럼 디코더(1008)는 어드레스 라인들(1009) 상의 어드레스 신호들 A0 내지 AX를 디코딩하여 메모리 셀들(1003) 중 어느 것이 액세스되어야 하는지를 결정한다. 감지 증폭기 회로(1015)는 메모리 셀들(1003)로부터 판독된 정보의 값을 결정하도록 동작한다. I/O 회로(1017)는 메모리 어레이(1002)와 입력/출력(I/O) 라인들(1005) 사이에서 정보의 값을 전송한다. I/O 라인들(1005) 상의 신호들 DQ0 내지 DQN은 메모리 셀들(1003)로부터 판독되거나 그에 기록될 정보의 값을 나타낼 수 있다. 다른 디바이스는 I/O 라인들(1005), 어드레스 라인들(1009) 또는 제어 라인들(1020)을 통해 디바이스(1000)와 통신할 수 있다. 메모리 제어 유닛(1018)은 메모리 셀들(1003)에 대해 수행될 메모리 동작을 제어하는데 사용되며, 제어 라인들(1020) 상의 신호들을 이용한다. 디바이스(1000)는 제1 공급 라인(1030) 및 제2 공급 라인(1032) 상에서 각각 공급 전압 신호들 Vcc 및 Vss를 수신할 수 있다. 디바이스(1000)는 선택 회로(1040) 및 입력/출력(I/O) 회로(1017)를 포함한다. 선택 회로(1040)는 I/O 회로(1017)를 통해 신호들 CSEL1 내지 CSELn에 응답하여 메모리 셀들(1003)로부터 판독되거나 그에 프로그래밍될 정보의 값을 나타낼 수 있는 제1 데이터 라인들(1006) 및 제2 데이터 라인들(1013) 상의 신호를 선택할 수 있다. 컬럼 디코더(1008)는 어드레스 라인(1009) 상의 A0 내지 AX 어드레스 신호들에 기초하여 CSEL1 내지 CSELn 신호들을 선택적으로 활성화할 수 있다. 선택 회로(1040)는 판독 및 프로그래밍 동작 동안 메모리 어레이(1002)와 I/O 회로(1017) 사이의 통신을 제공하기 위해 제1 데이터 라인들(1006) 및 제2 데이터 라인들(1013) 상의 신호를 선택할 수 있다.
도 1의 메모리 어레이(1002)는 NAND 메모리 어레이일 수 있고, 도 2는 도 1의 메모리 어레이(1002)에 대해 사용될 수 있는 3차원 NAND 메모리 디바이스(200)의 개략도를 도시한다. 디바이스(200)는 전하 저장 디바이스들의 복수의 스트링들을 포함한다. 제1 방향(Z-Z')에서, 전하 저장 디바이스의 각각의 스트링은, 예를 들어, 32개의 층들(예를 들어, 층0 내지 층31) 중 하나에 대응하는 각각의 전하 저장 디바이스와 함께 서로 적층된 32개의 전하 저장 디바이스들을 포함할 수 있다. 개별 스트링의 전하 저장 디바이스들은 전하 저장 디바이스의 스트링들이 형성되는 반도체 재료(예를 들어, 폴리실리콘)의 개별의 필라(pillar)에 형성된 것과 같은 공통 채널 영역을 공유할 수 있다. 제2 방향(X-X')에서, 예를 들어, 복수의 스트링들의 16개의 제1 그룹들의 각각의 제1 그룹은 예를 들어 복수(예를 들어, 32개)의 액세스 라인들(즉, "글로벌 제어 게이트(CG) 라인들", 워드라인들, WL들이라고도 함)을 공유하는 8개의 스트링들을 포함할 수 있다. 액세스 라인들의 각각은 층 내에서 전하 저장 디바이스들을 결합할 수 있다. 동일한 액세스 라인에 의해 결합된(따라서 동일한 층에 대응) 전하 저장 디바이스들은 각각의 전하 저장 디바이스가 2비트의 정보를 저장할 수 있는 셀을 포함할 때 논리적으로 예를 들어 P0/P32, P1/P33, P2/P34 등과 같은 두 개의 페이지들로 그룹화될 수 있다. 제3 방향(Y-Y')에서, 예를 들어, 복수의 스트링들의 8개의 제2 그룹들의 각각의 제2 그룹은 8개의 데이터 라인들 중 대응하는 하나에 의해 결합된 16개의 스트링들을 포함할 수 있다. 메모리 블록의 크기는 1,024개의 페이지들 및 전체 약 16MB를 포함할 수 있다(예를 들어, 16 개의 WL들 x 32개의 층들 x 2비트 = 1,024 페이지들/블록, 블록 크기 = 1,024개의 페이지들 x 16KB/페이지 = 16MB). 스트링, 층, 액세스 라인, 데이터 라인, 제1 그룹, 제2 그룹 및/또는 페이지의 수는 도 2에 도시된 것보다 크거나 작을 수 있다.
도 3은 도 2와 관련하여 설명된 스트링들의 16개의 제1 그룹들 중 하나에 전하 저장 디바이스의 15개의 스트링들을 포함하는 X-X' 방향에서의 도 2의 3D NAND 메모리 디바이스(200)의 메모리 블록(300)의 단면도를 도시한다. 메모리 블록(300)의 복수의 스트링들은 타일 컬럼I, 타일 컬럼j 및 타일 컬럼K와 같은 복수의 서브세트들(310, 320, 330)(예를 들어, 타일 컬럼들)로 그룹화될 수 있으며, 각각의 서브세트(예를 들어, 타일 컬럼)는 메모리 블록(300)의 "부분 블록"(서브 블록)을 포함한다. 글로벌 드레인-측 선택 게이트(SGD) 라인(340)은 복수의 스트링들의 SGD들에 결합될 수 있다. 예를 들어, 글로벌 SGD 라인(340)은 복수(예를 들어, 3개)의 서브 SGD 드라이버들(332, 334, 336) 중 대응하는 하나를 통해 복수(예를 들어, 3개)의 서브 SGD 라인들(342, 344, 346)에 연결될 수 있으며, 각각의 서브 SGD 라인은 개별 서브세트(예를 들어, 타일 컬럼)에 대응한다. 서브 SGD 드라이버들(332, 334, 336)의 각각은 다른 부분 블록들과 독립적으로 대응하는 부분 블록(예를 들어, 타일 열)의 스트링들의 SGD들을 동시에 결합하거나 차단할 수 있다. 글로벌 소스-측 선택 게이트(SGS) 라인(360)은 복수의 스트링들의 SGS들에 결합될 수 있다. 예를 들어, 글로벌 SGS 라인(360)은 복수의 서브 SGS 드라이버들(322, 324, 326) 중 대응하는 하나를 통해 복수의 서브 SGS 라인들(362, 364, 366)에 결합될 수 있으며, 각각의 서브 SGS 라인은 개별의 서브세트(예를 들어, 타일 컬럼)에 대응한다. 서브 SGS 드라이버들(322, 324, 326) 각각은 다른 부분 블록들과 독립적으로 대응하는 부분 블록(예를 들어, 타일 컬럼)의 스트링들의 SGS들을 동시에 결합하거나 차단할 수 있다. 글로벌 액세스 라인(예를 들어, 글로벌 CG 라인)(350)은 복수의 스트링들 각각의 개별의 층에 대응하는 전하 저장 디바이스들을 결합할 수 있다. 각각의 글로벌 CG 라인(예를 들어, 글로벌 CG 라인(350))은 복수의 서브 스트링 드라이버들(312, 314, 316) 중 대응하는 하나를 통해 복수의 서브 액세스 라인들(예를 들어, 서브 CG 라인들)(352, 354, 356)에 결합될 수 있다. 서브 스트링 드라이버들 각각은 다른 부분 블록들 및/또는 다른 층들과 독립적으로 개별의 부분 블록 및/또는 층에 대응하는 전하 저장 디바이스들을 동시에 결합하거나 차단할 수 있다. 개별의 서브세트(예를 들어, 부분 블록) 및 개별의 층에 대응하는 전하 저장 디바이스들은 전하 저장 디바이스들의 "부분 층"(예를 들어, 단일 "타일")을 포함할 수 있다. 개별의 서브세트(예를 들어, 부분 블록)에 대응하는 스트링들은 서브 소스들(372, 374, 376)(예를 들어, "타일 소스") 중 대응하는 하나에 결합될 수 있고, 각각의 서브 소스는 개별의 전원에 결합된다.
NAND 메모리 디바이스(200)는 도 4의 개략도를 참조하여 대안적으로 설명된다.
메모리 어레이(200)는 워드라인들(2021 내지 202N), 및 비트라인들(2281 내지 228M)을 포함한다.
메모리 어레이(200)는 또한 NAND 스트링들(2061 내지 206M)을 포함한다. 각각의 NAND 스트링은 전하 저장 트랜지스터들(2081 내지 208N)을 포함한다. 전하 저장 트랜지스터들은 전하를 저장하기 위해 플로팅 게이트 재료(예를 들어, 폴리실리콘)를 사용할 수 있거나 전하를 저장하기 위해 전하 트래핑 재료(예를 들어, 실리콘 질화물, 금속 나노도트 등)를 사용할 수 있다.
전하 저장 트랜지스터들(208)은 워드라인들(202)과 스트링들(206)의 교차점에 위치한다. 전하 저장 트랜지스터들(208)은 데이터 저장을 위한 비휘발성 메모리 셀들을 나타낸다. 각각의 NAND 스트링(206)의 전하 저장 트랜지스터들(208)은 소스 선택 디바이스(예를 들어, 소스-측 선택 게이트, SGS)(210)와 드레인 선택 디바이스(예를 들어, 드레인-측 선택 게이트, SGD)(212) 사이에 직렬 소스 대 드레인으로 연결된다. 각각의 소스 선택 디바이스(210)는 스트링(206)과 소스 선택 라인(214)의 교차점에 위치되는 반면, 각각의 드레인 선택 디바이스(212)는 스트링(206)과 드레인 선택 라인(215)의 교차점에 위치된다. 선택 디바이스들(210 및 212)은 임의의 적절한 액세스 디바이스일 수 있으며 일반적으로 도 4에서 박스로 도시되어 있다.
각각의 소스 선택 디바이스(210)의 소스는 공통 소스 라인(216)에 연결된다. 각각의 소스 선택 디바이스(210)의 드레인은 대응하는 NAND 스트링(206)의 제1 전하 저장 트랜지스터(208)의 소스에 연결된다. 예를 들어, 소스 선택 디바이스(2101)의 드레인은 대응하는 NAND 스트링(2061)의 전하 저장 트랜지스터(2081)의 소스에 연결된다. 소스 선택 디바이스들(210)은 소스 선택 라인(214)에 연결된다.
각 드레인 선택 디바이스(212)의 드레인은 드레인 접촉부에서 비트라인(즉, 디지트 라인)(228)에 연결된다. 예를 들어, 드레인 선택 디바이스(2121)의 드레인은 비트라인(2281)에 연결된다. 각 드레인 선택 디바이스(212)의 소스는 대응하는 NAND 스트링(206)의 마지막 전하 저장 트랜지스터(208)의 드레인에 연결된다. 예를 들어, 드레인 선택 디바이스(2121)의 소스는 대응하는 NAND 스트링(2061)의 전하 저장 트랜지스터(208N)의 드레인에 연결된다.
전하 저장 트랜지스터(208)는 소스(230), 드레인(232), 전하 저장 영역(234), 및 제어 게이트(236)를 포함한다. 전하 저장 트랜지스터들(208)은 워드라인(202)에 결합된 그들의 제어 게이트들(236)을 갖는다. 전하 저장 트랜지스터(208)의 컬럼은 주어진 비트라인(228)에 결합된 NAND 스트링(206) 내의 트랜지스터들이다. 전하 저장 트랜지스터(208)의 로우는 주어진 워드라인(202)에 공통으로 결합된 트랜지스터들이다.
3차원 NAND 아키텍처의 수직으로 적층된 메모리 셀들은 그 아래에 정공 캐리어들을 생성한 다음 전기장을 사용하여 메모리 셀들을 따라 상향으로 정공 캐리어들을 스위핑함으로써 블록 소거될 수 있다.
트랜지스터들의 게이팅 구조들은 메모리 셀들의 블록 소거에 사용되는 정공들을 생성하는 게이트 유도 드레인 누설(GIDL)을 제공하기 위해 활용될 수 있다. 트랜지스터들은 전술한 소스-측 선택(SGS) 디바이스들일 수 있다. 메모리 셀들의 스트링들과 연관된 채널 재료는 채널 재료 필라로서 구성될 수 있고, 이러한 필라의 영역은 SGS 디바이스와 게이트 결합될 수 있다. 채널 재료 필라의 게이트 결합된 부분은 SGS 디바이스의 게이트와 겹치는 부분이다.
채널 재료 필라의 게이트 결합 부분의 적어도 일부가 고농도로 도핑되는 것이 바람직할 수 있다. 일부 애플리케이션에서 게이트 결합 부분은 고농도로 도핑된 하부 영역과 저농도로 도핑된 상부 영역 모두를 포함하는 것이 바람직할 수 있으며; 둘 모두는 SGS 디바이스의 게이트와 겹친다. 특히, 저농도로 도핑된 영역과의 겹침은 SGS 디바이스에 대해 누출 없는 "OFF" 특성을 제공하고, 고농도로 도핑된 영역과의 겹침은 SGS 디바이스에 대한 누출 GIDL 특성을 제공한다. "고농도로 도핑된" 및 "저농도로 도핑된"이라는 용어는 특정 관습적 의미보다는 서로 관련하여 사용된다. 따라서, "고농도로 도핑된" 영역은 인접한 "저농도로 도핑된" 영역보다 더 많이 도핑되고, 통상적인 의미에서 고농도의 도핑을 포함하거나 포함하지 않을 수 있다. 유사하게, "저농도로 도핑된" 영역은 인접한 "고농도로 도핑된" 영역보다 덜 많이 도핑되고, 통상적인 의미에서 저농도의 도핑을 포함하거나 포함하지 않을 수 있다. 일부 애플리케이션에서, "저농도로 도핑된"이라는 용어는 약 1018 atoms/cm3 이하의 도펀트를 갖는 반도체 재료를 지칭하고, "고농도로 도핑된"이라는 용어는 약 1022 atoms/cm3 이상의 도펀트를 갖는 반도체 재료를 지칭한다.
채널 재료는 초기에 저농도 레벨로 도핑될 수 있고, 고농도로 도핑된 영역은 밑에 있는 도핑된 반도체 재료로부터의 외부-확산에 의해 형성될 수 있다.
집적 메모리(예를 들어, NAND 메모리)를 형성하는 개선된 방법을 개발하는 것이 요망된다. 개선된 메모리 디바이스를 개발하는 것이 또한 요구된다.
도 1은 메모리 셀들을 구비한 메모리 어레이를 갖는 종래 기술의 메모리 디바이스의 블록도를 도시한다.
도 2는 3D NAND 메모리 디바이스 형태의 도 1의 종래 기술 메모리 디바이스의 개략도를 도시한다.
도 3은 X-X' 방향에서 도 2의 종래 기술 3D NAND 메모리 디바이스의 단면도를 도시한다.
도 4는 종래 기술의 NAND 메모리 어레이의 개략도이다.
도 5 및 5a는 예시적인 메모리 디바이스를 형성하기 위한 예시적인 실시예 방법의 예시적인 프로세스 단계에서 예시적인 집적 어셈블리의 개략적인 측단면도(도 5) 및 개략적인 평면도(도 5a)이다. 도 5의 측단면도는 도 5a의 라인 5-5를 따른 것이다.
도 6 및 6a는 도 5 및 5a의 프로세스 단계에 이어지는 예시적인 프로세스 단계에서 도 5 및 5a의 예시적인 집적 어셈블리의 개략적인 측단면도(도 6) 및 개략적인 평면도(도 6a)이다. 도 6의 측단면도는 도 6a의 라인 6-6을 따른 것이다.
도 7은 도 6의 프로세스 단계에 이어지는 예시적인 프로세스 단계에서 도 5의 예시적인 집적 어셈블리의 개략적인 측단면도이다.
도 8 및 8a는 도 7의 프로세스 단계에 이어지는 예시적인 프로세스 단계에서 도 5 및 5a의 예시적인 집적 어셈블리의 개략적인 측단면도(도 8) 및 개략적인 평면도(도 8a)이다. 도 8의 측단면도는 도 8a의 라인 8-8을 따른 것이다.
도 9 내지 도 11은 도 8에 이어지는 예시적인 순차적 프로세스 단계에서 도 5의 예시적인 집적 어셈블리의 개략적인 측단면도이다.
도 11a는 도 11의 영역 A의 개략적인 측단면도이다.
도 12 내지 도 19는 도 11에 이어지는 예시적인 순차적 프로세스 단계에서 도 5의 예시적인 집적 어셈블리의 개략적인 측단면도이다. 도 19는 예시적인 메모리 디바이스를 예시하기 위해 고려될 수 있다.
도 19a는 도 19의 층을 따른 개략적인 평면도이다. 도 19의 측단면도는 도 19a의 라인 19-19를 따른 것이다.
도 20은 다른 예시적인 집적 어셈블리의 개략적인 측단면도이다.
일부 실시예는 메모리 디바이스를 형성하는 새로운 방법을 포함한다. 메모리 디바이스는 전도성 소스 구조 위에 수직으로 적층된 메모리 셀 레벨들을 가질 수 있다. 전도성 소스 구조의 영역에 희생 재료가 제공될 수 있고, 희생 재료 내에 지지 블록이 제공될 수 있다. 희생 재료는 공극을 남기기 위해 제거될 수 있고, 지지 블록은 공극 위의 구조에 대한 지지를 제공하기 위해 남을 수 있다. 그 다음, 전도성으로 도핑된 반도체 재료가 공극 내에 형성될 수 있다. 일부 실시예는 전도성 소스 구조의 전도성으로 도핑된 반도체 재료를 통해 연장되는 지지 블록을 갖는 집적 어셈블리를 포함한다. 예시적인 실시예는 도 5 내지 20을 참조하여 설명된다.
도 5를 참조하면, 집적 어셈블리(10)는 베이스(12) 위에 절연성 재료(14)를 포함한다.
베이스(12)는 반도체 재료를 포함할 수 있고; 예를 들어, 단결정 실리콘(Si)을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 베이스(12)는 반도체 기판으로 지칭될 수 있다. "반도체 기판"이라는 용어는 반도체 웨이퍼(단독으로 또는 다른 재료를 포함하는 어셈블리로)와 같은 벌크 반도체 재료 및 반도체 재료 레이어들(단독으로 또는 다른 재료를 포함하는 어셈블리로)을 포함하지만 이에 제한되지 않는 반도체 재료를 포함하는 모든 구성을 의미한다. "기판"이라는 용어는 위에서 설명된 반도체 기판을 포함하지만 이에 제한되지 않는 임의의 지지 구조를 의미한다. 일부 애플리케이션에서, 베이스(12)는 집적 회로 제조와 관련된 하나 이상의 재료들을 포함하는 반도체 기판에 대응할 수 있다. 이러한 재료들은 예를 들어 내화성 금속 재료, 장벽 재료, 확산 재료, 절연체 재료 등 중 하나 이상을 포함할 수 있다.
베이스(12)와 절연성 재료(14) 사이에 다른 재료들, 디바이스들 등이 있을 수 있음을 나타내기 위해 베이스(12)와 절연성 재료(14) 사이에 갭(gap)이 제공된다.
절연성 재료(14)는 임의의 적합한 조성물(들)을 포함할 수 있고; 예를 들어, 이산화규소, 질화규소, 산화알루미늄 등 중 하나 이상을 포함한다.
스택(stack)(16)은 절연성 재료(14) 위에 형성된다. 스택(16)은 제1 재료(18), 제1 재료 위의 레이어들(20a 내지 c), 및 레이어들 위의 제2 재료(22)를 포함한다.
제1 재료(18)는 전기 전도성이고, 임의의 적합한 조성물(들)을 포함할 수 있다. 일부 실시예들에서, 제1 재료(18)는 전도성으로 도핑된 반도체 재료를 포함할 수 있고; 예를 들어, 전도성으로 도핑된 실리콘을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 실리콘은 임의의 적합한 결정 형태(예를 들어, 단결정, 다결정, 비정질 등 중 하나 이상)일 수 있다. 전도성으로 도핑된 실리콘은 적어도 약 1020 atoms/cm3의 농도로 도펀트(dopant)를 포함할 수 있고; 여기서 도펀트는 예를 들어 인, 비소, 붕소 등 중 하나 이상을 포함한다.
제1 재료(18)는 임의의 적합한 두께로 형성될 수 있고, 일부 실시예들에서 약 100 나노미터(nm) 내지 약 300 nm 범위 내의 두께로 형성될 수 있다.
레이어들(20a 내지 c)은 임의의 적합한 재료(들)를 포함할 수 있다. 일부 실시예들에서, 레이어들(20a 내지 c)은 전기 절연성일 수 있다. 예를 들어, 외부 레이어들(20a 및 20c)은 질화규소를 포함하거나, 본질적으로 구성되거나, 또는 구성될 수 있고; 및 중앙 레이어(20b)는 이산화규소를 포함하거나, 본질적으로 구성되거나, 또는 구성될 수 있다. 레이어들(20a 내지 c)은 약 5 nm 내지 약 20 nm 범위 내의 총 전체 두께로 형성될 수 있다.
레이어들(20a 내지 c)은 재료(18)와 재료(22) 사이에 형성될 수 있는 레이어들의 예들이다. 제2 재료(22)의 영역들은 후속 프로세스 단계들 동안 제거되고, 레이어들(20a 내지 c)은 재료(18) 위에 계면(interface)을 제공하여 재료(22)는 재료(18) 내로 유해한 식각(etching) 없이 제거될 수 있다. 일부 실시예들에서 도시된 3개의 레이어들(20a 내지 c)보다 적을 수 있고, 일부 실시예들에서 도시된 3개의 레이어들보다 많을 수 있다. 일부 실시예들에서, 재료(22) 및 재료(18)가 재료(18)에 대한 유해함(detriment) 없이 재료(22)가 제거될 수 있도록 적절한 조성물들을 포함하는 경우 레이어들(20a 내지 c)이 생략될 수 있다.
제2 재료(22)는 예를 들어 하나 이상의 반도체 재료들과 같은 임의의 적합한 조성물(들)을 포함할 수 있다. 일부 실시예들에서, 제2 재료(22)는 실리콘을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 제2 재료(22) 내의 실리콘은 그 안에 도펀트를 거의 포함하지 않거나 전혀 포함하지 않을 수 있으므로 그러한 실리콘은 전도성으로 도핑되지 않는다. 예를 들어, 제2 재료(22) 내의 도펀트 농도는 약 1016 atoms/cm3보다 작거나 같을 수 있다.
채널 재료 필라들은 결국 스택(16)의 영역들에 의해 지지될 것이며, 채널 재료 필라들 사이에 슬릿(slit)이 제공되어 제1 메모리 블록과 연관된 제1 세트와 제2 메모리 블록과 연관된 제2 세트 사이에서 필라들을 분할할 것이다. 채널 재 -필라들에 대한 예시적인 위치들은 영역들(구역들)(24)에 도식적으로 도시되어 있고, 슬릿에 대한 예시적인 위치는 영역(구역)(26)에 도식적으로 도시되어 있다.
도 5a는 도 5의 어셈블리(10)의 평면도를 도시하며, 채널 재료 필라 위치들(24) 및 슬릿 위치(26)에 대한 예시적인 배열을 도시한다.
도 6을 참조하면, 마스킹 재료(28)는 제2 재료(22) 위의 차단 영역들(30)로 패터닝된다. 마스킹 재료(28)는 임의의 적절한 조성물(들)을 포함할 수 있고; 일부 실시예들에서 포토리소그래피적으로(photolithographically) 패터닝된 포토레지스트(photoresist)를 포함할 수 있다. 차단 영역들(30)은 채널 재료 필라 위치들(24) 및 슬릿 위치(26)의 아래에 있다.
개구들(32)은 마스킹 재료(28)를 통해 연장된다. 일부 실시예들에서, 차단 영역들(30)은 재료(22)의 제1 영역들(34)을 차단하는 한편, 개구들(32)에 의해 노출된 재료(22)의 제2 영역들(36)은 남겨두는 것으로 간주될 수 있다.
도 6a는 도 6의 어셈블리(10)의 평면도를 도시하며, 차단 영역들(30) 및 개구들(32)에 대한 예시적인 배열을 도시한다.
도 7을 참조하면, 도펀트(38)는 재료(22)의 제2 영역들(36) 내로 주입되는 반면, 마스킹 재료(28)는 도펀트가 재료(22)의 제1 영역들(34)에 진입하는 것을 차단한다. 영역들(36) 내의 도펀트는 스티플링(stippling)으로 도식적으로 예시된다.
도펀트(38)는 주기율표의 13 족 내지 15족들로부터 선택된 하나 이상의 원소들을 포함할 수 있고, 영역들(36) 내에 약 1 x 1018 atoms/cm3 내지 약 1 x 1021 atoms/cm3 범위 내의 총 농도로 제공될 수 있다. 일부 실시예들에서, 도펀트(38)는 탄소를 포함하거나, 본질적으로 구성되거나, 구성될 수 있고; 약 1 x 1018 atoms/cm3 내지 약 1 x 1021 atoms/cm3범위 내의 농도로 영역들(36)에 제공될 수 있다. 일부 실시예들에서, 도펀트(38)는 붕소를 포함하거나, 본질적으로 구성되거나, 구성될 수 있고; 약 1 x 1018 atoms/cm3 내지 약 1 x 1021 atoms/cm3 범위 내의 농도로 영역들(36)에 제공될 수 있다.
일부 실시예들에서, 재료(22)의 도핑되지 않은 영역들(34)은 레이어(20c) 및 도핑된 영역들(36)에 대해 선택적으로 제거 가능한 희생 재료에 대응할 수 있다. 본 개시 및 후술할 청구항을 해석할 목적들로, 재료가 다른 재료보다 빠르게 식각될 수 있는 경우 재료는 다른 재료에 대해 선택적으로 제거 가능한 것으로 간주된다.
재료(22)는 일부 실시예들에서 실리콘을 포함할 수 있다. 이러한 실시예들에서, 도핑된 영역들(36)은 테트라메틸암모늄 하이드록사이드(TMAH)를 사용한 식각에 내성이 있을 수 있는 반면, 도핑되지 않은 영역들(34)은 이러한 식각에 취약한 채로 남아 있다. 어셈블리(10)는 그러한 활성화가 TMAH 함유 식각제에 대한 도핑 영역들(36)의 저항을 개선할 경우 도핑된 영역들(36) 내의 도펀트의 활성화에 적합한 열 처리 및/또는 다른 조건들을 받을 수 있다.
영역들(36)의 도핑 후에, 마스킹 재료(28)가 제거되어 도 8의 어셈블리를 남기게 된다. 도 8a는 도 8의 프로세스 단계에서 어셈블리(10)의 평면도를 도시하며, 재료(22)의 도핑되지 않은 영역들(34)이 재료(22)의 도핑된 영역들(36) 주위에서 측방향으로 연장되는 것을 도시한다. 도핑되지 않은 영역들(34)은 도핑된 영역들(36) 사이에서 연장되는 브리징(bridging) 영역들(40)(이 중 일부만 라벨링됨)을 형성하는 것으로 간주될 수 있다.
도 9를 참조하면, 제2 재료(22) 위에 제2 레이어들(42a 내지 c)이 형성되고, 레이어들(42a 내지 c) 위에 제3 재료(44)가 형성된다.
제3 재료(44)는 전기 전도성이고, 임의의 적합한 조성물(들)을 포함할 수 있다. 일부 실시예들에서, 제3 재료(44)는 전도성으로 도핑된 반도체 재료를 포함할 수 있고; 예를 들어, 전도성으로 도핑된 실리콘을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 실리콘은 임의의 적합한 결정 형태(예를 들어, 단결정, 다결정, 비정질 등 중 하나 이상)일 수 있다. 제3 재료는 임의의 적절한 두께로 형성되고, 일부 실시예들에서 약 100 nm 내지 약 300 nm 범위 내의 두께로 형성될 수 있다. 전도성으로 도핑된 실리콘은 적어도 약 1020 atoms/cm3의 농도로 도펀트를 포함할 수 있고; 도펀트는 예를 들어 인, 비소, 붕소 등 중 하나 이상을 포함할 수 있다. 제3 재료(44)는 제1 재료(18)와 동일한 조성물을 포함하거나 포함하지 않을 수 있다.
레이어들(42a 내지 c)은 임의의 적합한 재료(들)를 포함할 수 있다. 일부 실시예들에서 레이어들(42a 내지 c)은 전기 절연성일 수 있다. 예를 들어, 외부 레이어들(42a 및 42c)은 질화규소를 포함하거나, 본질적으로 구성되거나, 또는 구성될 수 있고; 중앙 레이어(42b)는 이산화규소를 포함하거나, 본질적으로 구성되거나, 또는 구성될 수 있다. 레이어들(42a 내지c)은 약 5 nm 내지 약 20 nm 범위 내의 총 전체 두께로 형성될 수 있다.
레이어들(42a 내지 c)은 재료들(44, 22) 사이에 형성될 수 있는 레이어들의 예들이다. 제2 재료(22)의 도핑되지 않은 영역들(34)은 후속 프로세스 단계 동안 제거되고, 레이어들(42a 내지 c)은 이러한 영역들이 재료(44)에 대한 유해함 없이 제거될 수 있도록 계면을 제공할 수 있다. 일부 실시예들에서 예시된 3개의 레이어들(42a 내지 c)보다 적을 수 있고, 일부 실시예들에서 예시된 3개의 레이어들보다 많을 수 있다. 일부 실시예들에서, 재료들(22, 44)이 적절한 조성물들을 포함하는 경우, 재료(22)의 도핑되지 않은 영역들이 재료(44)에 대한 유해함 없이 제거될 수 있도록 레이어들(42a 내지 c)이 생략될 수 있다.
레이어들(42 a 내지 c)은 제1 레이어들(20a 내지 c)과 구별하기 위해 제2 레이어들로 지칭될 수 있다.
레이어들(42a 내지 c) 및 재료(44)는 스택(16)의 일부로 간주될 수 있다.
제2 스택(46)은 제1 스택(16) 위에 형성된다. 제2 스택(46)은 교번하는(alternating) 제1 및 제2 레벨들(48 및 50)을 갖는다. 제1 레벨들(48)은 재료(52)를 포함하고, 제2 레벨들(50)은 재료(54)를 포함한다. 재료들(52 및 54)은 임의의 적합한 조성물들을 포함할 수 있다. 일부 실시예들에서, 재료(52)는 질화규소를 포함하거나, 본질적으로 구성되거나, 구성될 수 있고; 재료(54)는 이산화규소를 포함하거나, 본질적으로 구성되거나, 또는 구성될 수 있다.
도 10을 참조하면, 개구들(56)은 제1 및 제2 스택들(16, 46)을 통해 연장되도록 형성되며, 개구들(56)은 예시된 실시예에서 절연성 재료(14)에서 멈춘다. 개구들(56)은 도 5 및 도 5a를 참조하여 위에서 설명된 채널 재료 필라 위치들(24)에 있다. 개구들(56)은 제1 개구들로 지칭될 수 있다.
도 11을 참조하면, 반도체 재료(채널 재료)(58)는 개구들(56) 내에 형성된다. 반도체 재료(58)는 채널 재료 필라들(60)로 구성된다.
반도체 재료(58)는 임의의 적절한 조성물(들)을 포함할 수 있고; 일부 실시예들에서 실리콘, 게르마늄, III/V 반도체 재료(예를 들어, 갈륨 인화물), 반도체 산화물 등 중 하나 이상을 포함하거나 본질적으로 구성되거나, 구성될 수 있으며; III/V 반도체 재료라는 용어는 주기율표의 III족과 V족에서 선택된 원소를 포함하는 반도체 재료들을 의미한다(III족과 V족은 오래된 명명법이며, 지금은 13족과 15족이라고 함). 일부 실시예들에서, 반도체 재료(58)는 적절하게 도핑된 실리콘을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다.
도시된 실시예에서, 채널 재료 필라들(60)은 환형 링들(도 19a의 평면도에 예시됨)이며, 이러한 환형 링들은 절연성 재료(62)를 둘러싸고 있다. 채널 재료 필라들의 이러한 구성은 "중공(hollow)" 채널 구성에 대응하는 것으로 간주될 수 있으며, 절연성 재료(60)는 채널 재료 필라들의 중공들 내에 제공된다. 다른 실시예들에서, 채널 재료(58)는 중실(solid) 필라들로 구성될 수 있다.
채널 재료 필라들(60)은 개재 영역(intervening region)들(64)에 의해 스택(46)의 재료들(52, 54)로부터 이격된다. 영역들(64)은 하나 이상의 셀 재료들(메모리 셀 재료들)을 포함하며, 이러한 셀 재료들은 채널 재료(58) 이전에 개구들(56) 내에 형성된다. 영역들(64)의 셀 재료들은 터널링 재료(66), 전하 저장 재료(68), 전하 차단 재료(70) 및 유전체 장벽 재료(72)를 도 11a에 예시된 바와 같이 포함할 수 있다.
터널링 재료(66)(게이트 유전 재료로도 지칭됨)는 임의의 적절한 조성물(들)을 포함할 수 있고; 일부 실시예들에서 이산화규소, 산화알루미늄, 산화하프늄, 산화지르코늄 등 중 하나 이상을 포함할 수 있다.
전하 저장 재료(68)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예들에서 플로팅 게이트 재료(예를 들어, 폴리실리콘) 또는 전하 트래핑 재료(예를 들어, 실리콘 질화물, 실리콘 산질화물, 전도성 나노도트 등 중 하나 이상)를 포함할 수 있다.
전하 차단 재료(70)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예들에서 이산화규소, 산화알루미늄, 산화하프늄, 산화지르코늄 등 중 하나 이상을 포함할 수 있다.
유전체 장벽 재료(72)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예들에서 산화알루미늄, 산화하프늄, 산화지르코늄 등 중 하나 이상을 포함할 수 있다.
일부 실시예들에서, 셀 재료들(66, 68, 70 및 72)은 도 11의 개구들(56) 내에 개구들을 라이닝(lining)하기 위해 형성되는 것으로 간주될 수 있으며, 그런 다음 채널 재료(58)가 이러한 라이닝된 개구들 내에 형성될 수 있다. 도 11a는 채널 재료(58)가 절연성 재료(터널링 재료)(66)에 의해 전하 저장 재료(68)로부터 이격되어 있음을 도시한다.
도 12를 참조하면, 제2 스택(46)을 통과하여 및 제2 재료(22)의 제1 영역들(34) 중 하나로 제2 개구(74)가 형성된다. 개구(74)는 제2 재료(22) 내로 침투하거나 침투하지 않을 수 있다.
일부 실시예들에서, 개구들(56)은 원통형 개구들(도 19a의 평면도를 참조하여 이해될 수 있음)이고, 개구(74)는 도 12의 단면도에 대해 페이지 내부 및 외부로 연장되는 트렌치(trench)(슬릿)이다(또한 도 19a의 평면도를 참조하여 이해될 수 있음).
개구(74)는 스택(46)의 재료들(52 및 54)를 따라 연장되는 측벽 표면들(73)을 갖는다. 예시된 실시예에서 측벽 표면들(73)은 실질적으로 수직으로 직선이고; "실질적으로 수직으로 직선"이라는 용어는 제조 및 측정의 합리적인 허용 오차 내에서 수직으로 직선을 의미한다. 다른 실시예들에서 측벽 표면들(73)은 테이퍼질 수 있다.
도 13을 참조하면, 보호 재료(76)는 개구(슬릿)(74) 내에 그리고 측벽 표면들(73)을 따라 형성된다. 일부 실시예들에서 보호 재료(76)는 측벽 표면들(73)을 라이닝하는 것으로 간주될 수 있다.
보호 재료(76)는 임의의 적합한 조성물(들)을 포함할 수 있다. 일부 실시예들에서, 보호 재료(76)는 실리콘을 포함하거나, 본질적으로 구성되거나, 구성될 수 있고; 구체적으로, 효과적으로 도핑되지 않은 실리콘을 포함할 수 있다(예를 들어, 고유 도펀트 농도를 포함하고, 일부 실시예들에서는 약 1016 atoms/cm3보다 작거나 같은 도펀트 농도를 포함함). 일부 실시예들에서, 보호 재료(76)는 금속(예를 들어, 텅스텐, 티타늄 등), 금속 함유 재료(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물, 금속 붕화물 등) 및 반도체 재료(예를 들어, 실리콘, 게르마늄 등) 중 하나 이상을 포함할 수 있다.
보호 재료(76)는 어셈블리(10)의 상부 표면을 가로질러 연장되거나 연장되지 않을 수 있다.
도 14를 참조하면, 재료(22)의 도핑되지 않은 제1 영역들(34) 중 하나 이상을 노출시키기 위해 개구(슬릿)(74)의 바닥에서 보호 재료(76)를 관통하기 위해 하나 이상의 식각들이 활용된다. 예시된 실시예에서, 식각은 재료(22)를 부분적으로 관통한다. 다른 실시예들에서, 식각은 재료(22)의 상부 표면에서 멈출 수 있다. 또 다른 실시예들에서, 식각은 재료(22)를 완전히 관통하여 레이어(20c)의 표면에서 멈출 수 있다.
도 15를 참조하면, 재료(22)의 제1 영역들(34)(도 14)은 제2 영역들(36) 주위를 통과하는 도관들(78)을 형성하기 위해 제2 영역들(36)에 대해 선택적으로 제거된다. 도관들(78)은 도 8a를 참조하여 전술한 브리징 영역들(40) 내의 제2 영역들(36) 주위를 측방향으로 통과한다. 제1 영역들(34)은 임의의 적절한 방법으로 제2 영역들(36)에 대해 선택적으로 제거될 수 있다. 일부 실시예들에서 영역들(34)은 도핑되지 않은 실리콘(또는 적어도 실질적으로 도핑되지 않은 실리콘)을 포함하고, 영역들(36)은 도핑된 실리콘을 포함하고; 영역들(34)은 TMAH-포함 식각제를 사용하여 선택적으로 제거된다. 본 개시 및 후술할 청구항을 해석할 목적들로, 제1 재료가 제2 재료보다 더 빨리 제거되는 경우, 제1 재료는 제2 재료에 비해 선택적으로 제거되는 것으로 간주되며; 이는 제2 재료에 비해 제1 재료에 대해 100% 선택적인 조건들을 포함할 수 있지만 이에 제한되지 않는다.
도관들(78)은 도 11a을 참조하여 위에서 설명된 유전체 장벽 재료(72)로 연장된다. 일부 실시예들에서, 도관들(78)은 영역들(64) 내에 제공된 셀 재료들로 연장되도록(예를 들어, 도 11a에 예시된 셀 재료들(66, 68, 70 및 72) 중 하나 이상으로 연장되도록) 표시될 수 있다. 일부 실시예들에서 유전체 장벽 재료(72)는 영역들(64) 내에 형성된 재료들로부터 생략될 수 있고, 도관들(78)은 대신 전하 차단 재료(70)로 연장될 수 있다.
도 16을 참조하면, 도관들(78)은 반도체 재료(채널 재료)(58)의 측벽 표면들(79)을 노출시키기 위해 영역들(64) 내의 셀 재료들을 통해 연장된다.
도 17을 참조하면, 전도성으로 도핑된 반도체 재료(80)는 도관들(78) 내에 형성된다(도 16). 반도체 재료(80)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예들에서, 실리콘, 게르마늄, III/V 반도체 재료(예를 들어, 갈륨 인화물), 반도체 산화물 등 중 하나 이상을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 일부 실시예들에서, 반도체 재료(80)는 n형 도펀트(예를 들어, 인)로 고농도로 도핑된(예를 들어, 적어도 약 1022 atoms/cm3의 농도로 도핑된) 실리콘을 포함할 수 있다.
도핑된 반도체 재료(80)는 측벽들(79)을 따라 채널 재료(58)와 직접 접촉한다.
도 18을 참조하면, 재료들(76 및 80)은 개구(슬릿)(74) 내로부터 제거된다. 재료들(76 및 80)은 슬릿(74) 내의 임의의 적절한 레벨로 제거될 수 있다.
도펀트는 전도성으로 도핑된 반도체 재료(80)로부터 반도체 재료(채널 재료)(58)로 외부로-확산되어 채널 재료 필라들(60)의 낮은 부분들 내에 고농도로 도핑된 영역들(82)을 형성한다. 라인들(83)은 고농도로 도핑된 영역들(82) 내의 도펀트의 대략적인 상부 경계들을 나타내는 데 활용된다.
도핑된 재료(80)로부터 반도체 재료(58)로의 외부-확산은, 예를 들어, 적절한 열 처리(예를 들어, 약 300°C를 초과하는 온도에서 적어도 약 2분 동안 열 처리)를 포함하는 임의의 적절한 처리로 달성될 수 있다.
도 19를 참조하면, 제1 레벨들(48)의 재료(52)(도 18)가 전도성 재료(84)로 제거되고 대체된다. 전도성 재료(84)가 제1 레벨들(48)을 완전히 채우는 것으로 도시되어 있지만, 다른 실시예들에서 제1 레벨들(48) 내에 제공된 재료의 적어도 일부는 절연성 재료(예를 들어, 유전체 차단 재료)일 수 있다. 유전체 차단 재료가 제1 레벨들(48)을 따라 제공되면, 유전체 차단 재료(72)는 도 11a를 참조하여 위에서 설명된 셀 재료들로부터 생략될 수 있다.
전도성 재료(84)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예들에서 티타늄 질화물에 의해 적어도 부분적으로 둘러싸인 텅스텐 코어를 포함할 수 있다.
도 19의 제1 레벨들(48)은 전도성 레벨들이고, 스택(46)은 교번하는 절연성 레벨들(50)과 전도성 레벨들(48)을 포함하는 것으로 간주될 수 있다.
전도성 재료(84)가 레벨들(48)을 따라 형성된 후, 절연성 재료(86)가 슬릿(74) 내에 형성된다. 절연성 재료(86)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예들에서 이산화규소를 포함하거나, 본질적으로 구성되거나, 또는 구성될 수 있다.
도 19의 어셈블리(10)는 메모리 셀들(90) 및 선택 디바이스들(SGS 디바이스들)(92)을 포함하는 메모리 디바이스로 도시되어 있다. 전도성 레벨들(48)의 최하부는 48a로 라벨링되고, 도핑된 영역(82)은 전도성 레벨(48a)까지 연장된다. 전도성 레벨(48a)은 SGS 디바이스들(92)을 포함한다. 도시된 실시예에서, 도펀트는 SGS 디바이스들에 대한 누설되지-않은 OFF 특성들과 누설된 GIDL 특성들 사이의 원하는 균형을 달성하기 위해 레벨(48a)을 가로질러 부분적으로 연장된다.
전도성 레벨들 중 하나만이 SGS 디바이스들에 통합되는 것으로 도시되어 있지만, 다른 실시예들에서 다중 전도성 레벨들이 SGS 디바이스들에 통합될 수 있다. 전도성 레벨들은 긴 채널 SGS 디바이스들에 통합되도록 서로 전기적으로 결합(함께 묶음)될 수 있다. 다수의 전도성 레벨들이 SGS 디바이스들에 통합되는 경우, 외부-확산 도펀트는 SGS 디바이스들에 통합되는 전도성 레벨들(48) 중 2개 이상을 가로질러 위쪽으로 확장될 수 있다.
메모리 셀들(90)(예를 들어, NAND 메모리 셀)은 서로 수직으로-적층된다. 메모리 셀들의 각각은 반도체 재료(채널 재료)(58)의 영역을 포함하고, 전도성 레벨들(48)의 영역들(제어 게이트 영역들)을 포함한다. 메모리 셀들(90)에 포함되지 않는 전도성 레벨들(48)의 영역들은 제어 게이트 영역들을 드라이버 회로부 및/또는 다른 적절한 회로부와 결합하는 워드라인 영역들(라우팅 영역들)로 간주된다. 메모리 셀들(90)은 영역들(64) 내에 셀 재료들(예를 들어, 터널링 재료, 전하 저장 재료, 유전체 장벽 재료 및 전하 차단 재료)을 포함한다.
일부 실시예들에서, 메모리 셀들(90)과 연관된 전도성 레벨들(48)은 이들이 NAND 스트링들의 수직으로-적층된 메모리 셀들과 연관된 워드라인들 및 제어 게이트들을 포함한다는 점에서 워드라인/제어 게이트 레벨들(또는 메모리 셀 레벨들)로 지칭될 수 있다. NAND 스트링들은 임의의 적절한 수의 메모리 셀 레벨들을 포함할 수 있다. 예를 들어, NAND 스트링들은 8개의 메모리 셀 레벨들, 16개의 메모리 셀 레벨들, 32개의 메모리 셀 레벨들, 64개의 메모리 셀 레벨들, 512개의 메모리 셀 레벨들, 1024개의 메모리 셀 레벨들 등을 가질 수 있다.
전도성 재료들(18, 44 및 80)은 함께 소스 구조(source structure)(94)를 형성한다(즉, 도 19의 스택(16)은 소스 구조에 대응하는 것으로 간주될 수 있음). 소스 구조는 "배경" 섹션에서 설명된 소스 구조들(216)과 유사할 수 있다. 소스 구조는 제어 회로부(예를 들어, CMOS)(96)와 결합되는 것으로 도시되어 있다. 제어 회로부는 소스 구조(94)(도시된 바와 같이) 아래에 있을 수 있거나, 임의의 다른 적절한 위치에 있을 수 있다. 소스 구조(94)의 전도성 재료는 임의의 적절한 프로세스 단계에서 제어 회로부(예를 들어, CMOS(96))와 결합될 수 있다.
도 19의 소스 구조(94)는 전도성 재료(18)(전도성으로 도핑된 반도체 재료일 수 있고, 제1 전도성으로 도핑된 반도체 재료로 지칭될 수 있음)를 포함하고, 제1 레이어들(20) 중 하나 이상을 포함하고, 전도성으로 도핑된 반도체 재료(80)(제2 전도성으로 도핑된 반도체 재료로 지칭될 수 있음)를 포함하고, 제2 레이어들(42) 중 하나 이상을 포함하고, 및 전도성 재료(44)(전도성으로 도핑된 반도체 재료, 제3 전도성으로 도핑된 반도체 재료로 지칭될 수 있음)를 포함한다.
소스 구조(94)는 또한 전도성으로 도핑된 반도체 재료(80)를 통해 연장되고, 재료(22)의 도핑된 영역들(36)에 대응하는 블록들(98)을 포함한다.
일부 실시예들에서, 재료들(18, 80 및 44)은 서로 동일한 조성물일 수 있고; 예를 들어, 전도성으로 도핑된 실리콘을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 일부 실시예들에서, 재료들(18, 80 및 44) 중 적어도 하나는 재료들(18, 80 및 44) 서로에 대해 상이한 조성물일 수 있다.
예시된 실시예에서, 소스 구조(94)는 레이어들(20a 내지 c) 및 레이어들(42a 내지c)을 포함한다. 이러한 레이어들은 절연성일 수 있고, 소스 구조(94)의 전기 전도도를 현저히 저하시키지 않도록 충분히 얇게 유지될 수 있다. 또한, 레이어들 중 하나 이상이 생략될 수 있고, 일부 실시예들에서 전도성 재료들(18, 80 및 44)이 서로 직접 접촉하도록(도 20에 도시된 바와 같이) 모든 레이어들이 생략될 수 있다. 대안적으로, 레이어들(20a 내지 c 및 42a 내지 c) 중 하나 이상은 전기 전도성일 수 있고, 이에 의해 소스 구조(94)의 전도성을 향상시킬 수 있다.
일부 실시예들에서, 채널 재료 필라들(60)은 어셈블리(10)를 가로질러 연장되는 다수의 실질적으로 동일한 채널 재료 필라들을 나타내는 것으로 간주될 수 있으며; "실질적으로 동일한"이라는 용어는 제조 및 측정의 합리적인 허용 오차들 내에서 동일한 것을 의미한다. 도 19a의 평면도는 매트릭스 내에 배열된 필라들(60)(예시된 실시예에서 필라들(60)이 육각형으로-패킹됨)을 도시하고, 채널 재료 필라들의 매트릭스를 통해 연장되는 슬릿(74)을 도시한다. 일부 실시예들에서, 슬릿(74)은 제1 블록 영역(102)과 제2 블록 영역(104) 사이에서 필라들을 분할할 수 있다. 따라서, 슬릿(74)의 일 측 상의 메모리 셀들(90)은 제1 블록 영역(102) 내에 있는 것으로 간주될 수 있고, 슬릿(74)의 다른 측 상의 메모리 셀들(90)은 제2 블록 영역(104) 내에 있는 것으로 간주될 수 있다. 블록 영역들(102 및 104)은 본 개시의 "배경" 섹션에서 위에서 설명된 메모리 블록들(또는 메모리 서브 블록들)과 유사할 수 있다.
본 명세서에 설명된 처리의 장점은 지지 블록들(98)이 처리 동안 이러한 블록들 위에 제공된 다양한 재료들 및 구조들을 지지하는 것을 도울 수 있다는 것이며 여기서 도 18의 재료(52)는 제거되고 전도성 재료(84)로 대체된다. 이는 지지 블록들(98)이 없을 때 발생할 수 있는 굽힘, 전복, 압착 및/또는 기타 원치 않는 물리적 변화들 유리하게 완화할 수 있다.
일부 실시예들에서, 도 19 내지 도 20의 어셈블리들(10)은 메모리 디바이스들(즉, 플래시 메모리 디바이스들, NAND 메모리 어레이들, NAND 메모리 구성들 등)의 예들인 것으로 간주될 수 있다.
위에서 논의된 어셈블리 및 구조는 집적 회로("집적 회로"라는 용어는 반도체 기판에 의해 지원되는 전자 회로를 의미함) 내에서 활용될 수 있고, 전자 시스템에 집적될 수 있다. 이러한 전자 시스템은 예를 들어 메모리 모듈, 디바이스 드라이버, 전원 모듈, 통신 모뎀, 프로세서 모듈 및 애플리케이션별 모듈에 사용될 수 있고, 다층, 멀티칩 모듈을 포함할 수 있다. 전자 시스템은 예를 들어, 카메라, 무선 디바이스, 디스플레이, 칩셋, 셋톱박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대폰, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기 등과 같은 광범위한 시스템 중 하나일 수 있습니다.
달리 명시되지 않는 한, 본 명세서에 기재된 다양한 재료, 재료, 조성물 등은 예를 들어 원자층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD) 등을 포함하는 현재 알려져 있거나 아직 개발되지 않은 임의의 적합한 방법론으로 형성될 수 있다.
"유전체" 및 "절연성"이라는 용어는 절연성 전기적 속성을 갖는 재료를 설명하는 데 사용될 수 있다. 용어들이 본 개시에서 동의어로 간주된다. 일부 경우에는 "유전체"라는 용어의 사용 및 다른 경우에는 "절연성"(또는 "전기적으로 절연성")이라는 용어의 사용은 다음 청구 범위 내에서 선행 근거를 단순화하기 위해 본 개시 내에서 언어 변형을 제공할 수 있으며, 중요한 화학적 또는 전기적 차이를 나타내는 데 사용되지 않는다.
"전기적으로 연결된" 및 "전기적으로 결합된"이라는 용어는 본 개시에서 모두 사용될 수 있다. 이 용어들은 동의어로 간주된다. 일부 경우에는 하나의 용어를 사용하고 다른 경우에는 다른 용어를 사용하여 다음 청구 범위 내에서 선행 근거를 단순화하기 위해 본 개시 내용 내에서 언어 변형을 제공할 수 있다.
도면에서 다양한 실시예의 특정 배향은 단지 예시를 위한 것이며, 실시예는 일부 애플리케이션에서 도시된 배향에 대해 회전될 수 있다. 본 명세서에 제공된 설명 및 뒤따르는 청구범위는 구조가 도면의 특정 배에 있는지 또는 그러한 배향에 대해 회전되는지 여부에 관계없이 다양한 피쳐들 사이에 설명된 관계를 갖는 임의의 구조에 관한 것이다.
첨부된 도면의 단면도는 도면을 단순화하기 위해 달리 표시되지 않는 한 단면의 평면 내의 피쳐들만을 보여주고 단면의 평면 뒤의 재료는 표시하지 않는다.
구조가 다른 구조에 "위", "인접한" 또는 "맞닿는" 것으로 위에서 언급된 경우, 다른 구조에 직접 있을 수 있거나 중간 구조가 존재할 수도 있다. 대조적으로, 구조가 다른 구조에 "직접 위", "직접 인접한" 또는 "직접 맞닿는" 것으로 언급되는 경우에는 중간 구조가 존재하지 않다. "바로 아래에", "바로 위에" 등의 용어는 직접적인 물리적 접촉을 나타내지 않고(달리 명시적으로 언급되지 않는 한), 대신 수직 정렬을 나타낸다.
구조들(예를 들어, 층들, 재료들 등)는 구조들이 일반적으로 밑에 있는 베이스(예를 들어, 기판)로부터 상향으로 연장된다는 것을 나타내기 위해 "수직으로 연장됨"으로 지칭될 수 있다. 수직으로 연장되는 구조는 베이스의 상부 표면에 대해 실질적으로 직각으로 연장되거나 연장되지 않을 수 있다.
일부 실시예는 소스 구조를 갖는 집적 어셈블리를 포함한다. 소스 구조는 오름차순으로, 전도성으로 도핑된 제1 반도체 재료, 하나 이상의 제1 절연성 레이어들, 제2 전도성으로 도핑된 반도체 재료, 하나 이상의 제2 절연성 레이어들, 및 제3 전도성으로 도핑된 반도체 재료를 포함한다. 소스 구조는 제2 전도성으로 도핑된 반도체 재료를 통해 연장되는 블록들을 더 포함한다. 수직으로 적층된 전도성 레벨들은 소스 구조 위에 있다. 전도성 레벨들은 메모리 셀 레벨들을 포함한다. 채널 재료는 메모리 셀 레벨들을 따라 수직으로 연장되고, 제2 전도성으로 도핑된 반도체 재료와 직접 접촉하도록 소스 구조로 연장된다. 하나 이상의 메모리 셀 재료들은 채널 재료와 수직으로 적층된 전도성 레벨들 사이에 있다.
일부 실시예는 집적 어셈블리를 형성하는 방법을 포함한다. 제1 스택은 제1 재료 위에 제2 재료를 포함하도록 형성된다. 제1 재료는 전기 전도성이다. 제2 재료의 제2 영역들은 도핑되며 도핑되지 않은 채로 제2 재료의 제1 영역들을 남겨둔다. 제1 영들역은 제2 영역 주위로 측방향으로 연장된다. 제2 스택은 제1 스택 위에 형성된다. 제2 스택은 교번하는 제1 및 제2 레벨들을 갖는다. 제1 개구들을 제1 및 제2 스택들을 통해 연장되도록 형성된다. 셀 재료들은 제1 개구들을 라이닝하기 위해 제1 개구들 내에 형성된다. 셀 재료들은 전하 저장 재료와 절연성 재료를 포함한다. 채널 재료는 라이닝된 제1 개구들 내에 형성되고 절연성 재료에 의해 전하 저장 재료로부터 이격된다. 제2 스택을 통과하여 제2 재료의 제1 영역으로 제2 개구가 형성된다. 제1 영역은 제2 영역에 대해 선택적으로 제거된다. 제1 영역의 제거는 제2 영역 주위를 통과하고 제2 개구로부터 셀 재료들로 통과하는 도관들을 형성한다. 도관들은 셀 재료를 통해 채널 재료로 연장된다. 도핑된 반도체 재료는 연장된 도관들 내에 형성된다. 도펀트는 도핑된 반도체 재료로부터 채널 재료로 외부로-확산된다. 외부로-확산된 도펀트는 제1 레벨들 중 적어도 하나까지 상향 확장된다. 전도성 재료는 제1 수준들 내에서 형성된다.
일부 실시예는 집적 어셈블리를 형성하는 방법을 포함한다. 제1 스택은 제1 재료, 제1 재료 위의 적어도 하나의 제1 레이어, 및 상기 적어도 하나의 제1 레이어 위의 제2 재료를 포함하도록 형성된다. 제1 재료는 전기 전도성이다. 제2 재료의 제2 영역들은 도핑되고 도핑되지 않은 채로 제2 재료의 제1 영역들을 남겨둔다. 제1 영역들은 제2 영역 주위로 측방향으로 연장된다. 적어도 하나의 제2 레이어가 제2 재료 위에 형성되고, 제3 재료가 상기 적어도 하나의 제2 레이어 위에 형성된다. 제1 스택은 제3 재료 및 적어도 하나의 제2 레이어를 포함한다. 제3 재료는 전기 전도성이다. 제2 스택은 제1 스택 위에 형성된다. 제2 스택은 교번하는 제1 및 제2 레벨들을 갖는다. 제1 개구들은 제1 및 제2 스택들을 통해 연장되도록 형성된다. 셀 재료들은 제1 개구들을 라이닝하기 위해 제1 개구들 내에 형성된다. 셀 재료들은 전하 저장 재료와 절연성 재료를 포함한다. 채널 재료는 라이닝된 제1 개구들 내에 형성되고 절연성 재료에 의해 전하 저장 재료로부터 이격된다. 제2 스택을 통과하여 제2 재료의 제1 영역으로 제2 개구가 형성된다. 제2 재료의 제1 영역들은 제2 재료의 제2 영역들에 대해 선택적으로 제거된다. 제2 재료의 제1 영역들의 제거는 셀 재료들에 대한 도관들을 형성한다. 도관들은 셀 재료들을 통해 채널 재료로 연장된다. 도핑된 반도체 재료는 연장된 도관들 내에 형성된다. 도펀트는 도핑된 반도체 재료로부터 채널 재료로 외부로-확산된다. 외부로-확산된 도펀트는 제1 레벨들 중 적어도 하나로 상향 확장된다. 전도성 재료는 제1 레벨들 내에서 형성된다.
법령에 따라, 본 명세서에 개시된 주제는 구조적 및 조직적 피쳐와 관련하여 다소 구체적인 언어로 설명되었다. 그러나, 본 명세서에 개시된 수단은 예시적인 실시예를 포함하기 때문에 청구범위는 도시되고 설명된 특정 피쳐로 제한되지 않는다는 것을 이해해야 한다. 따라서 청구범위는 문자 그대로 전체 범위를 제공해야 하며 등가 원칙에 따라 적절하게 해석되어야 한다.

Claims (38)

  1. 집적 어셈블리(integrated assembly)에 있어서,
    제1 전도성으로 도핑된(conductively-doped) 반도체 재료, 상기 제1 전도성으로 도핑된 반도체 재료 위의 하나 이상의 제1 절연성(insulative) 레이어들, 상기 하나 이상의 제1 절연성 레이어들 위의 제2 전도성으로 도핑된 반도체 재료, 상기 제2 전도성으로 도핑된 반도체 재료 위의 하나 이상의 제2 절연성 레이어들, 및 상기 하나 이상의 제2 절연성 레이어들 위의 제3 전도성으로 도핑된 반도체 재료를 포함하는 소스 구조(source structure)-여기서, 상기 소스 구조는 상기 제2 전도성으로 도핑된 반도체 재료를 통해 연장되는 블록(block)들을 더 포함함-;
    상기 소스 구조 위에 수직으로 적층된(vertically-stacked) 전도성 레벨들-여기서, 상기 전도성 레벨들은 메모리 셀 레벨들을 포함함-;
    상기 메모리 셀 레벨들을 따라 수직으로 연장되고 상기 제2 전도성으로 도핑된 반도체 재료와 직접 접촉하도록 상기 소스 구조로 연장되는 채널 재료; 및
    상기 채널 재료와 상기 수직으로 적층된 전도성 레벨들 사이의 하나 이상의 메모리 셀 재료들을 포함하는, 집적 어셈블리.
  2. 제1항에 있어서, 상기 수직으로 적층된 전도성 레벨들의 상부 전도성 레벨들은 상기 메모리 셀 레벨들이고, 상기 수직으로 적층된 전도성 레벨들의 하부 전도성 레벨은 선택 디바이스 레벨인, 집적 어셈블리.
  3. 제1항에 있어서, 상기 제1, 제2 및 제3 전도성으로 도핑된 반도체 재료들은 서로 동일한 조성물인, 집적 어셈블리.
  4. 제3항에 있어서, 상기 제1, 제2 및 제3 전도성으로 도핑된 반도체 재료들은 전도성으로 도핑된 실리콘을 포함하는, 집적 어셈블리.
  5. 제1항에 있어서, 상기 블록들은 도핑된 실리콘을 포함하는, 집적 어셈블리.
  6. 제1항에 있어서, 상기 블록들은 주기율표의 13족 내지 15족으로부터 선택된 하나 이상의 원소들로 도핑된 실리콘을 포함하는, 집적 어셈블리.
  7. 제6항에 있어서, 상기 주기율표의 13족 내지 15족으로부터 선택된 상기 하나 이상의 원소들은 약 1 x 1018 atoms/cm3 내지 약 1 x 1021 atoms/cm3 범위 내의 총 농도로 존재하는, 집적 어셈블리.
  8. 제1항에 있어서, 상기 블록들은 붕소로 도핑된 실리콘을 포함하는, 집적 어셈블리.
  9. 제1항에 있어서, 상기 블록들은 탄소로 도핑된 실리콘을 포함하는, 집적 어셈블리.
  10. 제1항에 있어서, 상기 전도성 레벨들은 금속을 포함하는, 집적 어셈블리.
  11. 제10항에 있어서, 상기 전도성 레벨들은 이산화규소를 포함하는 개재(intervening) 레벨들에 의해 서로 이격되는, 집적 어셈블리.
  12. 집적 어셈블리를 형성하는 방법으로서,
    제1 재료 위에 제2 재료를 포함하는 제1 스택을 형성하는 단계-여기서, 상기 제1 재료는 전기 전도성임-;
    상기 제2 재료의 제1 영역들을 도핑되지 않은 채로 두면서 상기 제2 재료의 제2 영역들을 도핑하는 단계-여기서, 상기 제1 영역들은 제2 영역들 주위에서 측방향으로 연장됨-;
    상기 제1 스택 위에 제2 스택을 형성하는 단계-여기서, 상기 제2 스택은 교번하는(alternating) 제1 및 제2 레벨들을 가짐-;
    상기 제1 및 제2 스택들을 통해 연장되도록 제1 개구들을 형성하는 단계;
    상기 제1 개구들을 라이닝하기 위해 셀 재료들을 상기 제1 개구들 내에 형성하는 단계-여기서, 상기 셀 재료들은 전하 저장 재료 및 절연성 재료를 포함함-;
    상기 절연성 재료에 의해 상기 전하 저장 재료로부터 이격되고 상기 라이닝된 제1 개구들 내에 채널 재료를 형성하는 단계;
    상기 제2 스택을 통과하여 상기 제2 재료의 제1 영역으로 제2 개구를 형성하는 단계;
    상기 제2 영역들에 대해 선택적으로 상기 제1 영역들을 제거하는 단계-여기서, 상기 제1 영역들의 상기 제거는 상기 제2 영역들 주위를 통과하고 상기 제2 개구로부터 상기 셀 재료들로 통과하는 도관들을 형성함-;
    상기 셀 재료들을 통해 상기 채널 재료로 상기 도관들을 연장시키는 단계;
    상기 연장된 도관들 내에 도핑된 반도체 재료를 형성하는 단계;
    상기 도핑된 반도체 재료로부터 상기 채널 재료로 도펀트를 외부로-확산시키는 단계-여기서, 상기 외부로-확산된 도펀트는 상기 제1 레벨들 중 적어도 하나로 상향으로 확장됨-; 및
    상기 제1 레벨들 내에서 전도성 재료를 형성하는 단계를 포함하는, 방법.
  13. 제12항에 있어서, 상기 제1 레벨들을 따라 메모리 셀들을 형성하는 단계를 포함하고, 상기 메모리 셀들은 상기 채널 재료의 영역들을 포함하고; 상기 집적 어셈블리는 상기 메모리 셀들을 포함하는 메모리 디바이스를 포함하고; 및 상기 제1 재료 및 상기 전도성으로 도핑된 반도체 재료는 함께 상기 메모리 디바이스의 소스 구조의 적어도 일부를 형성하는, 방법.
  14. 제13항에 있어서, 상기 제1 레벨들 중 상기 적어도 하나를 포함하도록 소스 선택 디바이스를 형성하는 단계를 더 포함하는, 방법.
  15. 제12항에 있어서, 상기 제1 및 제2 재료들은 반도체 재료를 포함하는, 방법.
  16. 제12항에 있어서, 상기 제1 재료는 전도성으로 도핑된 실리콘을 포함하고, 상기 제2 재료는 전도성으로 도핑되지 않은 실리콘을 포함하는, 방법.
  17. 제16항에 있어서, 상기 제1 스택은 상기 제1 및 제2 재료들 사이에 하나 이상의 절연성 레이어들을 포함하는, 방법.
  18. 제17항에 있어서, 상기 절연성 레이어들은 이산화규소를 포함하는 레이어 및 질화규소를 포함하는 레이어를 포함하는, 방법.
  19. 제17항에 있어서, 상기 절연성 레이어들은 제2 조성물의 2개의 레이어들 사이에 끼워진(sandwiched) 제1 조성물의 레이어를 포함하는, 방법.
  20. 제19항에 있어서, 상기 제1 조성물은 이산화규소를 포함하고, 상기 제2 조성물이 질화규소를 포함하는, 방법.
  21. 제16항에 있어서, 상기 제2 재료의 상기 제2 영역들을 상기 도핑하는 단계는 주기율표의 13족 내지 15족으로부터 선택된 하나 이상의 원소들로 도핑하는 단계를 포함하는, 방법.
  22. 제21항에 있어서, 상기 주기율표의 13족 내지 15족으로부터 선택된 상기 하나 이상의 원소들은 약 1 x 1018 atoms/cm3 내지 약 1 x 1021 atoms/cm3 범위 내의 총 농도로 제공되는, 방법.
  23. 제16항에 있어서, 상기 제2 재료의 상기 제2 영역들을 상기 도핑하는 단계는 붕소로 도핑하는 단계를 포함하는, 방법.
  24. 제16항에 있어서, 상기 제2 재료의 상기 제2 영역들을 상기 도핑하는 단계는 탄소로 도핑하는 단계를 포함하는, 방법.
  25. 집적 어셈블리를 형성하는 방법으로서,
    제1 재료, 상기 제1 재료 위의 적어도 하나의 제1 레이어, 및 상기 적어도 하나의 제1 레이어 위의 제2 재료를 포함하는 제1 스택을 형성하는 단계-여기서, 상기 제1 재료는 전기 전도성임-;
    상기 제2 재료의 제1 영역들을 도핑되지 않은 채로 두면서 상기 제2 재료의 제2 영역들을 도핑하는 단계-여기서, 상기 제1 영역들은 상기 제2 영역들 주위로 측방향으로 연장됨-;
    상기 제2 재료 위에 적어도 하나의 제2 레이어를 형성하고, 상기 적어도 하나의 제2 레이어 위에 제3 재료를 형성하는 단계-여기서, 상기 제1 스택은 상기 제3 재료 및 상기 적어도 하나의 제2 레이어를 포함하고, 상기 제3 재료는 전기 전도성임-;
    상기 제1 스택 위에 제2 스택을 형성하는 단계-여기서, 상기 제2 스택은 교번하는 제1 및 제2 레벨들을 가짐-;
    상기 제1 및 제2 스택들을 통해 연장되도록 제1 개구들을 형성하는 단계;
    상기 제1 개구들을 라이닝하기 위해 셀 재료들을 상기 제1 개구들 내에 형성하는 단계-여기서, 상기 셀 재료들은 전하 저장 재료 및 절연성 재료를 포함함-;
    상기 절연성 재료에 의해 상기 전하 저장 재료로부터 이격되고 상기 라이닝된 제1 개구들 내에 채널 재료를 형성하는 단계;
    상기 제2 스택을 통과하여 상기 제2 재료의 제1 영역으로 제2 개구를 형성하는 단계;
    상기 제2 재료의 상기 제2 영역들에 대해 선택적으로 상기 제2 재료의 상기 제1 영역들을 제거하는 단계-여기서, 상기 제2 재료의 상기 제1 영역들의 상기 제거는 상기 셀 재료들에 대한 도관들을 형성함-;
    상기 셀 재료들을 통해 상기 채널 재료로 상기 도관들을 연장시키는 단계;
    상기 연장된 도관들 내에 도핑된 반도체 재료를 형성하는 단계;
    상기 도핑된 반도체 재료로부터 상기 채널 재료로 도펀트를 외부로-확산시키는 단계-여기서, 상기 외부로-확산된 도펀트는 상기 제1 레벨들 중 적어도 하나로 상향으로 확장됨-; 및
    상기 제1 레벨들 내에서 전도성 재료를 형성하는 단계를 포함하는, 방법.
  26. 제25항에 있어서, 상기 전하 저장 재료는 전하 트래핑 재료인, 방법.
  27. 제25항에 있어서, 상기 셀 재료들은 유전체 장벽 재료 및 전하 차단 재료를 포함하는, 방법.
  28. 제25항에 있어서, 상기 제1 및 제3 재료들은 서로 동일한 조성물인, 방법.
  29. 제28항에 있어서, 상기 제1 및 제3 재료들은 모두 전도성으로 도핑된 실리콘을 포함하는, 방법.
  30. 제29항에 있어서, 상기 제2 재료는 전도성으로 도핑되지 않은 실리콘을 포함하는, 방법.
  31. 제30항에 있어서, 상기 제2 재료의 상기 제2 영역들을 도핑하는 상기 단계는 주기율표의 13족 내지 15족으로부터 선택된 하나 이상의 원소들로 도핑하는 단계를 포함하는, 방법.
  32. 제31항에 있어서, 상기 주기율표의 13족 내지 15족으로부터 선택된 상기 하나 이상의 원소들은 약 1 x 1018 atoms/cm3 내지 약 1 x 1021 atoms/cm3 범위 내의 총 농도로 제공되는, 방법.
  33. 제30항에 있어서, 상기 제2 재료의 상기 제2 영역들을 도핑하는 상기 단계는 붕소로 도핑하는 단계를 포함하는, 방법.
  34. 제30항에 있어서, 상기 제2 재료의 상기 제2 영역들을 도핑하는 상기 단계는 탄소로 도핑하는 단계를 포함하는, 방법.
  35. 제25항에 있어서, 상기 적어도 하나의 제1 레이어는 전기적으로 절연성인, 방법.
  36. 제25항에 있어서, 상기 적어도 하나의 제1 레이어는 이산화규소 레이어 및 질화규소 레이어를 포함하는, 방법.
  37. 제25항에 있어서, 상기 적어도 하나의 제2 레이어는 전기적으로 절연성인, 방법.
  38. 제25항에 있어서, 상기 적어도 하나의 제2 레이어는 이산화규소 레이어 및 질화규소 레이어를 포함하는, 방법.
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