KR100325697B1 - 플래쉬 메모리 소자의 제조 방법 및 구동 방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 제조 방법 및 구동 방법에 관한 것이다.
본 발명에서는 소자 분리 마스크를 장축 방향을 기준으로 지그재그 형태로 변형하고, 그에 따라 제 1 폴리실리콘 마스크를 변형시켜 공정을 실시하며, 셀 DDD 마스크를 배제하여 불순물 이온 주입 공정을 실시하여 대칭적으로 접합부를 형성하므로써 소자의 사이즈를 감소시키고, 양방향 프로그램과 채널 소거 방식을 사용하여 프로그램과 소거시 발생하는 터널 산화막의 손상을 감소시키며, 소오스 확산 저항을 4비트당 1개씩 사용하여 바이어스 저하를 감소시킬 수 있다.

Description

플래쉬 메모리 소자의 제조 방법 및 구동 방법{Method of manufacturing and operating a flash memory device}
본 발명은 플래쉬 메모리 소자의 제조 방법 및 구동 방법에 관한 것으로, 특히 소자 분리 마스크 및 제 1 폴리실리콘 마스크를 변형시켜 대칭적으로 접합부를 형성하므로써 소자의 사이즈를 감소시키고, 양방향 프로그램과 채널 소거 방식을 사용하여 프로그램과 소거시 발생하는 터널 산화막의 손상을 감소시키며, 소오스 확산 저항을 4비트당 1개씩 사용하여 바이어스 저하를 감소시킬 수 있는 플래쉬 메모리 소자의 제조 방법 및 구동 방법에 관한 것이다.
도 1은 종래의 플래쉬 메모리 소자의 마스크 레이아웃이고, 도 2는 도 1의 A-A' 라인을 따라 절취한 상태의 단면도이며, 도 3은 도 1의 B-B' 라인을 따라 절취한 상태의 단면도로서, 이들을 이용하여 종래의 플래쉬 메모리 소자의 제조 방법을 설명하면 다음과 같다.
반도체 기판(101)의 선택된 영역에 소자 분리 마스크(1)를 이용한 산화 공정을 실시하여 필드 산화막(102)을 형성하여 액티브 영역과 필드 영역을 확정한다. 즉, 소자 분리 마스크(1)는 동일한 패턴으로 형성한다. 전체 구조 상부에 터널 산화막(103) 및 제 1 폴리실리콘막(104)을 형성한 후 제 1 폴리실리콘 마스크(2)를 이용한 리소그라피 공정 및 식각 공정을 실시하여 제 1 폴리실리콘막(104) 및 터널 산화막(103)을 패터닝한다. 제 1 폴리실리콘 마스크(2)는 소자 분리 마스크(1)와 소정 간격 이격되도록 소자 분리 마스크(1)내에 형성하며, 소자 분리 마스크(1)에 의해 형성된 필드 산화막(102)의 두 영역이 노출되도록 형성한다. 전체 구조 상부에 유전체막(105), 제 2 폴리실리콘막(106), 텅스텐 실리사이드막(107) 및 반사 방지막(108)을 순차적으로 형성한 후 워드라인 마스크(3)를 이용한 리소그라피 공정 및 식각 공정으로 반사 방지막(108), 텅스텐 실리사이드막(107), 제 2 폴리실리콘막(106), 유전체막(105), 제 1 폴리실리콘막(104) 및 터널 산화막(103)을 순차적으로 패터닝하여 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조를 형성한다. 플로팅 게이트로는 제 1 폴리실리콘막(104)이 사용되며, 콘트롤 게이트로는 제 2 폴리실리콘막(106) 및 텅스텐 실리사이드막(107)이 사용된다. 워드라인 마스크(3)는 제 1 폴리실리콘 마스크(2)와 직각으로 교차되도록 형성한다. 소오스(109)가 노출되도록 형성된 셀 DDD 이온 주입 마스크(도시안됨)를 이용한 저농도 불순물 이온 주입 공정을 실시하여 소오스(109)에 저농도 불순물 영역을 형성한다. 이온 주입 마스크(도시안됨)를 이용한 고농도 불순물 이온 주입 공정을 실시하여 소오스 및 드레인(109 및 110)을 형성한다. 이로 인해 소오스(109)는 DDD 구조의 접합부를갖게 된다. 전체 구조 상부에 제 1 및 제 2 층간 절연막을 형성한 후 메탈 콘택 마스크(4)를 이용한 리소그라피 공정 및 식각 공정으로 드레인 및 소오스의 소정 영역을 노출시키는 콘택 홀을 형성한다. 콘택 홀이 매립되도록 전체 구조 상부에 금속층을 형성한 후 비트라인 마스크(5)를 이용한 리소그라피 공정 및 식각 공정으로 금속층을 패터닝하여 비트라인을 형성한다. 비트라인 마스크(5)는 소자 분리 마스크(1)와 소정 영역 중첩되도록, 즉 제 1 폴리실리콘 마스크 (2)의 외곽면과 맞닿도록 액티브 영역상에 형성한다.
상기한 구조로 제조되는 종래의 플래쉬 메모리 소자는 드레인 영역에서 핫 캐리어 인젝션 방식으로 프로그램하고, 소오스 영역에서 F-N 터널링 방법을 이용하여 블록 단위로 소거하게 된다.
그런데, 상기한 종래의 플래쉬 메모리 소자는 다음과 같은 문제점을 가지게 된다.
첫째, 소거 동작을 수행할 때 F-N 터널링 전류를 발생시키기 위해 고전압을 소오스와 워드라인에 인가하게 되는데 이렇게 인가된 고전압을 견디기 위하여 소오스를 DDD 구조로 형성하게 된다. DDD 구조는 저농도 및 고농도의 불순물로 형성되는데, 이로 인해 소오스 영역이 커지게 되고, 이는 칩 사이즈를 증가시키는 원인이되어 고집적화에 한계를 가져온다.
둘째, 도 2에서 볼 수 있듯이 프로그램은 드레인 접합부의 모서리 부분에서 핫 일렉트론을 발생시켜 실시하게 되고, 소거는 소오스 영역의 저농도 불순물 접합영역을 통하여 실시하게 된다. 상기와 같은 방식으로 소자가 동작되면 프로그램과 소거를 하는 터널 산화막 부분이 한정되어 있어 터널 산화막에 손상을 주게 되어, 소자의 신뢰성을 저하시킨다.
세째, 현재의 소자에서는 드레인 콘택 16개마다 소오스 콘택 1개씩 형성한 다. 소오스 영역은 폴리라인을 사용하지 않고 이온 주입에 의한 확산 저항을 이용하게 되는데, 이로 인해 인가되는 바이어스를 감소시켜 특정 셀의 소거 속도를 저하시킨다.
따라서, 본 발명은 대칭적 구조의 접합부를 형성하여 칩 사이즈를 감소시키고, 터널 산화막의 손상을 감소시켜 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법 및 구동 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 트리플 웰 구조의 반도체 기판을 제공하는 단계와, 장축 방향으로 지그재그 형태로 형성된 소자 분리 마스크를 이용한 산화 공정으로 상기 반도체 기판상에 필드 산화막을 형성하는 단계와, 전체 구조 상부에 터널 산화막 및 제 1 폴리실리콘막을 순차적으로 형성한 후 제 1 폴리실리콘 마스크를 이용한 리소그라피 공정 및 식각 공정으로 상기 제 1 폴리실리콘막 및 터널 산화막을 패터닝하는 단계와, 전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막 및 반사 방지막을 순차적으로 형성한 후 워드라인 마스크를 이용한 리소그라피 공정 및 식각 공정으로 상기 구조물을 패터닝하는 단계와,불순물 이온 주입 공정을 실시하여 반도체 기판상에 소오스 및 드레인을 대칭적으로 형성하는 단계와, 전체 구조 상부에 층간 절연막을 형성한 후 메탈 콘택 마스크를 이용한 리소그라피 공정 및 식각 공정으로 상기 반도체 기판의 소정 영역을 노출시키는 콘택 홀을 형성하는 단계와, 상기 콘택 홀이 매립되도록 전체 구조 상부에 금속층을 형성한 후 비트라인 마스크를 이용한 패터닝 공정으로 비트라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 구동 방법은 게이트 단자에 전원 전압, 드레인 단자에 10V의 전압을 인가하며, 소오스 단자, 트리플 n웰 및 트리플 p웰은 각각 접지시켜 프로그램 동작을 수행하고, 게이트 단자에 -10V를 인가하고, 드레인 단자 및 소오스 단자는 플로팅시키며, 트리플 n웰에 10V, 트리플 p웰은 접지시켜 소거 동작을 수행하며, 게이트 단자에 전원 전압, 드레인 단자에 1V의 전압을 인가하고, 소오스 단자, 트리플 n웰 및 트리플 p웰은 각각 접지시켜 독출 동작을 수행하는 것을 특징으로 한다.
도 1은 종래의 플래쉬 메모리 소자의 마스크 레이아웃.
도 2는 도 1의 A-A' 라인을 따라 절취한 상태의 단면도.
도 3은 도 1의 B-B' 라인을 따라 절취한 상태의 단면도.
도 4는 본 발명에 따른 플래쉬 메모리 소자의 마스크 레이아웃.
도 5는 도 4의 C-C' 라인을 따라 절취한 상태의 단면도.
도 6은 도 4의 D-D' 라인을 따라 절취한 상태의 단면도.
도 7(a) 및 도 7(b)는 종래 및 본 발명에 따른 플래쉬 메모리 셀 어레이.
<도면의 주요 부분에 대한 부호의 설명>
1 및 10 : 소자 분리 마스크 2 및 20 : 제 1 폴리실리콘 마스크
3 및 30 : 워드라인 마스크 4 및 40 : 메탈 콘택 마스크
5 및 50 : 비트라인 마스크
101 및 201 : 반도체 기판 102 및 202 : 필드 산화막
103 및 203 : 터널 산화막 104 및 204 : 제 1 폴리실리콘막
105 및 205 : 유전체막 106 및 206 : 제 2 폴리실리콘막
107 및 207 : 텅스텐 실리사이드막 108 및 208 : 반사 방지막
109 및 209 : 소오스 110 및 210 : 드레인
211 : 제 1 층간 절연막 212 : 제 2 층간 절연막
201A : 트리플 n 웰 201B : 트리플 p 웰
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 4는 본 발명에 따른 플래쉬 메모리 소자의 마스크 레이아웃이고, 도 5는 도 4의 C-C' 라인을 따라 절취한 상태의 단면도이며, 도 6은 도 4의 D-D' 라인을 따라 절취한 상태의 단면도로서, 이들을 이용하여 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하면 다음과 같다.
반도체 기판(201)상의 선택된 영역, 즉 셀 형성 영역에 2회의 불순물 이온 주입 공정을 실시하여 트리플 웰 구조를 형성한다. 즉, 기판이 p형일 경우 n형 및 p형 불순물 이온 주입 공정을 실시하여 p형 기판(201)-n 웰(201A)-p 웰(201B)의 트리플 웰 구조를 형성하고, 기판이 n형일 경우 p형 및 n형 불순물 이온 주입 공정을 실시하여 n형 기판-p 웰-n 웰의 트리플 웰 구조를 형성한다. 그리고난 후 반도체 기판(201)상의 선택된 영역에 소자 분리 마스크(10)를 이용한 산화 공정으로 필드 산화막(202)를 형성하여 액티브 영역과 필드 영역을 확정한다. 이때, 이미 형성된 트리플 웰 구조는 액티브 영역에 속하게 된다. 소자 분리 마스크(10)는 횡방향을 단축 방향이라 할 때 종래의 단축 방향으로 평행하게 형성하는 것과는 달리 단축 방향으로 지그재그 형태로 형성한다. 전체 구조 상부에 터널 산화막(203) 및 제 1 폴리실리콘막(204)을 순차적으로 형성한 후 제 1 폴리실리콘 마스크(20)를 이용한 리소그라피 공정 및 식각 공정을 실시하여 제 1 폴리실리콘막(204) 및 터널 산화막 (203)을 패터닝한다. 제 1 폴리실리콘 마스크(20)는 종래와 마찬가지로 소자 분리 마스크(10)내의 두 부분이 노출되도록 형성한다. 즉, 소자 분리 마스크(10)가 지그재그 형태의 패턴으로 형성되기 때문에 그 패턴에 맞게 제 1 폴리실리콘 마스크(20)도 형성된다. 전체 구조 상부에 유전체막(205), 제 2 폴리실리콘막 (206), 텅스텐 실리사이드막(207) 및 반사 방지막(208)을 순차적으로 형성한 후 워드라인 마스크(30)를 이용한 리소그라피 공정 및 식각 공정으로 반사 방지막(208), 텅스텐 실리사이드막(207), 제 2 폴리실리콘막(206), 유전체막(205), 제 1 폴리실리콘막(204) 및 터널 산화막(203)을 패터닝하여 반도체 기판(201)의 소정 영역을노출시킨다. 워드라인 마스크(30)는 종래와 마찬가지로 소자 분리 마스크(10)의 장축 방향과 수직하게 형성한다. 불순물 이온 주입 마스크(도시안됨)를 이용한 불순물 이온 주입 공정을 실시하여 반도체 기판(201)상에 소오스 및 드레인(209 및 210)을 형성한다. 이와 같이 셀 DDD 마스크를 이용한 저농도 불순물 이온 주입 공정을 배제하고 직접 고농도 불순물 이온 주입 공정을 실시하므로써 대칭적 구조의 접합부를 형성할 수 있다. 전체 구조 상부에 제 1 층간 절연막(211) 및 제 2 층간 절연막(212)을 형성한 후 메탈 콘택 마스크(40)를 이용한 리소그라피 공정 및 식각 공정으로 제 2 층간 절연막(212) 및 제 1 층간 절연막(211)을 순차적으로 식각하여 반도체 기판(201)의 소정 영역을 노출시키는 콘택 홀을 형성한다. 콘택 홀을 형성하기 위한 메탈 콘택 마스크(40)는 4개의 셀을 콘트롤하기 위해 소자 분리 마스크(10)의 장축 사이에 형성되도록 한다. 이렇게 4개의 셀을 콘트롤하기 위해 4개의 셀마다 하나의 콘택 홀을 형성하므로써 셀의 동작시 인가된 전압에 대한 RC 딜레이를 최소화할 수 있다. 이후 콘택 홀이 매립되도록 전체 구조 상부에 금속층을 형성한 후 비트라인 마스크(50)를 이용한 패터닝 공정으로 비트라인을 형성한다. 비트라인 마스크(50)는 종래와는 달리 소자 분리 마스크(10)의 장축 방향으로 소자 분리 마스크(10)와 완전히 오버랩되도록 형성한다.
도 6은 필드 산화막(202) 사이에 콘택 홀을 좁게 형성할 경우 필드 산화막 (202)의 버즈빅으로 인하여 콘택 홀이 레이아웃과는 달리 작게 형성될 수도 있음을 표시한 것으로, 콘택 홀을 형성한 후 이온 주입을 실시하여 작아진 콘택 홀에 대한 보상이 될 수도 있음을 나타내기 위한 것이다.
도 7(a) 및 도 7(b)는 종래의 방법에 따라 제조된 플래쉬 메모리 셀 어레이 및 본 발명에 따라 제조된 플래쉬 메모리 셀 어레이를 도시한 것이다.
[표 1]은 종래의 방법에 따라 제조된 플래쉬 메모리 셀과 본 발명에 따른 방법에 따라 제조된 플래쉬 메모리 셀의 구동 조건을 나타낸 것이다.
종래의 경우 본 발명의 경우
프로그램 소거 독출 프로그램 소거 독출
VG Vcc -10V Vcc Vcc -10V Vcc
VD 10V 플로팅 1V 10V 플로팅 1V
VS GND Vcc GND GND 플로팅 GND
VB GND GND GND GND 10V GND
VB(이중웰) GND GND GND
[표 1]에서 나타낸 VB는 트리플 p웰에 가해지는 전압이고, VB(이중웰)은 트리플 n웰에 가해지는 전압이다. 참고로 도 7(b)에 도시된 셀 어레이의 단위 셀을 독출할 경우 W/L3은 Vcc, B/L5,4는 1V, B/L1,2,3은 1V를 인가하여야 하며, 반대로 W/L3은 Vcc, B/L5,4는 1V, B/L1,2,3은 0V를 인가하여도 접합부가 대칭 구조이기 때문에 독출이 가능하다.
상술한 바와 같이 본 발명에 의하면 소오스를 드레인과 대칭적으로 형성함으로써 셀 사이즈를 줄일 수 있고, 소거 동작을 수행할 때 채널 영역을 사용하고, 그포그램을 양방향 접합부를 사용함으로써 소거나 프로그램시 발생되는 터널 산화막의 손상을 감소시켜 소자의 신뢰성을 향상시킬 수 있다.

Claims (4)

  1. 트리플 웰 구조의 반도체 기판을 제공하는 단계와,
    장축 방향으로 지그재그 형태로 형성된 소자 분리 마스크를 이용한 산화 공정으로 상기 반도체 기판상에 필드 산화막을 형성하는 단계와,
    전체 구조 상부에 터널 산화막 및 제 1 폴리실리콘막을 순차적으로 형성한 후 제 1 폴리실리콘 마스크를 이용한 리소그라피 공정 및 식각 공정으로 상기 제 1 폴리실리콘막 및 터널 산화막을 패터닝하는 단계와,
    전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막 및 반사 방지막을 순차적으로 형성한 후 워드라인 마스크를 이용한 리소그라피 공정 및 식각 공정으로 상기 구조물을 패터닝하는 단계와,
    불순물 이온 주입 공정을 실시하여 반도체 기판상에 소오스 및 드레인을 대칭적으로 형성하는 단계와,
    전체 구조 상부에 층간 절연막을 형성한 후 메탈 콘택 마스크를 이용한 리소그라피 공정 및 식각 공정으로 상기 반도체 기판의 소정 영역을 노출시키는 콘택 홀을 형성하는 단계와,
    상기 콘택 홀이 매립되도록 전체 구조 상부에 금속층을 형성한 후 비트라인 마스크를 이용한 패터닝 공정으로 비트라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 메탈 콘택 마스크는 상기 소자 분리 마스크의 장축 사이에 형성되어 4개의 셀을 콘트롤할 수 있는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 비트라인 마스크는 상기 소자 분리 마스크의 장측 방향으로 상기 소자 분리 마스크와 완전히 오버랩되도록 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  4. 트리플 n웰 및 트리플 p웰을 포함하여 이루어진 트리플 웰 구조의 반도체 기판을 제공하는 단계와, 장축 방향으로 지그재그 형태로 형성된 소자 분리 마스크를 이용한 산화 공정으로 상기 반도체 기판상에 필드 산화막을 형성하는 단계와, 전체 구조 상부에 터널 산화막 및 제 1 폴리실리콘막을 순차적으로 형성한 후 제 1 폴리실리콘 마스크를 이용한 리소그라피 공정 및 식각 공정으로 상기 제 1 폴리실리콘막 및 터널 산화막을 패터닝하는 단계와, 전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막 및 반사 방지막을 순차적으로 형성한 후 워드라인 마스크를 이용한 리소그라피 공정 및 식각 공정으로 상기 구조물을 패터닝하는 단계와, 불순물 이온 주입 공정을 실시하여 반도체 기판상에 소오스 및 드레인을 대칭적으로 형성하는 단계와, 전체 구조 상부에 층간 절연막을 형성한 후 메탈 콘택 마스크를 이용한 리소그라피 공정 및 식각 공정으로 상기 반도체 기판의 소정 영역을 노출시키는 콘택 홀을 형성하는 단계와, 상기 콘택 홀이 매립되도록 전체 구조 상부에 금속층을 형성한 후 비트라인 마스크를 이용한 패터닝 공정으로 비트라인을 형성하는 단계에 의해 제조되는 플래쉬 메모리 소자의 구동 방법에 있어서,
    게이트 단자에 전원 전압, 상기 드레인 단자에 10V의 전압을 인가하며, 상기소오스 단자, 상기 트리플 n웰 및 상기 트리플 p웰은 각각 접지시켜 프로그램 동작을 수행하고, 상기 게이트 단자에 -10V를 인가하고, 상기 드레인 단자 및 상기 소오스 단자는 플로팅시키며, 상기 트리플 n웰에 10V, 상기 트리플 p웰은 접지시켜 소거 동작을 수행하며, 상기 게이트 단자에 전원 전압, 상기 드레인 단자에 1V의 전압을 인가하고, 상기 소오스 단자, 상기 트리플 n웰 및 상기 트리플 p웰은 각각 접지시켜 독출 동작을 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 구동 방법.
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