TWI578533B - Semiconductor nonvolatile memory device - Google Patents

Semiconductor nonvolatile memory device Download PDF

Info

Publication number
TWI578533B
TWI578533B TW100148043A TW100148043A TWI578533B TW I578533 B TWI578533 B TW I578533B TW 100148043 A TW100148043 A TW 100148043A TW 100148043 A TW100148043 A TW 100148043A TW I578533 B TWI578533 B TW I578533B
Authority
TW
Taiwan
Prior art keywords
region
tunnel
insulating film
memory device
drain region
Prior art date
Application number
TW100148043A
Other languages
English (en)
Other versions
TW201240094A (en
Inventor
Hiroaki Takasu
Original Assignee
Sii Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sii Semiconductor Corp filed Critical Sii Semiconductor Corp
Publication of TW201240094A publication Critical patent/TW201240094A/zh
Application granted granted Critical
Publication of TWI578533B publication Critical patent/TWI578533B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

半導體非揮發性記憶裝置
本發明係關於電子機器所使用之可電性重寫之半導體非揮發性記憶體裝置。
成為可電性重寫之半導體非揮發性記憶體裝置之基本的單元為記憶體單元，基本上具有以下般之構成。即是，在P型矽基板上隔著通道區域配置N型源極區域和N型汲極區域，在N型汲極區域上之一部分設置通道區域，隔著大約100Å或是此以下之薄的氧化矽膜或由氧化矽膜和氮化矽膜等所構成之隧道絕緣膜而形成浮動閘電極，在浮動閘電極上，隔著由薄絕緣膜所構成之控制絕緣膜而形成浮動閘電極，浮動閘電極係與控制閘電極強烈電容耦合。浮動閘電極係從周圍被電性絕緣，可以在其內部長期間積蓄電荷。
浮動閘電極及控制閘電極係延伸設置在通道區域上，通道區域之傳導係藉由浮動閘電極之電位而變化。因此，藉由改變浮動閘電極中之電化量，可以非揮發性地記憶資訊。藉由對兼作隧道區域之汲極區域供給相對於控制閘大約15V以上之電位差，可以產生隧道電流，且將浮動閘之電子經隧道區域之隧道絕緣膜而釋放至汲極區域，或相反地將電子注入至浮動閘電極。
如此一來，使浮動閘之電荷量變化，當作非揮發性記 憶體而發揮作用。亦可以將如此之記憶體單元多數配置成矩陣狀，形成記憶體陣列，取得大容量之半導體非揮發性記憶體裝置。
在此，具有使電子通過之隧道絕緣膜的隧道區域尤其重要。一方面使能夠進行數十萬次之多數次記憶體單元資訊的重寫，另一方面對記憶體資訊可經數十年之長期保存(電荷之保持)的要求，發揮支配性的任務。
就以隧道區域及隧道絕緣膜之信賴性改善對策，提案有與汲極區域鄰接而設置雜質濃度不同之隧道區域而提升重寫特性或保持特性之例子(例如，參照專利文獻1)。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開平1-160058號公報
但是，如改善例所示般，在與汲極區域分開另外設置專用之隧道區域的半導體裝置中，有增大占有面積，使得增加半導體裝置之成本等之問題點。於是以取得不增加占有面積，抑制通道絕緣膜之惡化而持有高信賴性之可電性重寫之半導體非揮發性記憶體裝置為課題。
為了解決上述問題點，本發明係將半導體裝置構成下述般。
為一種可電性重寫之非揮發性記憶體裝置，其具有：第1導電型之半導體基板；互相隔著間隔而設置在上述半導體基板之表面的第2導電型之源極區域和汲極區域；上述源極區域和上述汲極區域之間之上述半導體基板之表面的通道形成區域；隔著閘極絕緣膜而設置在上述源極區域和上述汲極區域和上述通道形成區域之上的浮動閘電極；隔著上述浮動閘電極和控制絕緣膜而電容耦合之控制閘電極；從上述汲極區域表面被往下挖，而設置在上述汲極區域之一部分上之細微之孔洞的微細孔；以埋入上述微細孔之形式被配置的上述浮動閘電極之一部分的突出部：被設置在上述微細孔之表面和上述突出部之表面之間的隧道絕緣膜；及被設置在上述突出部之周圍，劃定隧道區域之隧道防止區域。
在此，上述可電性重寫之半導體非揮發性記憶體裝置中，上述隧道防止區域被設置在與上述微細孔相接之上述汲極區域之表面附近，為電性浮動狀態的第1導電型之區域。
再者，在此，於上述可電性重寫之半導體非揮發性記憶體裝置中，上述隧道防止區域，為被設置在與上述微細孔相接之上述汲極區域之表面附近，被設置在第2導電型之高雜質濃度區域和上述突出部之間，具有膜厚較上述隧道區域之隧道絕緣膜厚的第2隧道絕緣膜。
藉由上述說明之手段，可以取得占有面積小且微細，且可以以較資料重寫時更低之電壓效率佳地進行重寫動作，抑制隧道絕緣膜之惡化而持有高信賴性之可電性重寫之半導體非揮發性記憶體裝置。
以下，參考圖面根據實施例說明用以實施發明之各種型態。
[實施例1]
第1圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第1實施例的模式性剖面圖。
在第1導電型之P型之矽基板101表面，互相間隔開設置第2導電型之N型之源極區域201和汲極區域202，在源極區域201和汲極區域202之間之P型之矽基板101表面的通道形成區域，和源極區域201和汲極區域202和通道區域形成區域之上，隔著例如由氧化矽膜所構成之厚度400Å之閘極絕緣膜301而設置由多晶矽等所構成之浮動閘電極501，在浮動閘電極501之上面，形成控制閘電極701，該控制閘電極701係由經由氧化矽膜或氮化矽膜或該些之複合膜等構成之控制絕緣膜601而電容耦合之多晶矽等所構成。
在此，在汲極區域202之一部分，形成直徑為4000Å，深度為3000Å之從汲極區域202表面往下挖之細微之孔穴的微細孔120。浮動閘電極501具有突出部502，以突出部502被埋入至微細孔120之形式被形成。在汲極區域202內之隧道區域801中，在微細孔120之表面和以埋入微細孔120之形式所形成之浮動閘電極501之突出部502之表面之間，設置有例如氧化矽膜或氮化矽膜或該些複合膜等所構成之膜厚為80Å的隧道絕緣膜401。
並且，為了劃定流通隧道電流之隧道區域之大小，在與微細孔120相接之汲極區域202之表面附近，從汲極區域202表面至深度800Å之位置，設置有隧道防止區域921，該隧道防止區域921係將雜質濃度設成每1立方公分為1019atms之電性浮動狀態的P型之區域。
被形成在微細孔120側面之隧道區域801因成為從微細孔120之底面至P型之隧道防止區域921之底面的部分，故實質上的隧道區域801之深度僅成為2200Å，微細孔之直徑因係4000Å，故即使加上微細孔120之底面部分亦可以取得微少面積之隧道區域801及隧道絕緣膜401。
以往，隧道絕緣膜401雖然僅形成在汲極區域202表面之隧道區域801表面，但是若藉由依本發明之實施例，則形成在微細孔120之側面及底面。依此，可形成在以往之平面性的對準加工精度無法達成的微細面積之隧道區域801及隧道絕緣膜401。藉由形成微細面積之隧道區域801，可以增大隔著控制絕緣膜601而被設置在控制閘電 極701和浮動閘電極501之間的電容，和隔著浮動閘電極501和隧道絕緣膜401而被設置在汲極區域202之間的電容之對比指標，所謂的耦合比例。
再者，微細孔120之深度係在第1圖所示之第1實施例中設定成3000Å，該是因為形成在微細孔120側面之隧道區域801，成為從微細孔120之底面至P型之隧道防止區域921之底面的部分，故為了形成微少面積的隧道區域801，以淺為佳，理想為3000Å以下為佳，但是於受到加工裝置等之限制難以達成之時，即使設成5000Å，也比以往可以達成更大之效果。
再者，微細孔120之底面因也成為隧道區域801之一部分，故微細孔120之直徑越小越佳。因此，微細孔120之直徑理想為形成5000Å以下，若受到微細孔挖掘加工裝置等之限制之時，作為次佳的對策，係藉由形成10000Å以下，製作出具有微細面積之隧道區域801，也達到效果。
因藉由增大耦合比例，施加於控制閘電極701之電壓效率佳地被傳達至浮動閘電極501，故最終，容易取得隔著隧道絕緣膜401的浮動閘電極501和汲極區域202間之電位差，因此可以較以往縮小施加至資料重寫動作所需之控制電極701之施加電壓。再者，也不用為了確保耦合比例如以往般地增大浮動閘電極501及控制電極701，可使記憶體單元微細化。
再者，在與微細孔120接合之汲極區域202之表面附 近，設置從表面的深度為800Å之電性浮動狀態之P型之隧道防止區域921，其雜質濃度因每1立方公分為1019atms，故為即使於汲極區域202或浮動閘電極501被施加高的動作電壓之時，也不容易形成反轉層或空乏層的濃度。因此，不會有在汲極區域202表面附近容易產生缺陷之區域當作隧道區域801而被使用之情形，可以透過被形成在具有缺陷少之良質結晶性之內部區域的隧道絕緣膜401，而進行汲極區域202和浮動閘電極501之間的電子處理(穿隧)。
再者，隧道絕緣膜401或控制絕緣膜601之至少一方設為氧化矽膜和氮化膜之複合膜以更提升信賴性。
[實施例2]
第2圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第2實施例的模式性剖面圖。
與第1圖所示之第1實施例不同之點，係於沿著汲極區域202內之微細孔120之底面，又設置有為電性浮動狀態之P型之隧道防止區域921之點，依此可以防止微細孔120之底面部的隧道區域801之形成。
比起第1圖所示之第1實施例，可以更縮小隧道區域801之面積，且能夠更增大耦合比例。針對其他說明，藉由賦予與第1圖相同之符號說明，來代替說明。
[實施例3]
第3圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第3實施例的模式性剖面圖。
與第1圖所示之第1實施例不同之點，為汲極區域202內之微細孔120之底面成為被倒圓角之形狀的點。藉由將埋入浮動閘電極501之微細孔202之底部設為圓弧形狀，可以防止資料重寫時電子注入至浮動閘電極501或朝隧道區域801抽出電子之時高電場局部集中之情形，可以增大資料重寫次數而取得信賴性高之半導體非揮發性記憶體裝置。針對其他說明，藉由賦予與第1圖相同之符號說明，來代替說明。
藉由上述說明之手段，可以取得占有面積小，且可以以較資料重寫時更低之電壓效率佳地進行重寫動作，抑制隧道絕緣膜之惡化而持有高信賴性之可電性重寫之半導體非揮發性記憶體裝置。
[實施例4]
第4圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第4實施例的模式性剖面圖。
在第1導電型之P型之矽基板101表面，互相間隔開設置第2導電型之N型之源極區域201和汲極區域202，在源極區域201和汲極區域202之間之P型之矽基板101表面的通道形成區域，和源極區域201和汲極區域202和通道區域形成區域之上，隔著例如由氧化矽膜所構成之厚度400Å之閘極絕緣膜301而設置由多晶矽等所構成之浮 動閘電極501，在浮動閘電極501之上面，形成控制閘電極701，該控制閘電極701係由經由氧化矽膜或氮化矽膜或該些之複合膜等構成之控制絕緣膜601而電容耦合之多晶矽等所構成。
在此，在汲極區域202之一部分，形成直徑為4000Å，深度為3000Å之從汲極區域202表面往下挖之細微之孔穴的微細孔120。浮動閘電極501具有突出部502，以突出部502被埋入至微細孔120之形式被形成。在汲極區域202內之隧道區域801中，在微細孔120之表面和以埋入微細孔120之形式所形成之浮動閘電極501之突出部502之表面之間，設置有例如氧化矽膜或氮化矽膜或該些複合膜等所構成之膜厚為80Å的隧道絕緣膜401。
並且，為了劃定流通隧道電流之隧道區域之大小，在與微細孔120相接之汲極區域202之表面附近，從汲極區域202表面至深度2000Å之位置，設置有N型之高雜質濃度區域222，該N型之高雜質濃度區域222係將雜質濃度設成每1立方公分為1019atms。在將與微細孔120接合之雜質濃度設成每1立方公分1019atms的N型之高雜質濃度區域222之側面，即使藉由被施加於汲極區域202和浮動閘電極501之間的最大電場，也形成具有不會產生電子之穿隧現象之厚膜的第2隧道絕緣膜。該係因將N型之高雜質濃度區域222之雜質濃度設為每1立方公分1019atms，故於表面熱氧化之時，形成較汲極區域202之側面厚的氧化矽膜之故，在不需要特別之工程的製造上具 有優點。
被形成在微細孔120側面之隧道區域801因成為從微細孔120之底面至N型之高雜質濃度區域222之底面的部分，故實質上的隧道區域801之深度僅成為1000Å，微細孔之直徑因係4000Å，故即使加上微細孔120之底面部分亦可以取得微少面積之隧道區域801及隧道絕緣膜401。
以往，隧道絕緣膜401雖然僅形成在汲極區域202表面之隧道區域801表面，但是若藉由依本發明之實施例，隧道絕緣膜401則形成在微細孔120之側面及底面。依此，可形成在以往之平面性的對準加工精度無法達成的微細面積之隧道區域801及隧道絕緣膜401。藉由形成微細面積之隧道區域801，可以增大隔著控制絕緣膜601而被設置在控制閘電極701和浮動閘電極501之間的電容，和隔著浮動閘電極501和隧道絕緣膜401而被設置在汲極區域202之間的電容之對比指標，所謂的耦合比例。
再者，微細孔120之深度係在第4圖所示之第4實施例中設定成3000Å，該是因為形成在微細孔120側面之隧道區域801，成為從微細孔120之底面至N型之高雜質濃度區域222之底面的部分，故為了形成微少面積的隧道區域801，以淺為佳，理想為3000Å以下為佳，但是於受到加工裝置等之限制難以達成之時，即使設成5000Å，也比以往可以達成更大之效果。
再者，微細孔120之底面因也成為隧道區域801之一 部分，故微細孔120之直徑越小越佳。因此，微細孔120之直徑理想為形成5000Å以下，若受到微細孔挖掘加工裝置等之限制之時，作為次佳的對策，係藉由形成10000Å以下，製作出具有微細面積之隧道區域801，也達到效果。
因藉由增大耦合比例，施加於控制閘電極701之電壓效率佳地被傳達至浮動閘電極501，故最終，容易取得隔著隧道絕緣膜401的浮動閘電極501和汲極區域202間之電位差，因此可以較以往縮小施加至資料重寫動作所需之控制電極701之施加電壓。再者，也不用為了確保耦合比例如以往般地增大浮動閘電極501及控制電極701，可使記憶體單元微細化。
再者，在與微細孔120接合之汲極區域202之表面附近，設置成為從表面之深度為1000Å的N型之高濃度雜質區域222，將其雜質濃度設為每1立方公分1019atms，在N型之高雜質濃度區域222表面，形成膜厚較形成在與微細孔120接合之其他汲極區域202內的隧道區域801表面之隧道絕緣膜401之膜厚更厚，在動作電壓範圍內不會產生穿隧現象之第2隧道絕緣膜。因此，不會有在汲極區域202表面附近容易產生缺陷之區域當作隧道區域801而被使用之情形，可以透過被形成在具有缺陷少之良質結晶性之內部區域的隧道絕緣膜401，而進行汲極區域202和浮動閘電極501之間的電子處理(穿隧)。
再者，隧道絕緣膜401或控制絕緣膜601之至少一方 設為氧化矽膜和氮化膜之複合膜以更提升信賴性。
[實施例5]
第5圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第5實施例的模式性剖面圖。
與第4圖所示之第4實施例不同之點係藉由N型之高雜質濃度區域222覆蓋所有與汲極區域202內之微細孔120之側面接合之區域之點。依此，可以謀求汲極區域202之更低電阻化，並且藉由以與微細孔120接合之汲極區域202內之隧道區域801僅形成在微細孔120之底面部分之方式，形成N型之高雜質濃度區域222，可以防止微細孔120側面部之隧道區域801之形成，並僅在微細孔120之低面部形成隧道區域801。因此，比起第4圖所示之第4實施例，可以更縮小隧道區域801之面積，且能夠更增大耦合比例。針對其他說明，藉由賦予與第4圖相同之符號說明，來代替說明。
藉由該些手段，可以取得占有面積小且微細，且可以以較資料重寫時更低之電壓效率佳地進行重寫動作，抑制隧道絕緣膜之惡化而持有高信賴性之可電性重寫之半導體非揮發性記憶體裝置。
101‧‧‧P型之矽基板
120‧‧‧微細孔
201‧‧‧源極區域
202‧‧‧汲極區域
301‧‧‧閘極絕緣膜
401‧‧‧隧道絕緣膜
501‧‧‧浮動閘電極
601‧‧‧控制絕緣膜
701‧‧‧控制閘電極
801‧‧‧隧道區域
921‧‧‧P型隧道防止區域
第1圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第1實施例的模式性剖面圖。
第2圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第2實施例的模式性剖面圖。
第3圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第3實施例的模式性剖面圖。
第4圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第4實施例的模式性剖面圖。
第5圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第5實施例的模式性剖面圖。
101‧‧‧P型之矽基板
120‧‧‧微細孔
201‧‧‧源極區域
202‧‧‧汲極區域
301‧‧‧閘極絕緣膜
401‧‧‧隧道絕緣膜
501‧‧‧浮動閘電極
502‧‧‧突出部
601‧‧‧控制絕緣膜
701‧‧‧控制閘電極
801‧‧‧隧道區域
921‧‧‧P型隧道防止區域

Claims (9)

  1. 一種可電性重寫之半導體非揮發性記憶體裝置，其特徵為具有：第1導電型之半導體基板；第2導電型之源極區域和汲極區域，其係互相隔著間隔而被設置在上述半導體基板之表面；通道形成區域，其係上述源極區域和上述汲極區域之間的上述半導體基板之表面；浮動閘電極，其係隔著閘極絕緣膜而被設置在上述源極區域和上述汲極區域和上述通道形成區域之上；控制閘電極，其係隔著上述浮動閘電極和控制絕緣膜而被設置，且與上述浮動閘電容耦合；微細孔，其係從上述汲極區域表面被往下挖，且設置在上述汲極區域內之一部分上，至底面包含在上述汲極區域；突出部，其係以埋入上述微細孔之形式被配置，且為上述浮動閘電極之一部分：隧道防止區域，其係被設置在上述突出部之周圍，且劃定隧道區域；及隧道絕緣膜，其係被設置在上述微細孔之表面和上述隧道區域內之上述突出部之表面之間。
  2. 如申請專利範圍第1項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中上述隧道防止區域被設置在與上述微細孔相接之上述 汲極區域之表面附近，為電性浮動狀態的第1導電型之區域。
  3. 如申請專利範圍第2項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中在上述汲極區域之與上述微細孔之底面相接之區域，又設置有為電性浮動狀態的第1導電型之第2隧道防止區域。
  4. 如申請專利範圍第2項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中上述隧道絕緣膜或上述控制絕緣膜之至少一方為氧化矽膜和氮化矽膜之複合膜。
  5. 如申請專利範圍第2項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中上述汲極區域之與上述微細孔之底面相接之區域，為倒圓角之形狀。
  6. 如申請專利範圍第1項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中上述隧道防止區域，為被設置在與上述微細孔相接之上述汲極區域之表面附近，被設置在第2導電型之高雜質濃度區域和上述突出部之間，具有膜厚較上述隧道區域之隧道絕緣膜厚的第2隧道絕緣膜。
  7. 如申請專利範圍第6項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中上述膜厚為即使藉由被施加於上述汲極區域和上述浮 動閘電極之間的最大電場也不會產生電子之穿隧現象的膜厚。
  8. 如申請專利範圍第6項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中上述汲極區域之與上述微細孔之側面接合之區域，全部藉由上述高雜質濃度區域而被覆蓋，與上述微細孔接合之上述汲極區域內之上述隧道區域僅形成在上述微細孔之底面部分。
  9. 如申請專利範圍第6項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中上述隧道絕緣膜或上述控制絕緣膜之至少一方為氧化矽膜和氮化矽膜之複合膜。
TW100148043A 2010-12-29 2011-12-22 Semiconductor nonvolatile memory device TWI578533B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010294481 2010-12-29
JP2010294482 2010-12-29
JP2011254289A JP5829896B2 (ja) 2010-12-29 2011-11-21 半導体不揮発性メモリ装置

Publications (2)

Publication Number Publication Date
TW201240094A TW201240094A (en) 2012-10-01
TWI578533B true TWI578533B (zh) 2017-04-11

Family

ID=46379998

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100148043A TWI578533B (zh) 2010-12-29 2011-12-22 Semiconductor nonvolatile memory device

Country Status (5)

Country Link
US (1) US8558302B2 (zh)
JP (1) JP5829896B2 (zh)
KR (1) KR101900103B1 (zh)
CN (1) CN102569304B (zh)
TW (1) TWI578533B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03218075A (ja) * 1990-01-23 1991-09-25 Matsushita Electron Corp 半導体記憶装置の製造方法
JPH04271177A (ja) * 1991-01-23 1992-09-28 Matsushita Electron Corp 不揮発性半導体記憶装置の製造方法
JP2005252265A (ja) * 2004-03-04 2005-09-15 Texas Instruments Inc トランジスタおよび基板に電流経路を形成する方法並びに携帯型電子デバイス

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2691204B2 (ja) 1987-12-16 1997-12-17 セイコーインスツルメンツ株式会社 半導体不揮発性メモリ
US6097056A (en) * 1998-04-28 2000-08-01 International Business Machines Corporation Field effect transistor having a floating gate
CN1178292C (zh) 2001-04-13 2004-12-01 华邦电子股份有限公司 电可擦可编程只读存储器单元及其制造方法
JP2006186073A (ja) 2004-12-27 2006-07-13 Toshiba Corp 半導体装置およびその製造方法
KR100621545B1 (ko) * 2005-01-04 2006-09-19 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101001257B1 (ko) * 2008-10-06 2010-12-14 주식회사 동부하이텍 이이피롬 및 그의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03218075A (ja) * 1990-01-23 1991-09-25 Matsushita Electron Corp 半導体記憶装置の製造方法
JPH04271177A (ja) * 1991-01-23 1992-09-28 Matsushita Electron Corp 不揮発性半導体記憶装置の製造方法
JP2005252265A (ja) * 2004-03-04 2005-09-15 Texas Instruments Inc トランジスタおよび基板に電流経路を形成する方法並びに携帯型電子デバイス

Also Published As

Publication number Publication date
CN102569304B (zh) 2016-01-20
CN102569304A (zh) 2012-07-11
JP2012151444A (ja) 2012-08-09
JP5829896B2 (ja) 2015-12-09
TW201240094A (en) 2012-10-01
US20120168845A1 (en) 2012-07-05
US8558302B2 (en) 2013-10-15
KR101900103B1 (ko) 2018-09-18
KR20120076316A (ko) 2012-07-09

Similar Documents

Publication Publication Date Title
KR101004213B1 (ko) 반도체 장치
JP5985293B2 (ja) 半導体装置および半導体装置の製造方法
TW201826500A (zh) 半導體裝置
TWI529863B (zh) Semiconductor nonvolatile memory device
TW201705283A (zh) 半導體裝置及其製造方法
JP2001257276A (ja) 不揮発性メモリ
JP2009194140A (ja) 半導体装置およびその製造方法
TW201735374A (zh) 半導體裝置及其製造方法
TWI578533B (zh) Semiconductor nonvolatile memory device
TWI545730B (zh) Semiconductor nonvolatile memory device
CN101901810B (zh) 记忆体元件以及制造与操作记忆体元件的方法
TW565932B (en) Flash memory cell with buried floating gate and method for operating such a flash memory cell
JP4629982B2 (ja) 不揮発性記憶素子およびその製造方法
JP5934416B1 (ja) メモリセルおよび不揮発性半導体記憶装置
JP4912658B2 (ja) 半導体記憶装置およびその動作方法
JP2012069822A (ja) 半導体不揮発性メモリ装置
US20070267683A1 (en) Nonvolatile memory cell of a circuit integrated in a semiconductor chip, method for producing the same, and application of a nonvolatile memory cell
JP2012069821A (ja) 半導体不揮発性メモリ装置
CN104969358A (zh) 在沟槽中具有俘获电荷层的非易失性存储器单元和阵列以及其制造方法
TW201108233A (en) Flash memory cell and method for operating the same
JP2012164823A (ja) 半導体不揮発性メモリ装置
JP2012164822A (ja) 半導体不揮発性メモリ装置
JP2012074515A (ja) 半導体不揮発性メモリ装置
JP2009049181A (ja) 不揮発性半導体記憶素子
JP2012074516A (ja) 半導体不揮発性メモリ装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees