CN100382324C - 存储单元、存储单元装置及存储单元制造方法 - Google Patents
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Abstract
本案涉及一种存储单元、存储单元装置以及用以制造存储单元的方法。所述存储单元包含具第一传导型电荷载子的基板、在所述基板的一第一表面区域中的第一源极/漏极区域，以及在所述基板的一第二表面区域中的第二源极/漏极区域。在所述基板的一表面区域中乃有一沟道区域，所述沟道区域乃位在所述第一与第二元及/漏极区域间，而一电荷储存区域则位在所述沟道区域上。另外，在所述电荷储存区域上则有一控制栅极，所述控制栅极与所述电荷储存区域电性绝缘。在基板中还具有一沟渠结构。所述沟渠结构包含传送电荷载子的材料，以及位在所述基板与所述传送电荷载子的材料的至少一部分间的一绝缘区域，其中，所述材料乃包含具有第二传导型的电荷载子。
Description
技术领域
本发明与一种存储单元、存储单元装置及存储单元制造方法有关。
背景技术
在计算机技术的快速发展观点中，需要更快、更密集以及较佳的可写入、可消除及可读的存储单元。
在先前技术所公开所谓的非挥发性沟道热电子(CHE，Channel HotElectron)存储单元中，具有一场效晶体管，其带有介于栅极绝缘层与控制栅极间的一导电浮动栅极层。电荷载子是以注入热沟道电子的方式引入至此存储单元。可以存储在该存储单元中的信息，是被编码为在该浮动栅极层中电荷载子的存在或消失。在一沟道热电子存储单元的情况中，所谓的”热”是指在一漏极区域附近的电子或空穴，可被足够的大量加速以通过该栅极绝缘层并进入该浮动栅极层。由于该浮动栅极周围的电绝缘区域，该引入的电荷载子是避免从该浮动栅极层流失，并因此永久地维持在该浮动栅极层中。
以下参考图1，给予在先前技术中所公开浮动栅极存储单元100的描述。
该浮动栅极存储单元100是整合于一p掺杂硅基板101中。在该p掺杂硅基板101中形成一n掺杂阱102。在该n掺杂阱102中形成一p掺杂阱103。在该p掺杂阱103的一第一表面区域中，形成一第一源极/漏极区域104以做为一种n+掺杂区域，在该p掺杂阱103的一第二表面区域中，形成一第二源极/漏极区域105以做为一种n+掺杂区域。在该源极/漏极区域104、105间的p掺杂阱103的表面区域中，形成一沟道区域106。利用一种绝缘区域107的方式，配置在该沟道区域106上的一浮动栅极区域108，是与该沟道区域106所电绝缘，且配置在该浮动栅极区域108上的一控制栅极109，是与该浮动栅极区域108所电绝缘。利用对于该浮动栅极存储单元100所横向配置的浅沟渠绝缘(STI，Shallow Trench Isolation)区域110方式，该浮动栅极存储单元100与一存储单元装置的邻近存储单元(在图1中未显示)所电去耦。利用接点连接组件111的方式，各情况中的预定电位可被施加至该源极/漏极区域104、105与该控制栅极109。
在该n掺杂阱102与该p掺杂阱103间，形成一pn接点112。
为了引入电荷载子至该非挥发性浮动栅极存储单元100的浮动栅极108中，热电子使用一种正向电偏置的pn接点112而从该基板注入。为了此目的，该控制栅极被导引至一种具有足够大强度的正向电位状态。由于该浮动栅极108与该控制栅极109的(电容)耦合，该电位也对该浮动栅极108作用。介于该n掺杂阱102与该p掺杂阱103间的pn接点，是利用从该n掺杂阱102注入电子至该p掺杂阱103的方式而电偏置。由于在该浮动电极108处的正向电位，电子被加速进入至该沟道区域106，并可以穿过以该电绝缘区域107的方式所形成的栅极绝缘层，而注入至该浮动栅极108中。
然而，在图1中所显示的该浮动栅极存储单元100具有缺点，该完整的pn接点必须遍及一大横向宽度而偏置。此导致一种写入期间的高度能量耗费，其对于低电力应用实时是特别不利的。
以下参考图2，给予一种已知用于组件可信赖测试的测试装置200的描述。特别的，该测试装置200用于检查在预先形成的场效晶体管中，一栅极绝缘层的品质与可信赖程度。
该测试装置200是被整合于一p掺杂硅基板201中。特别的，在该测试装置200中整合一场效晶体管202。该场效晶体管202包含形成在该p掺杂硅基板201的一第一表面区域中的一第一源极/漏极区域203，以及形成在该p掺杂硅基板201的一第二表面区域中的一第二源极/漏极区域204。该源极/漏极区域203、204两者都是n+掺杂区域。在该两源极/漏极区域203、204间形成一沟道区域208。在该沟道区域208上形成一栅极区域206，并以一栅极绝缘层的方式，其为一电绝缘区域205的部分，与该沟道区域208电绝缘。此外，由该接点连接组件207产生供应，以施加定义电位于该源极/漏极区域203、204以及该栅极区域206。在该场效晶体管202的横向上，在该硅基板201的另一表面区域中提供一额外的n+掺杂区域209，并可以利用另一接点连接组件210的方式所电驱动。如在图2的结构所指出，电荷载子，也就是电子，可以从该n+掺杂区域209透过该p掺杂硅基板201，并从该沟道区域208穿过该栅极绝缘层，而以对该源极/漏极区域203、204施加一正向电位，对该栅极区域206施加一较强的正向电位，以及对该n+掺杂区域209施加一负向电位的方式，而刚好进入该栅极区域206中。
然而，在图2中所显示的测试装置，仅适用于测试使用半导体技术处理所形成的场效晶体管功能，特别是用于测试该场效晶体管栅极绝缘层的功能。应该进一步注意的是该测试装置200，产生在一硅基板201上一非常大的面积耗费。
US 2003/0006448 A1描述一种快闪存储数组结构，以及一种制造快闪存储数组结构的方法，其中该结构具有一种硅化物埋线。
US 6,518,126 B2公开了一种制造并操作一非挥发性快闪存储单元结构的方法，该存储单元带有形成于在一沟渠中的辅助栅极。
US 6,366,399 B1公开了一种电可写入储存单元的写入方法，其中一n型阱与p型阱可在一基板中个别的接点连接。
US 6,329,246 B1公开了一种制造一快闪存储单元的方法，其中在一基板中形成一双极晶体管。
本发明便根据该问题，特别是，提供一种存储单元与一种存储单元装置，其可能以减少的需要能量所写入。
该问题是利用一种存储单元、一种存储单元装置以及一种制造具有与本发明一致特征的存储单元方式所解决。
发明内容
根据本发明的存储单元，包含一种基板，其含有一第一传导型的电荷载子。此外，该存储单元在该基板一第一表面区域中包含一第一源极/漏极区域，以及在该基板一第二表面区域中包含一第二源极/漏极区域。介于该第一与第二源极/漏极区域间，在该基板的一表面区域中，形成一沟道区域。此外，在该沟道区域上形成一电荷储存区域，并在该电荷储存区域上形成一控制栅极，该控制栅极是与该电荷储存区域电绝缘。在该基板中形成一种沟渠结构，该沟渠结构具有一电荷载子供应材料，其带有一第二传导型的电荷载子，以及介于该基板与至少该部分电荷载子供应材料间的一绝缘区域。该第一传导型与该第二传导型不同，因此，根据该掺杂物，当使用一半导体材料做为电荷载子材料，或是当使用像是金属钨的肖特基(Schottky)二极管时，便在该基板与该沟渠结构的电荷载子供应材料间，形成一二极管接合处、一pn接点或是一np接点。此外，该存储单元是以对该存储单元施加可预定电位的方式设定，电荷载子可从该沟渠结构的电荷载子供应材料，引入该电荷储存区域。
根据本发明的存储单元装置，包含多个具有上述特征，被整合在一基板中的存储单元。
在根据本发明用以制造一存储单元的情况中，在一基板第一表面区域中形成一第一源极/漏极区域，其包含一第一传导型的电荷载子，并在该基板第二表面区域中形成一第二源极/漏极区域。此外，在该第一与第二源极/漏极区域间，该基板的表面区域中形成一沟道区域。在该沟道区域上形成一电荷储存区域。在该电荷储存区域上形成一控制栅极，其与该电荷储存区域电绝缘。形成配置在该基板中的沟渠结构，该沟渠结构具有一电荷载子供应材料，其带有一第二传导型的电荷载子，以及介于该基板与至少该部分电荷载子供应材料间的一绝缘区域。该第一传导型是被设定为与该第二传导型不同，因此在该基板与该沟渠结构的电荷载子供应材料间，形成一二极管接合处。该存储单元是进一步以对该存储单元施加可预定电位的方式设定，电荷载子可从该沟渠结构的电荷载子供应材料，引入该电荷储存区域。
实际上可以看到本发明的基本概念，在一整合存储单元的情况中，产生具有一增加电荷载子集中的沟渠，做为一种电荷载子供应器，用以注入至该存储单元的一电荷储存区域中。该注入可能利用对该存储单元终端所施加的预定电位所达成，特别是对该沟渠结构及/或该基板层与该控制栅极。此外，根据本发明的存储单元，可以以一种高度节省空间的方式实作，因为通常产生于存储单元中，用以对一存储单元装置的邻近存储单元的浅沟渠绝缘，可以被干净地清除并利用一种导电材料(例如，以n+掺杂多晶硅)填充。一方面，藉此所形成的沟渠结构，可接着被使用为一种该基板中临界组件的绝缘物，而另一方面，也可做为在一基板中整合在足够深处的电荷载子放射器，而无须额外的增加需要空间。在高密度与可信赖写入存储单元的观点中，根据本发明的存储单元所需要的小空间，产生一种重要的益处。根据本发明的存储单元，便为了热电子电荷载子(电子或空穴)，透过一基板从该沟渠结构刚好注入该电荷储存区域所设定。明显的，用以放射电荷载子的放射器是埋置在带有至少部分侧壁绝缘物的沟渠中。
根据本发明的存储单元可以实作为一种n沟道存储单元或是一种p沟道存储单元。
以导电材料填充浅沟渠绝缘的伴随使用，做为一种用于提供电荷载子注入至一电荷储存区域的结构，是一种特别节省空间的方法。
应该注意的是，一方面在该基板中，以及另一方面在该沟渠结构的电荷载子供应材料中的电荷载子(在一半导体材料的情况中为掺杂原子)传导型(在一半导体材料的情况中为p传导或n传导)是不同的，换言之，彼此为互补的(举例而言，p传导基板以及n传导或金属化的沟渠结构电荷载子供应材料，或是n传导基板以及p传导沟渠结构电荷载子供应材料)。因此，便在一接点区域中或是该基板与该沟渠结构电荷载子供应材料间的接口，形成一二极管接点(pn接点或肖特基接点)。
对该沟渠结构与该控制栅极的适当选择电位施加，使其可能在正向中操作在该接口区域中的二极管，并因此注入电荷载子供应材料的电荷载子进入该基板，并穿过基板进入该电荷储存区域，由于施加至该控制栅极的电压，而据此被加速而通过该基板的电荷载子，便可因此永久地引入至该电荷储存区域中。
根据本发明的存储单元具有优点，特别是可以产生一种进入电荷存储层中的均匀电荷载子注入，其使得电荷存储层的降级减少。
此外，也可能产生直接在一存储单元邻近区域中的局部注入，因为在该基板中的电荷载子电流路径，是利用对该存储单元的终端施加适当电位所预先决定。在一存储单元中的电荷载子局部注入，形成一种低能量要求，并可能对各自单元寻址。此外，该电荷载子放射器是埋置在一沟渠中，其造成小的空间要求。
本发明的较佳发展则由各自的权利要求所呈现。
该沟渠结构较佳地是在该基板中，比在该第一与第二源极/漏极区域中延伸地更深。此确保了电荷载子可以被非常均匀地引入至该电荷存储层中。此增加了该存储单元的寿命，特别是该电荷存储层。
此外，应该注意的是在根据本发明的存储单元组件整合于形成在该基板的阱中，并具有一预定传导型的情况，该沟渠结构的垂直深度，必须不超过在该基板中阱区域的深度。
该沟渠结构基本上较佳地是在该基板表面的垂直方向中延伸。
在该存储单元的情况中，该沟渠结构可以在该沟道区域外侧，对于该至少源极/漏极区域之一的横向形成。
根据本发明的存储单元，可以在该基板中具有两个(或更多的)沟渠结构，其中一个在该沟道区域外侧，对于该第一源极/漏极区域横向配置，而另一个在该沟道区域外侧，对于该第二源极/漏极区域横向配置。该配置是对称的，藉此使电荷载子可以特别均匀地注入至该电荷存储层中。此外，利用两对称配置沟渠结构，以及其绝缘区域的方式，该存储单元可以从可能配置在该基板邻近区域中的组件，朝向两侧去耦，以避免在该组件与存储单元间所不想要的电交互作用。然而，也可以使用其它的整合方式(像是与非(NAND)结构)。
该沟渠结构在该沟渠的至少部分侧壁上具有电绝缘鞘形区域，以及填充在该沟渠中的导电核心区域，以此方法该电荷载子可以只从该核心区域未受到该鞘形区域所保护的区域，或是从该鞘形区域具有一足够小厚度而可以形成从该电荷载子供应材料穿过该鞘形区域进入该基板的一穿隧电流区域，而从该沟渠结构露出至基板中。
该沟渠结构例如可以由在该基板中首先形成一沟渠所制造。之后，例如，以一沉积方法落热氧化的方式，在该沟渠的侧壁与底部上形成一绝缘层。之后，例如以一种等向性蚀刻步骤(例如以反应离子蚀刻(RIE)的方法)，从该沟渠底部或从沟渠侧壁的较低区域中，至少部分地移除该绝缘层。该沟渠接着是以该电荷载子放射材料所填充，而在该接点区域中形成一二极管接点。从该沟渠底部区域开始，电荷载子接着可以从该沟渠结构引入至该基板中。藉由范例，在原处的掺杂多晶硅材料或是金属，被引入至该沟渠中以填充该凹穴，便形成该沟渠结构。
较佳地，该沟渠结构电荷载子供应材料的部分区域，是直接地贴近于该基板材料。然而，该绝缘材料也可能具有一足够小的厚度(典型是小于2毫米)，以剩余或形成或引入至该基板与该沟渠结构电荷载子供应材料间。在此情况中，当对该沟渠结构与该控制栅极施加适当的电位时，电荷载子可穿隧穿过该薄的电绝缘层。
该电荷储存区域可以是一种浮动栅极。特别的，形成做为一浮动栅极的电荷储存区域，可以具有多晶硅。在此配置中，在该基板与该浮动栅极间，提供一种用以将该沟道区域与该浮动栅极电绝缘的栅极绝缘层。
做为一替代，该电荷储存区域可以是一种电绝缘电荷储存区域。氧化硅/氮化硅/氧化硅层序列(ONO层序列)可以使用做为该电绝缘电荷储存区域。做为一替代，该氮化硅层可以利用不同的材料替代，像是氧化铝(Al2O3)、氧化钇(Y2O3)、氧化镧(LaO2)、氧化铪(HFO2)及/或氧化锆(ZrO2)。特别的，可以使用产生永久电荷存储的氧化硅/氧化铝/氧化硅层序列、氧化硅/氧化钇/氧化硅层序列、氧化硅/氧化镧/氧化硅层序列、氧化硅/氧化铪/氧化硅层序列、氧化硅/氧化锆/氧化硅层序列，及/或是其它的层序列。这样的电绝缘电荷储存区域也参照为一种电荷捕捉层。藉由范例，当使用氧化硅/氮化硅/氧化硅层序列时，电荷载子被注入至该氧化硅/氮化硅/氧化硅层序列的氮化硅层中，并特别在不足之处永久存储。
该基板可能具有带有电荷载子的阱区域，特别是该第一传导型的掺杂原子，并具有带有电荷载子的区域，特别是该第二传导型的掺杂原子，该存储单元的组件便形成在该阱区域中。换句话说，根据本发明，并不需要使用一种均匀基板做为该存储单元的基板。也可能是使用一种包括彼此套叠并具有不同传导型明确阱区域的多个阱结构(举例而言，一n型阱位于一p型基板中，而一p型阱位于一n型基板中)。
该存储单元可以具有一多个控制栅极，其在空间上分离配置并以电各自驱动，以藉由对从该控制栅极所至少选择的一控制栅极，施加该预定电位的方法，可以从该沟渠结构引入电荷载子至邻近至少该选择控制栅极的区域中。像是这样的配置在图11中显示。
与本发明的一观点一致，明显的一多个场效晶体管可以彼此依序形成于根据本发明的存储单元基板中。每个该晶体管是指定为一专用控制栅极。此外，可以提供用于所有场效晶体管的一共同电荷存储层；做为一替代，每个晶体管可以具有一专用的电荷存储层。
与该配置考量的另一观点一致，本发明的一存储单元可以只具有一场效晶体管，在电荷载子可以被引入至两个空间分离段落的电荷储存区域情况中，每个段落都可被指定为一种可以被各自电驱动的控制栅极。在这样的情况中，一位的信息项目可以被存储在每个段落中，因此可以在一场效晶体管中存储多个位。
因此，根据本发明的存储单元可以利用在该存储单元中存储多个信息位的方式设定。明显地，以使用n个控制栅极，可以在该电荷存储层中存储n个信息位。
这样的一个多个位存储单元可以利用像是之后描述的方式写入。首先，像是与本发明一致的热电荷载子注入方式，可以从该电荷存储层或该至少一场效晶体管的电荷存储层清除信息，其明显地与存储内容的重设有关。此可能利用像是被引入至该完整电荷存储层的热电子而达成。之后，该电荷存储层的每个区域-指定为一个别的控制栅极-，可以利用像是富勒-诺得汉(Fowler-Nordheim)穿隧的方式个别写入，换言之，以特定良好空间分辨率，以及因此局限该电荷存储层非常特别区域的方式。因子，本发明的存储单元是被设定为一种高密度存储媒介。
在该存储单元的情形中，该第一传导型式的电荷载子及/或该第二传导型式的电荷载子可以是掺杂原子。此配置特别与使用一半导体材料做为该基板及/或该电荷载子供应材料的存储单元实作有关。
根据本发明的存储单元装置，其具有根据本发明的存储单元，将在之后详细描述。该存储单元的配置也同样应用于具有存储单元的存储单元装置。
该存储单元装置是被设计为不同存储装置，彼此是以电绝缘鞘形区域的方式所电去耦。此配置与使用一种浅沟渠绝缘结构的沟渠结构实作有关，该浅沟渠绝缘结构被干净挖空，且除了其绝缘功能外，额外地达成用以注入电荷载子至该基板中的电荷供应结构功能。
根据本发明用于制造根据本发明存储单元的方法，将在之后详细描述。该存储单元的配置也同样应用于用以制造该存储单元的方法，反之亦然。
首先可能可以制造该沟渠结构，并接着制造该源极/漏极区域与该栅极结构(换言之，电荷储存区域与控制栅极)。
该沟渠结构可以利用在该基板中至少形成一沟渠、至少在该至少一沟渠的至少部分表面上形成一电绝缘鞘形区域，以及在该至少一沟渠中形成一导电核心区域的方式形成。与此配置一致，藉由范例其也可能首先引入一沟渠至该基板中，并接着形成一电绝缘鞘形区域。此可能以像是利用该沟渠侧壁的热氧化方式，产生一电绝缘层所达成。电荷载子供应材料，例如掺杂多晶硅，可以接着被引入至得到的装置中，因此形成该沟渠结构。
做为一替代，该沟渠可以利用电绝缘材料填充，并可使用一显影与蚀刻方式从该沟渠部分地移除该电绝缘材料。在该方法的情况中，该沟渠是结构可以因此以在该基板中至少形成一沟渠，并以电绝缘材料填充该沟渠的方式形成。该电绝缘材料的部分被移除，并形成该电绝缘鞘形区域。并在该至少一沟渠中形成一导电核心区域。
附图说明
本发明的示范实施例，将在图式中描述，便在之后详细说明。
在该图式中：
图1显示与先前技术一致的存储单元，
图2显示与先前技术一致的测试装置，
图3显示与本发明第一实施例一致的存储单元，
图4显示与本发明第二实施例一致的存储单元，
图5显示与本发明第三实施例一致的存储单元，
图6显示与本发明第四实施例一致的存储单元，
图7显示与本发明第五实施例一致的存储单元，
图8显示与本发明第六实施例一致的存储单元，
图9显示在图3中，用以引入电子进入该电荷储存区域的操作状态，
图10显示在图4中，用以引入空穴进入该电荷储存区域的操作状态，
图11显示与本发明第七实施例一致的存储单元，
图12显示与本发明一示范实施例一致的存储单元装置配置，
图13显示与本发明第八实施例一致的存储单元，
图14显示与本发明另一示范实施例一致的存储单元装置配置。
在不同图式中的相同或类似组件将以相同参考数字表示。
具体实施方式
参考图3，之后将描述与本发明第一实施例一致的存储单元300。
该存储单元300是形成在一p掺杂硅基板301之上与之中。在该p掺杂硅基板301的一第一表面区域中，形成一第一源极/漏极区域302做为n+掺杂区域。在该p掺杂硅基板301的一第二表面区域中，形成一第二源极/漏极区域303做为n+掺杂区域。在该第一与第二源极/漏极区域302、303间的表面区域中，形成该浮动栅极装置300的沟道区域304。在该基板301中，于该沟道区域304外侧并横向于该第一源极/漏极区域302，形成一第一沟渠结构305，该沟渠结构包含一第一n+掺杂多晶硅核心307，以及在该核心周围部分形成的一第氧化硅鞘形308。在该基板301中，于该沟道区域304外侧并横向于该第二源极/漏极区域303，形成一第二沟渠结构306。该第二沟渠结构包含一第二n+掺杂多晶硅核心309，以及围绕该核心309的一第二氧化硅鞘形310。利用以氧化硅材料制成的一电绝缘区域311的方式，该沟道区域304与利用多晶硅材料制成的浮动栅极312绝缘。此外，利用该电绝缘区域311的方式，在该浮动栅极312上形成的控制栅极313是与该浮动栅极312电绝缘。接点连接组件314是利用孔口方式实作，并使其可以对该沟渠结构305、306施加一预定电位。一第一pn接点315，也就是说一第一二极管接点，是产生于该第一n+掺杂多晶硅核心307与该p掺杂基板301间。此外，一第二pn接点316是产生于该第二n+掺杂多晶硅核心309与该p掺杂基板301间。
由于该氧化硅鞘形308、310，该沟渠结构305、306与图3中所显示存储单元的其它元件之间电绝缘，举例而言其它可能形成在邻近于该基板301部分区域中的存储单元。
根据一p型基板的实作可能性，是在图3至图8中描述。同样也可以根据一n型基板进行该相同的实作变化(基板、阱、沟渠填充、源极/漏极的反向掺杂)。取代该沟渠的n+型填充，可能可以使用像是由钨材料制成的金属化合物填充。
参考图3、图9，将描述如何可以引入电荷载子进入以多晶硅制成做为电荷储存区域的n+掺杂浮动栅极312中，也就是说一信息的项目如何可以写入该存储单元300中。
为了写入存储信息项目至该非挥发性存储单元300中，也就是说为了永久地引入电子进入该浮动栅极312，如在图9中所显示，该第一与第二n+掺杂多晶硅核心307、309是带有一负向电位(例如-2伏特)。该源极/漏极区域302、303是维持为该基板的电位。像是+8伏特的正向电位被施加至该控制栅极313(其可能但不一定像是n+掺杂)。该栅极区域的掺杂并不特别明显，而因此并没有特定的掺杂形式规定。该p掺杂基板301可以被维持在接地的电位。在描述的电位条件下，电子可从该沟渠结构305的第一n+掺杂多晶硅核心307，以及从该沟渠结构306的第二n+掺杂多晶硅核心309，顺着该p掺杂基板301而在该pn接点315、316处，露出至p掺杂基板301中应该注意的是，在那些利用氧化硅鞘形区域308、310的方式将该p掺杂基板301与该n+掺杂多晶硅核心307、308所绝缘的区域中，可避免电荷载子的露出，除非该电绝缘鞘形区域308、310的厚度太薄而产生可能的穿隧电流。明显的，如同以第一电流路径900的方式所指出，由于该二极管是正向偏置的，该第一电子902被注入至该硅基板中。由于该控制栅极313的强烈正向偏置，该注入的负向充电第一电子902便朝向该p掺杂基板301的沟道区域304加速，其以第二电流路径901的方式描述。该加速的”热”第二电子903可以接着通过该电绝缘区域311的栅极绝缘层，也就是说介于该沟道区域304与该浮动栅极312间，并被注入至该浮动栅极312且永久地维持。
在一第一操作状态中，该浮动栅极312理想地是没有电荷载子，该浮动栅极存储单元300具有与用来注入电荷载子至该浮动栅极312中方案所不同的门槛电压。明显地，包含在该浮动栅极312中的电子，具有与施加至该控制栅极313外部电压的相同作用，因此在该源极/漏极区域302、303间的一固定施加电压下，介于该源极/漏极区域302、303的电流强度，是与电荷载子是否注入于该浮动栅极312中有关。这样的读取电流强度包含带有逻辑数值”1”(例如电子存在于浮动栅极312中)或逻辑数值”0”(电子不存在于浮动栅极312中)的信息。
参考图4，之后将描述与本发明第二示范实施例一致的存储单元400。
该存储单元400与该存储单元300不同的地方在于在该存储单元400的情况中，其掺杂区域的传导型与在该存储单元300情况中的形成方式不同。该存储单元400同样地也具有一掺杂硅基板301。然而，在该p掺杂硅基板301中形成也可以被参照为一高电压n型阱区域的n掺杂阱区域401。如同第一与第二源极/漏极区域402、403，p+掺杂区域也形成在该n型阱区域401的第一与第二表面区域中。此外，提供第一与第二沟渠结构404、405，其与图3中该第一与第二沟渠结构305、306不同在于，该沟渠结构404、405的第一与第二p+掺杂多晶硅核心406、407是由p+掺杂多晶硅所制造，而不是像图3中的n+掺杂多晶硅。在图4中提供的n+掺杂控制栅极，也可以被替代实作为一种p+掺杂控制栅极。在该存储单元400的情况中，介于该第一p+掺杂多晶硅核心406与该n型阱区域401间的接点，也形成一第一二极管315，而在该第二p+掺杂多晶硅核心407与该n型阱区域401间的接点，则形成一第二二极管316。
该存储单元400的功能在以下参考图4与图10叙述。
图10显示被施加到该存储单元400终端，以注入空穴(在该图式中以h+标注)进入该浮动栅极312的电位。为了此目的，该第一与第二p+掺杂多晶硅核心406、407是连接至像是+2伏特的电位。该源极/漏极终端402/403是被保持在n型阱401的电位。该p掺杂基板301与该n型阱区域401的终端，较佳地是维持在电接地电位。相比之下，该控制栅极408则带有一像是-8伏特的负向电位。应该被指出的是该n型阱可以放置于一正向电位。因此，所有其它的施加电位，可以看到是与此正向n型阱电位相关联。与图10一致，该二极管315、316是在正向方向中操作。由于该二极管315、316在正向方向中操作，第一空穴1002h+便注入至该n型阱区域401中，其是以第一电流路径1000的方式描述。由于在该控制栅极408处的强负向电位，该正向充电第一空穴1002便朝向该沟道区域304加速，因此该第一空穴1002便转变成”热”第二空穴1003。由于其足够高的运动能量，该第二空穴1003可以刚好通过进入其注入的浮动栅极区域312。再一次，利用像是装置400的晶体管门槛电压偏移方式，其可能决定电荷载子(也就是空穴)是否注入该存储单元400的浮动栅极312中。介于该源极/漏极区域402、403间，具有一给定固定电压的高或低数值读取电流，可以被指定为具有逻辑数值”0”或”1”的信息项目。
参考图5，之后将描述与本发明第三示范实施例一致的存储单元500。
图5中所显示存储单元500与图3中所显示存储单元300的不同，在于该存储单元并不实际直接在该p掺杂基板301中形成，而是在一p掺杂小型阱区域502中，其是接着在一n掺杂大型阱区域501中形成。换句话说，根据本发明的存储单元，并不需要直接整合在一基板中，而是也可以在引入至该基板中的阱区域中形成。特别的，在这样的阱结构当中，可以对该(内部)p型阱施加一负向电位。此意味着施加到其它区域的电压，总是与此负向阱未能相关联。
参考图6，之后将描述与本发明第四示范实施例一致的存储单元600。
图6中所显示存储单元600与图3中所显示存储单元300的不同，在于取代该浮动栅极312，而做为该电荷储存区域，则使用一氮化硅(Si3N4)层，以一类三明治形式埋置在该电绝缘区域311的两氧化硅层部分间，因此氧化硅/氮化硅/氧化硅层序列便在该沟道区域304与该控制栅极313间形成。在该存储单元600的情况中，该氧化硅/氮化硅/氧化硅层序列的氮化硅层601是被使用做为一”电荷捕捉层”，也就是说做为一电绝缘电荷储存区域。进入该氮化硅层的注入电子，受到与在该存储单元300情况中进入该浮动栅极312注入电子的相同影响，在该情况中，由于氮化硅材料的电绝缘特性，引入至该氮化硅层601的电荷载子，便维持在该氮化硅层601中的个别注入位置，并且无法遍及该电荷储存区域自由分布。
参考图7，之后将描述与本发明第五示范实施例一致的存储单元700。
图7中所显示存储单元700与图4中所显示存储单元400的不同，在于在图4中的浮动栅极312，是由氮化硅层601所置换。
参考图8，之后将描述与本发明第六示范实施例一致的存储单元800。
图8中所显示存储单元800与图5中所显示存储单元500的不同，在于该浮动栅极312，是由氮化硅层601所置换。
参考图11，之后将描述与本发明第七示范实施例一致的存储单元1100。
图11中所显示存储单元1100与图6中所显示存储单元600的不同，在于只取代在图6中的一个存储场效晶体管，而与图11一致，形成一第一存储场效晶体管1101与至少一第二存储场效晶体管1102。该第一与第二存储场效晶体管1101、1102的控制栅极，可以被各自驱动。该两存储场效晶体管1101、1102的控制栅极彼此空间分离配置，并可各自的电驱动。做为电荷储存区域，该存储单元1100具有由一第氧化硅层1104、一做为”电荷捕捉层”的氮化硅层1105与一第二氧化硅层1106所形成的氧化硅/氮化硅/氧化硅层序列1103。
如在之后描述的，电子可利用对该存储单元1100施加预定电位的方式，从该沟渠结构305、306引入至该氧化硅/氮化硅/氧化硅层序列1103中。
与图11所显示的方案一致，在每个情况中，像是-2伏特的负向电位可被施加至该沟渠结构305、306的n+掺杂多晶硅核心307、309。在每个情况中，像是+8伏特的正向电位，可被施加至该第一与第二存储场效晶体管1101、1102的控制栅极313。由于该电位条件，从该二极管315、316露出的电子便朝向该存储场效晶体管1101、1102的沟道区域304加速，并注入至该氧化硅/氮化硅/氧化硅层序列1103的一第一电荷储存区域1107与一第二电荷储存区域1108。此方法步骤可以参照为该场效晶体管1101、1102的存储内容重设。
为了写入一选择位的存储信息项目至该第一与第二电荷储存区域1107或1108的选择之一中，利用富勒-诺得汉穿隧方式引入该个别电荷储存区域1107或1108的电子，是利用富勒-诺得汉穿隧的方式而选择性移除。在此情况中，富勒-诺得汉穿隧写入的良好空间分辨率，可以有利地在电荷载子的引入/移除中使用。
因此，在该存储单元1100的情况中，该存储单元的不同存储场效晶体管，可能可以彼此分别地写入。因此，本发明的存储单元可以使用为一种多位存储单元，例如在图11中所显示的双位存储单元。
明显地，该氧化硅/氮化硅/氧化硅层序列1103的不同区域，可以操作为电荷存储层，用于个别的电荷载子引入/移除，并因此做为个别的信息位储存区域。
操作如此存储单元1100的有利步骤，包括首先以电荷载子注入(像是以热电荷载子的穿隧方式)进入该完全电荷载子存储层1103中的方式，重设所有的存储单元。接着从该电荷存储层的选择位置，像是以富勒-诺得汉穿隧的方式，使用一特定位置电荷移除写入信息。
做为一替代，热电荷载子可以利用如同描述的设定一控制栅极为正向电位，并将其它控制栅极设定在接地或阱电压的方式，而被选择性地注入。因此，该电荷载子是被选择性地朝向一栅极加速，藉此得到一选择性的写入。
此外，应该注意的是在图11中所描述的实作，也同样的可以模拟于在图7与图8中所存在的阱结构。
参考图12，之后将描述与本发明一示范实施例一致，一存储单元装置1200的概要分层图(平面图)。
该存储单元装置1200包含多个像是在图3中所显示的存储单元。为了清楚的原因，在图12中也插入来自图3的参照符号。该存储单元装置1200是实作为一种SNOR结构。
该控制栅极313是共同地结合为在图12中的存储单元列(row)，并因此以一相同方法实作为一内连。藉由基板接点连接(未在图12中描绘)的方式，一定义电位可以提供给该基板301。此外，利用所显示的内连1202与内连孔口1203或接触空穴，该源极/漏极区域便可接点连接。
参考图13，之后将描述与本发明第八示范实施例一致的存储单元1300。
该存储单元1300与该存储单元1100的不同，在于与图11中一致的右手侧源极/漏极区域，换言之，该第一存储场效晶体管1101的第二源极/漏极区域303，是与在图11中一致的左手侧源极/漏极区域，换言之，该第二存储场效晶体管1102的第二源极/漏极区域302，具体化为一共同源极/漏极区域1301，该共同源极/漏极区域1301因此代表一连续布植区。两邻近存储单元的两源极/漏极区域的如此结合，可以为了一具有多个存储单元的存储单元装置所实作。如果该源极/漏极区域303、302被结合，便清楚地得到与非(NAND)结构形式。
参考图14，之后将描述与本发明另一示范实施例一致，一存储单元装置1400的概要分层图(平面图)，其在该存储单元装置中提供内连1401。
图14的存储单元装置1400代表了一种概要配置，其显示有多少根据本发明的存储单元，可以被整合在一与非(NAND)结构中。也可能是其它装置(像是，或非(NOR))整合。因此，所显示的范例仅是做为描述，而不是限制为一特定存储装置。
组件符号说明
100浮动栅极存储单元
101p掺杂硅基板
102n掺杂阱
103p掺杂阱
104第一源极/漏极区域
105第二源极/漏极区域
106沟道区域
107电绝缘区域
108浮动栅极区域
109控制栅极
110浅沟渠绝缘(STI)区域
111接点连接组件
112pn接点
200测试装置
201p掺杂硅基板
202场效晶体管
203第一源极/漏极区域
204第二源极/漏极区域
205电绝缘区域
206栅极区域
207接点连接组件
208沟道区域
209n+掺杂区域
210其它接点连接组件
300存储单元
301p掺杂基板
302第一n+掺杂源极/漏极区域
303第二n+掺杂源极/漏极区域
304沟道区域
305第一沟渠结构
306第二沟渠结构
307第一n+掺杂多晶硅核心
308第氧化硅鞘形
309第二n+掺杂多晶硅核心
310第二氧化硅鞘形
311电绝缘区域
312浮动栅极
313n+型控制栅极
314接点连接组件
315第一pn接点
316第二pn接点
400存储单元
401n型阱区域
402第一p+掺杂源极/漏极区域
403第二p+掺杂源极/漏极区域
404第一沟渠结构
405第二沟渠结构
406第一p+掺杂多晶硅核心
407第二n+掺杂多晶硅核心
408p+型控制栅极
500存储单元
501n掺杂大型阱区域
502p掺杂小型阱区域
600存储单元
601氮化硅层
700存储单元
800存储单元
900第一电流路径
901第二电流路径
902第一电子
903第二电子
1000第一电流路径
1001第二电流路径
1002第一空穴
1003第二空穴
1100存储单元
1101第一存储场效晶体管
1102第二存储场效晶体管
1103氧化硅/氮化硅/氧化硅层序列
1104第氧化硅层
1105氮化硅层
1106第二氧化硅层
1107第一电荷储存区域
1108第二电荷储存区域
1200存储单元装置
1202内连
1203内连孔口
1300存储单元
1301共同源极/漏极区域
1400存储单元装置
1401内连
Claims (20)
1.一种存储单元，
具有包含第一传导型电荷载子的基板；
在该基板的一第一表面区域中具有一第一源极/漏极区域，并在该基板的一第二表面区域中具有一第二源极/漏极区域；
介于该第一源极/漏极区域与第二源极/漏极区域间，在该基板的一表面区域中具有一沟道区域；
在该沟道区域上具有一电荷储存区域；
在该电荷储存区域上具有一控制栅极，其与该电荷储存区域电绝缘；
具有形成在该基板中的一沟渠结构，该沟渠结构具有带有一第二传导型的电荷载子的一电荷载子供应材料，以及介于该基板与至少部分该电荷载子供应材料间的一绝缘区域，该沟渠结构至少是部分地配有浅沟渠侧壁绝缘物；
该第一传导型与该第二传导型不同，因此在该基板与该沟渠结构的电荷载子供应材料间形成一二极管接合处；
该存储单元是以对该存储单元施加可预定电位的方式设定，电性电荷载子可从该沟渠结构的电荷载子供应材料引入该电荷储存区域。
2.如权利要求1所述的存储单元，
其中该沟渠结构在该基板中的延伸深度，比该第一源极/漏极区域与第二源极/漏极区域的延伸深度深。
3.如权利要求2所述的存储单元，
其中该沟渠结构在该基板中的延伸深度，至少为该第一与第二源极/漏极区域延伸深度的3倍。
4.如权利要求1所述的存储单元，
其中该沟渠结构是沿着基本上垂直于该基板的表面的方向而延伸。
5.如权利要求1所述的存储单元，
其中该沟渠结构在该沟道区域外侧以对于至少该源极/漏极区域其一而言为横向的形式形成。
6.如权利要求1所述的存储单元，
具有两个沟渠结构，其一位于该沟道区域外侧，以对于该第一源极/漏极区域而言为横向的形式形成，而另一个位于该沟道区域外侧，并以对于该第二源极/漏极区域而言为横向的形式形成。
7.如权利要求1所述的存储单元，
其中该沟渠结构在该沟渠侧壁的至少一部分上具有一电绝缘鞘形区域、以及具有填充在该沟渠中的导电核心区域，于是该电性电荷载子可以只在该核心区域中未受到该鞘形区域所遮的区域，或是从该鞘形区域具有一足够小厚度而可以形成一穿隧电流的区域，而从该沟渠结构露出至基板中。
8.如权利要求1所述的存储单元，
其中该电荷储存区域是一种浮动栅极。
9.如权利要求8所述的存储单元，
其中该浮动栅极具有多晶硅。
10.如权利要求8或9所述的存储单元，
其中在该基板与该浮动栅极间配置一栅极绝缘层。
11.如权利要求1所述的存储单元，
其中该电荷储存区域是一种电绝缘的电荷储存区域。
12.如权利要求11所述的存储单元，
其中该电绝缘电荷储存区域包括
氧化硅/氮化硅/氧化硅层序列；
氮化硅；
氧化铝；
氧化钇；
氧化镧；
氧化铪；
氧化锆；
氧化硅/氧化铝/氧化硅层序列；
氧化硅/氧化钇/氧化硅层序列；
氧化硅/氧化镧/氧化硅层序列；
氧化硅/氧化铪/氧化硅层序列；
氧化硅/氧化锆层序列；及/或
可以永久存储电荷的一些其它层序列。
13.如权利要求1所述的存储单元，
其中该基板具有一阱区域，该阱区域具有该第一传导型的电荷载子，以及具有该第二传导型的电荷载子的一区域，该存储单元的组件乃在该阱区域中形成。
14.如权利要求1所述的存储单元，
其具有一多个彼此空间分离且分开地电驱动的控制栅极，于是，藉由施加可预定电位至由多个该控制栅极所选出的至少一控制栅极，电性电荷载子可从该沟渠结构引入至该电荷储存区域邻近于该选出的至少一控制栅极的一区域中。
15.如权利要求1所述的存储单元，
其中该第一传导型的电荷载子及/或该第二传导型的电荷载子为掺杂原子。
16.一种存储单元装置，
具有多个如权利要求1至15任一所述的存储单元，多个该存储单元乃整合在一基板中。
17.如权利要求16所述的存储单元装置，
其利用不同存储单元彼此以电绝缘鞘形区域而电去耦的方式设计。
18.一种用以制造存储单元的方法，其中
在包含一第一传导型电荷载子的基板第一表面区域中，形成一第一源极/漏极区域，并在该基板的一第二表面区域中，形成一第二源极/漏极区域；
在介于该第一与第二源极/漏极区域间的一基板表面区域中形成一沟道区域；
在该沟道区域上形成一电荷储存区域；
在该电荷储存区域上形成一控制栅极，其与该电荷储存区域电绝缘；
在该基板中形成一配置的沟渠结构，该沟渠结构具有带有一第二传导型的电荷载子的一电荷载子供应材料，以及介于该基板与至少该电荷载子供应材料一部分间的一绝缘区域，该沟渠结构至少部分地配有浅沟渠侧壁绝缘物；
该第一传导型与该第二传导型不同，因此在该基板与该沟渠结构的电荷载子供应材料间形成一二极管接合处；
该存储单元是以对该存储单元施加可预定电位的方式设定，电性电荷载子可从该沟渠结构的电荷载子供应材料引入该电荷储存区域。
19.如权利要求18所述的方法，
其中该沟渠结构是由以下方式形成
在该基板中形成至少一沟渠；
至少在该至少一沟渠的至少一部分表面上形成一电绝缘鞘形区域；
在该至少一沟渠中形成一导电核心区域。
20.如权利要求18所述的方法，
其中该沟渠结构是由以下方式形成
在该基板中形成至少一沟渠；
以电绝缘材料填充该沟渠；
从该沟渠移除一部分的电绝缘材料以形成该电绝缘鞘形区域；
在该至少一沟渠中形成一导电核心区域。
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