JPH1056090A - 補償注入層を有する半導体デバイス及びその製造方法 - Google Patents
補償注入層を有する半導体デバイス及びその製造方法Info
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- JPH1056090A JPH1056090A JP9139411A JP13941197A JPH1056090A JP H1056090 A JPH1056090 A JP H1056090A JP 9139411 A JP9139411 A JP 9139411A JP 13941197 A JP13941197 A JP 13941197A JP H1056090 A JPH1056090 A JP H1056090A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【課題】 所要面積が僅かで高度の電気的信頼性を有す
る消去及びプログラム可能なＲＯＭを提供する。 【解決手段】 埋込みチャネル１９の基板に対するアバ
ランシェ降伏を回避するために、埋込みチャネル１９内
の横方向のドーピング分布を、埋込みチャネル１９と反
対の導電形のドーピング原子の補償注入によりこの埋込
みチャネルの縁部領域１９′がトンネル窓１８の下にあ
る範囲よりも高い有効ドーピングを有するように形成す
る。
る消去及びプログラム可能なＲＯＭを提供する。 【解決手段】 埋込みチャネル１９の基板に対するアバ
ランシェ降伏を回避するために、埋込みチャネル１９内
の横方向のドーピング分布を、埋込みチャネル１９と反
対の導電形のドーピング原子の補償注入によりこの埋込
みチャネルの縁部領域１９′がトンネル窓１８の下にあ
る範囲よりも高い有効ドーピングを有するように形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、第２の導電形の半
導体基板内に配設されている第１の導電形の第１のドー
プ領域及び第２のドープ領域と、両ドープ領域間の半導
体基板内にあるチャネル領域とを有する半導体デバイ
ス、特にＥＥＰＲＯＭメモリセルに関する。
導体基板内に配設されている第１の導電形の第１のドー
プ領域及び第２のドープ領域と、両ドープ領域間の半導
体基板内にあるチャネル領域とを有する半導体デバイ
ス、特にＥＥＰＲＯＭメモリセルに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌ
ｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａｂ
ｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｉｅｓ＝電気的
に消去及びプログラム可能の読取り専用メモリ）セルは
メモリ形式において益々重要な役割を担うようになって
きている。例えばチップカード用にはマイクロコントロ
ーラ周辺に集積されているＦＬＯＴＯＸ（ｆｌｏａｔｉ
ｎｇ ｇａｔｅ ｔｕｎｎｎｅｌ ｏｘｉｄｅ＝浮遊ゲ
ート−トンネル酸化物）セル形式のメモリブロックが使
用される（埋込み型メモリ）。その際益々小さなセルが
要求されてきている。１つの限定要因はそれに付随する
電気的接続領域（埋込みチャネル）でトンネル窓が収縮
し易いことである。この限度はドイツ特許出願第１９６
１４０１０・２号明細書に記載されているようにまず第
一にこのデバイスの特性により決定される。
ｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａｂ
ｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｉｅｓ＝電気的
に消去及びプログラム可能の読取り専用メモリ）セルは
メモリ形式において益々重要な役割を担うようになって
きている。例えばチップカード用にはマイクロコントロ
ーラ周辺に集積されているＦＬＯＴＯＸ（ｆｌｏａｔｉ
ｎｇ ｇａｔｅ ｔｕｎｎｎｅｌ ｏｘｉｄｅ＝浮遊ゲ
ート−トンネル酸化物）セル形式のメモリブロックが使
用される（埋込み型メモリ）。その際益々小さなセルが
要求されてきている。１つの限定要因はそれに付随する
電気的接続領域（埋込みチャネル）でトンネル窓が収縮
し易いことである。この限度はドイツ特許出願第１９６
１４０１０・２号明細書に記載されているようにまず第
一にこのデバイスの特性により決定される。
【０００３】図１に概略的に示されているＦＬＯＴＯＸ
型のＥＥＰＲＯＭセルでは、ｐドープされた半導体基板
１内に２つのｎドープ領域２、３がソース及びドレイン
として存在している。その間にある基板表面上にはゲー
ト誘電体７又はトンネル誘電体８により基板１と分離さ
れている浮遊ゲート６が配設されている。この浮遊ゲー
ト６はトンネル誘電体（いわゆるトンネル窓）及び埋込
みチャネルといわれるｎドープ領域４を介してドレイン
に“接続されている”。メモリトランジスタのゲート酸
化物の下方の範囲、いわゆるチャネル領域５は弱くｐド
ープされている。ゲート誘電体７はチャネル領域５のみ
ならず埋込みチャネル４の縁部領域４′も覆っている。
浮遊ゲート６の上方には接続部１０を有する制御ゲート
９が配設されている。プログラミングにはほぼ次の電位
に調整される。 制御ゲートの電位＝０Ｖ ドレインの電位＝＋１５Ｖ ソースの電位＝浮動 その際電子は浮遊ゲートから酸化物内のポテンシャル障
壁を通って酸化物の伝導帯に入り、次いで基板に達する
（これについては図２のダイアグラムに示されてい
る）。その際電子は基板内に電子の正孔対を作るのに十
分なエネルギーを取り込む（正孔は価電子帯の上縁に沿
って比較的高い電位に、即ち（正孔にとって低い方の電
位に相当することから）図面の上方に向かって延びる傾
向がある。）
型のＥＥＰＲＯＭセルでは、ｐドープされた半導体基板
１内に２つのｎドープ領域２、３がソース及びドレイン
として存在している。その間にある基板表面上にはゲー
ト誘電体７又はトンネル誘電体８により基板１と分離さ
れている浮遊ゲート６が配設されている。この浮遊ゲー
ト６はトンネル誘電体（いわゆるトンネル窓）及び埋込
みチャネルといわれるｎドープ領域４を介してドレイン
に“接続されている”。メモリトランジスタのゲート酸
化物の下方の範囲、いわゆるチャネル領域５は弱くｐド
ープされている。ゲート誘電体７はチャネル領域５のみ
ならず埋込みチャネル４の縁部領域４′も覆っている。
浮遊ゲート６の上方には接続部１０を有する制御ゲート
９が配設されている。プログラミングにはほぼ次の電位
に調整される。 制御ゲートの電位＝０Ｖ ドレインの電位＝＋１５Ｖ ソースの電位＝浮動 その際電子は浮遊ゲートから酸化物内のポテンシャル障
壁を通って酸化物の伝導帯に入り、次いで基板に達する
（これについては図２のダイアグラムに示されてい
る）。その際電子は基板内に電子の正孔対を作るのに十
分なエネルギーを取り込む（正孔は価電子帯の上縁に沿
って比較的高い電位に、即ち（正孔にとって低い方の電
位に相当することから）図面の上方に向かって延びる傾
向がある。）
【０００４】図３には図２の図紙面に対して垂直な（即
ち図１のＩＩＩ−ＩＩＩ′線に沿った）界面に沿って埋
込みチャネルの電位Ｕｂｃの種々の値に対し縁部領域
４′が大きな横方向の寸法を有している場合の電位の推
移が示されている。埋込みチャネル４（ｎドープされて
いる）と基板１（ｐドープされている）との間のｐｎ接
合は前記の電位の場合阻止方向に極性化されている。こ
のことは著しい電位降下Ｐａをもたらす。トンネル誘電
体からゲート誘電体への推移部では伝導帯にも価電子帯
にも、界面の電位が上方にある誘電体の厚さに左右され
ているので、更にもう１つの小さなポテンシャル障壁Ｐ
ｂが形成される。トンネル酸化物領域内の正孔電位はゲ
ート酸化物内よりも高い。ｐドープ領域に対する正孔電
位の降下Ｐａはドーピングの濃度降下と共に開始する。
このポテンシャル障壁の高さが常に（正孔に対して）埋
込みチャネルの電位を越えている場合、正孔は埋込みチ
ャネル領域４から出ることはできない。
ち図１のＩＩＩ−ＩＩＩ′線に沿った）界面に沿って埋
込みチャネルの電位Ｕｂｃの種々の値に対し縁部領域
４′が大きな横方向の寸法を有している場合の電位の推
移が示されている。埋込みチャネル４（ｎドープされて
いる）と基板１（ｐドープされている）との間のｐｎ接
合は前記の電位の場合阻止方向に極性化されている。こ
のことは著しい電位降下Ｐａをもたらす。トンネル誘電
体からゲート誘電体への推移部では伝導帯にも価電子帯
にも、界面の電位が上方にある誘電体の厚さに左右され
ているので、更にもう１つの小さなポテンシャル障壁Ｐ
ｂが形成される。トンネル酸化物領域内の正孔電位はゲ
ート酸化物内よりも高い。ｐドープ領域に対する正孔電
位の降下Ｐａはドーピングの濃度降下と共に開始する。
このポテンシャル障壁の高さが常に（正孔に対して）埋
込みチャネルの電位を越えている場合、正孔は埋込みチ
ャネル領域４から出ることはできない。
【０００５】図４ではゲート誘電体７の下方の縁部領域
４′の横方向の寸法が十分でない場合の正孔の電位降下
Ｐａが早い時期に開始することを示している。ポテンシ
ャル障壁Ｐｂは下降曲線内にあり、埋込みチャネルの水
準以下に降下する。従ってトンネル内の電子により形成
される正孔はトンネル誘電体８の下方の領域から出るこ
とができ、正孔の電位降下はチャネル領域５に向かって
行われる。正孔はもはや埋込みチャネル領域内にとどま
らない。その際衝突電離により別の電子の正孔対が形成
される。これは荷電の多重化を来し、電流は埋込みチャ
ネル４からチャネル領域５へと、即ち基板１へとトンネ
ル電流より数桁（１０4〜１０6）大きくなる。プログラ
ミングの電位を形成するための荷電ポンプはこの電流を
供給することはできない。セルは数ミリ秒の必要時間内
にプログラミングすることができない。更に荷電の多重
化により形成される寄生電流はトンネル酸化物に負荷を
加え、それによりサイクル耐性を減少させる。
４′の横方向の寸法が十分でない場合の正孔の電位降下
Ｐａが早い時期に開始することを示している。ポテンシ
ャル障壁Ｐｂは下降曲線内にあり、埋込みチャネルの水
準以下に降下する。従ってトンネル内の電子により形成
される正孔はトンネル誘電体８の下方の領域から出るこ
とができ、正孔の電位降下はチャネル領域５に向かって
行われる。正孔はもはや埋込みチャネル領域内にとどま
らない。その際衝突電離により別の電子の正孔対が形成
される。これは荷電の多重化を来し、電流は埋込みチャ
ネル４からチャネル領域５へと、即ち基板１へとトンネ
ル電流より数桁（１０4〜１０6）大きくなる。プログラ
ミングの電位を形成するための荷電ポンプはこの電流を
供給することはできない。セルは数ミリ秒の必要時間内
にプログラミングすることができない。更に荷電の多重
化により形成される寄生電流はトンネル酸化物に負荷を
加え、それによりサイクル耐性を減少させる。
【０００６】ポテンシャル障壁の高さはデバイスのプロ
グラミング過程及び電気的信頼性にとって極めて重要で
ある。これは縁部領域４′の横方向の寸法、トンネル誘
電体のゲート誘電体に対する厚みの割合、及びゲート酸
化物−トンネル酸化物の縁回りの横方向のドーピング分
布により調整することができる。
グラミング過程及び電気的信頼性にとって極めて重要で
ある。これは縁部領域４′の横方向の寸法、トンネル誘
電体のゲート誘電体に対する厚みの割合、及びゲート酸
化物−トンネル酸化物の縁回りの横方向のドーピング分
布により調整することができる。
【０００７】ゲート誘電体７の下方の縁部領域４′に十
分な寸法を得るためには、ｎドーピング原子（多くの場
合燐である）の横方向の拡散濃度を高める必要がある。
これは高い注入量により達成することができる。ゲート
酸化物−トンネル酸化物の端部とソース領域との距離
は、メモリトランジスタのチャネル長が横方向の拡散に
より短くなり過ぎないように相応して大きくなければな
らない。更に高い埋込みチャネル濃度はトンネル酸化物
の品質に悪影響を及ぼす。その他に縁部領域４′の十分
な寸法は多くの場合埋込みチャネル４及びトンネル窓を
画成するのに、埋込みチャネル用の注入マスクがトンネ
ル窓用のエッチングマスクよりも大きな開口を有する２
つの異なるマスクを使用することにより保証される。
分な寸法を得るためには、ｎドーピング原子（多くの場
合燐である）の横方向の拡散濃度を高める必要がある。
これは高い注入量により達成することができる。ゲート
酸化物−トンネル酸化物の端部とソース領域との距離
は、メモリトランジスタのチャネル長が横方向の拡散に
より短くなり過ぎないように相応して大きくなければな
らない。更に高い埋込みチャネル濃度はトンネル酸化物
の品質に悪影響を及ぼす。その他に縁部領域４′の十分
な寸法は多くの場合埋込みチャネル４及びトンネル窓を
画成するのに、埋込みチャネル用の注入マスクがトンネ
ル窓用のエッチングマスクよりも大きな開口を有する２
つの異なるマスクを使用することにより保証される。
【０００８】アバランシェ降伏を回避するもう１つの方
法はゲート誘電体とトンネル誘電体とに大きな厚み比
（≧４）があることである。この比を小さくするとデバ
イスの横方向の縮み限度にぶつかることになる。
法はゲート誘電体とトンネル誘電体とに大きな厚み比
（≧４）があることである。この比を小さくするとデバ
イスの横方向の縮み限度にぶつかることになる。
【０００９】
【発明が解決しようとする課題】従って本発明の課題
は、所要面積が僅かで高度の電気的信頼性を有するＥＥ
ＰＲＯＭ（消去及びプログラム可能ＲＯＭ）を提供する
ことにある。
は、所要面積が僅かで高度の電気的信頼性を有するＥＥ
ＰＲＯＭ（消去及びプログラム可能ＲＯＭ）を提供する
ことにある。
【００１０】
【課題を解決するための手段】この課題は本発明によれ
ば請求項１の特徴を有する半導体デバイスにより解決さ
れる。
ば請求項１の特徴を有する半導体デバイスにより解決さ
れる。
【００１１】本発明ではポテンシャル障壁の高さは横方
向のドーパント分布により調整される。その際以下に記
載する認識が利用される。即ち埋込みチャネル内の有効
ドーピングが弱まるにつれて界面の電位は一層高くなる
（即ち正孔の電位は低くなる）。高いポテンシャル障壁
は埋込みチャネル内の電位を高くし、縁部領域（即ちゲ
ート誘電体の下方又はゲート誘電体とトンネル誘電体と
の界面）内の電位を低くすることにより、つまり埋込み
チャネル内のドーピングを弱め、縁部領域内のドーピン
グを高めることにより達成することができる。従って半
導体基板の表面近くの横方向のドーパント分布は少なく
とも縁部領域内で部分的に最高値を有する。ｎドーパン
トの有効濃度は縁部領域の方がトンネル窓の下方の範囲
よりも高い。
向のドーパント分布により調整される。その際以下に記
載する認識が利用される。即ち埋込みチャネル内の有効
ドーピングが弱まるにつれて界面の電位は一層高くなる
（即ち正孔の電位は低くなる）。高いポテンシャル障壁
は埋込みチャネル内の電位を高くし、縁部領域（即ちゲ
ート誘電体の下方又はゲート誘電体とトンネル誘電体と
の界面）内の電位を低くすることにより、つまり埋込み
チャネル内のドーピングを弱め、縁部領域内のドーピン
グを高めることにより達成することができる。従って半
導体基板の表面近くの横方向のドーパント分布は少なく
とも縁部領域内で部分的に最高値を有する。ｎドーパン
トの有効濃度は縁部領域の方がトンネル窓の下方の範囲
よりも高い。
【００１２】このようなドーピング分布は埋込みチャネ
ルの注入に対し付加的に反対の導電形のドーピング原子
で横方向の拡散を埋込みチャネル注入の場合よりも少な
くする補償注入を行うことにより形成することができ
る。このためには同じ注入マスク（場合によっては変更
してもよい）を使用することができる。
ルの注入に対し付加的に反対の導電形のドーピング原子
で横方向の拡散を埋込みチャネル注入の場合よりも少な
くする補償注入を行うことにより形成することができ
る。このためには同じ注入マスク（場合によっては変更
してもよい）を使用することができる。
【００１３】
【実施例】本発明を実施例及び図面に基づき以下に詳述
する。
する。
【００１４】図５ではｐドープされたシリコン基板１１
上に例えば２０ｎｍの厚さのゲート酸化物から成るゲー
ト誘電体１２及びその上にマスク１３が施されている。
このマスク１３は後の埋込みチャネル又はトンネル窓の
箇所に開口を有し、この開口を通して例えば燐から成る
ｎドーパント１４が注入される。その際ゲート酸化物１
２は分散酸化物の作用をする。基板１１内にｎドープ領
域１５が形成される。引続き同じマスク１３を使用して
拡散速度の比較的遅いｐドーパント１６を注入して補償
注入を行う。その際注入量は埋込みチャネルの注入の場
合よりも僅かであるため、半導体基板内のドープ領域１
５内にこの領域１５よりも弱いｎドーピングを有するも
う１つのドープ領域１７が形成される。埋込みチャネル
の注入は例えば１５０ｋｅＶの注入エネルギー及び４×
１０14ｃｍ-2の注入量での燐で実施され、補償注入は例
えば１００ｋｅＶの注入エネルギー及び１×１０13ｃｍ
-2の注入量でのガリウムで実施される。
上に例えば２０ｎｍの厚さのゲート酸化物から成るゲー
ト誘電体１２及びその上にマスク１３が施されている。
このマスク１３は後の埋込みチャネル又はトンネル窓の
箇所に開口を有し、この開口を通して例えば燐から成る
ｎドーパント１４が注入される。その際ゲート酸化物１
２は分散酸化物の作用をする。基板１１内にｎドープ領
域１５が形成される。引続き同じマスク１３を使用して
拡散速度の比較的遅いｐドーパント１６を注入して補償
注入を行う。その際注入量は埋込みチャネルの注入の場
合よりも僅かであるため、半導体基板内のドープ領域１
５内にこの領域１５よりも弱いｎドーピングを有するも
う１つのドープ領域１７が形成される。埋込みチャネル
の注入は例えば１５０ｋｅＶの注入エネルギー及び４×
１０14ｃｍ-2の注入量での燐で実施され、補償注入は例
えば１００ｋｅＶの注入エネルギー及び１×１０13ｃｍ
-2の注入量でのガリウムで実施される。
【００１５】図６ではマスク１３の使用下にゲート酸化
物をエッチングし、次いでこのマスクを除去し、トンネ
ル誘電体として約８ｎｍの厚さの酸化物１８を施してト
ンネル窓が形成される。
物をエッチングし、次いでこのマスクを除去し、トンネ
ル誘電体として約８ｎｍの厚さの酸化物１８を施してト
ンネル窓が形成される。
【００１６】図７では公知方法によりＥＥＰＲＯＭセル
が完成される。その際生じる熱負荷により又は独自に行
われる熱処理により（図５の）ドープ領域１５及び１７
から埋込みチャネルといわれる第１のドープ領域１９が
形成され、その縁部領域１９′はゲート酸化物１２の下
方に延びている。この縁部領域１９′は直接トンネル酸
化物の下方にある第１のドープ領域１９の部分よりも高
い有効ドーピングを有している。この横方向のドーピン
グ分布は、ガリウムが燐に比べて極めて緩慢に拡散する
ので、補償注入が正味ドーピングをほぼトンネル窓の下
方（即ちもう１つのドープ領域１７の領域内）のみで低
下し、トンネル窓の外側（即ち特にゲート酸化物の下方
の上述の縁部領域１９′）では低下しないことにより惹
起される。縁部領域１９′内のｐドーピング原子の濃度
はトンネル窓の下方よりも極めて（典型的には少なくと
も約２桁程度）低い。
が完成される。その際生じる熱負荷により又は独自に行
われる熱処理により（図５の）ドープ領域１５及び１７
から埋込みチャネルといわれる第１のドープ領域１９が
形成され、その縁部領域１９′はゲート酸化物１２の下
方に延びている。この縁部領域１９′は直接トンネル酸
化物の下方にある第１のドープ領域１９の部分よりも高
い有効ドーピングを有している。この横方向のドーピン
グ分布は、ガリウムが燐に比べて極めて緩慢に拡散する
ので、補償注入が正味ドーピングをほぼトンネル窓の下
方（即ちもう１つのドープ領域１７の領域内）のみで低
下し、トンネル窓の外側（即ち特にゲート酸化物の下方
の上述の縁部領域１９′）では低下しないことにより惹
起される。縁部領域１９′内のｐドーピング原子の濃度
はトンネル窓の下方よりも極めて（典型的には少なくと
も約２桁程度）低い。
【００１７】更にＥＥＰＲＯＭはゲート電極２０をトン
ネル酸化物１８及びゲート酸化物１２上に配設されてい
る浮遊ゲートとして、またその上に絶縁して施されてい
る電極２１を制御ゲートとして有する。この制御ゲート
は外側から接続可能である。ＥＥＰＲＯＭは第２のドー
プ領域２２により補完され、その際第１のドープ領域１
９と第２のドープ領域２２との間にある半導体基板の領
域はいわゆるチャネル領域２３となり、その表面をゲー
ト酸化物１２で覆われている。ｎドープ領域２４は埋込
みチャネル１９を接続する役割をする。浮遊ゲート２０
及び制御ゲート２１は絶縁材２５により被包されてい
る。
ネル酸化物１８及びゲート酸化物１２上に配設されてい
る浮遊ゲートとして、またその上に絶縁して施されてい
る電極２１を制御ゲートとして有する。この制御ゲート
は外側から接続可能である。ＥＥＰＲＯＭは第２のドー
プ領域２２により補完され、その際第１のドープ領域１
９と第２のドープ領域２２との間にある半導体基板の領
域はいわゆるチャネル領域２３となり、その表面をゲー
ト酸化物１２で覆われている。ｎドープ領域２４は埋込
みチャネル１９を接続する役割をする。浮遊ゲート２０
及び制御ゲート２１は絶縁材２５により被包されてい
る。
【００１８】埋込みチャネル１９からチャネル領域２３
に推移する半導体基板内の横方向のドーピング分布（こ
れは図１２に示されている）により埋込みチャネル１９
内の電位は高められ（又は埋込みチャネル内の正孔電位
が低下する）、障壁の範囲（縁部領域１９′）内ではこ
れに対して高められることはない。ポテンシャル障壁は
それにより効果的に高められる。所定の高さのポテンシ
ャル障壁を得るためには、従来の方法に比べて燐の注入
量を減らす必要があり、それにより燐の横方向への拡散
を減らすことができる。従ってチャネル領域２３の長さ
が同じである場合トンネル窓の縁部と第２のｎドープ領
域２２（ソース）との間隔を比較的小さく形成すること
ができる。
に推移する半導体基板内の横方向のドーピング分布（こ
れは図１２に示されている）により埋込みチャネル１９
内の電位は高められ（又は埋込みチャネル内の正孔電位
が低下する）、障壁の範囲（縁部領域１９′）内ではこ
れに対して高められることはない。ポテンシャル障壁は
それにより効果的に高められる。所定の高さのポテンシ
ャル障壁を得るためには、従来の方法に比べて燐の注入
量を減らす必要があり、それにより燐の横方向への拡散
を減らすことができる。従ってチャネル領域２３の長さ
が同じである場合トンネル窓の縁部と第２のｎドープ領
域２２（ソース）との間隔を比較的小さく形成すること
ができる。
【００１９】図８では半導体デバイスを形成するための
第２の実施例としてゲート酸化物１２を有するｐシリコ
ン基板１１及びマスク１３から出発する。ｎドーパント
１４をｎドープ領域１５が半導体基板１１内に生じるよ
うに注入する。有利には１５０ｋｅＶの注入エネルギー
及び４×１０14ｃｍ-2の注入量で燐が注入される。
第２の実施例としてゲート酸化物１２を有するｐシリコ
ン基板１１及びマスク１３から出発する。ｎドーパント
１４をｎドープ領域１５が半導体基板１１内に生じるよ
うに注入する。有利には１５０ｋｅＶの注入エネルギー
及び４×１０14ｃｍ-2の注入量で燐が注入される。
【００２０】更に図９ではマスク１３内の開口の大きさ
を変更し、例えばフォトレジストから成るマスクの場合
膨潤により開口を小さくしている。その結果修正マスク
１３′が生じる。これには欧州特許第０３９５９１７号
明細書に記載されているようないわゆるＣＡＲＬ（ｃｈ
ｅｍｉｓｃｈｅ Ａｕｆｗｅｉｔｕｎｇ ｖｏｎ Ｒｅ
ｓｉｓｔ−Ｌｉｎｉｅｎ＝レジスト線の化学的拡張）法
が使用される。引続きｐドーパント、例えば１０ｋｅＶ
の注入エネルギー及び１×１０13ｃｍ-2の注入量でホウ
素の補償注入を行い、その結果別のドープ領域１７が形
成される。この領域１７は完全にｎドープ領域１５内に
あり、特に基板表面に比較的小さな横方向の寸法を有す
る。
を変更し、例えばフォトレジストから成るマスクの場合
膨潤により開口を小さくしている。その結果修正マスク
１３′が生じる。これには欧州特許第０３９５９１７号
明細書に記載されているようないわゆるＣＡＲＬ（ｃｈ
ｅｍｉｓｃｈｅ Ａｕｆｗｅｉｔｕｎｇ ｖｏｎ Ｒｅ
ｓｉｓｔ−Ｌｉｎｉｅｎ＝レジスト線の化学的拡張）法
が使用される。引続きｐドーパント、例えば１０ｋｅＶ
の注入エネルギー及び１×１０13ｃｍ-2の注入量でホウ
素の補償注入を行い、その結果別のドープ領域１７が形
成される。この領域１７は完全にｎドープ領域１５内に
あり、特に基板表面に比較的小さな横方向の寸法を有す
る。
【００２１】引続き図１０では修正マスク１３′の使用
下にゲート酸化物１２を除去し、トンネル酸化物１８を
施している。その他の処理法は第１の実施例と同様であ
る。
下にゲート酸化物１２を除去し、トンネル酸化物１８を
施している。その他の処理法は第１の実施例と同様であ
る。
【００２２】注入マスク１３の修正は他の方法、例えば
開口の側壁にスペーサを形成することによって行っても
よい。更に注入の順序は変更可能であり、即ちまず補償
注入を行い、次いでマスク内の開口を拡大し、最後に埋
込みチャネルの注入を行ってもよい。
開口の側壁にスペーサを形成することによって行っても
よい。更に注入の順序は変更可能であり、即ちまず補償
注入を行い、次いでマスク内の開口を拡大し、最後に埋
込みチャネルの注入を行ってもよい。
【００２３】図１１は図１のＩＩＩ−ＩＩＩ′線で切断
したｘ軸に沿った横方向のドーピング分布（ｎ正味ドー
ピング）を任意の単位で破線で示し、その際生じる界面
電位を実線で示している。この図から正味ドーピングの
一本調子の変化（図４にも示されている）の場合ポテン
シャル障壁Ｐｂは正孔電位の下降曲線にぶつかることが
分かる。
したｘ軸に沿った横方向のドーピング分布（ｎ正味ドー
ピング）を任意の単位で破線で示し、その際生じる界面
電位を実線で示している。この図から正味ドーピングの
一本調子の変化（図４にも示されている）の場合ポテン
シャル障壁Ｐｂは正孔電位の下降曲線にぶつかることが
分かる。
【００２４】図１２は図１１と同じ部分（図７のＸＩＩ
−ＸＩＩ′軸に沿ったもの）に補償注入が行われたもの
を示している。この注入は縁部領域１９′内の有効ドー
ピングに部分的に最高ドーピング値をもたらし、正孔の
電位はトンネル窓１８の範囲で低下している。ポテンシ
ャル障壁Ｐｂはアバランシェ降伏が回避されるので正孔
電位の最大値を示している。ＥＥＰＲＯＭ内では荷電の
多重化はプログラミングの過程で極めて小さく、そのた
め性能の低い荷電ポンプでもプログラミング電位を保持
することができる。
−ＸＩＩ′軸に沿ったもの）に補償注入が行われたもの
を示している。この注入は縁部領域１９′内の有効ドー
ピングに部分的に最高ドーピング値をもたらし、正孔の
電位はトンネル窓１８の範囲で低下している。ポテンシ
ャル障壁Ｐｂはアバランシェ降伏が回避されるので正孔
電位の最大値を示している。ＥＥＰＲＯＭ内では荷電の
多重化はプログラミングの過程で極めて小さく、そのた
め性能の低い荷電ポンプでもプログラミング電位を保持
することができる。
【図１】従来のＥＥＰＲＯＭメモリセルを有する半導体
基板の断面図。
基板の断面図。
【図２】半導体基板内の電子の移動による電位の推移曲
線。
線。
【図３】縁部領域が大きな寸法を有している場合の電位
の推移曲線。
の推移曲線。
【図４】縁部領域の寸法が十分でない場合の電位の推移
曲線。
曲線。
【図５】本発明の１実施例に基づき半導体デバイスのシ
リコン基板内にｎドープ領域を形成した段階のＥＥＰＲ
ＯＭセルの断面図。
リコン基板内にｎドープ領域を形成した段階のＥＥＰＲ
ＯＭセルの断面図。
【図６】マスク内に開口を形成した段階のＥＥＰＲＯＭ
セルの断面図。
セルの断面図。
【図７】ＥＥＰＲＯＭセルの完成断面図。
【図８】本発明の別の実施例に基づき半導体デバイスの
シリコン基板内にｎドープ領域を形成した段階のＥＥＰ
ＲＯＭセルの断面図。
シリコン基板内にｎドープ領域を形成した段階のＥＥＰ
ＲＯＭセルの断面図。
【図９】マスク内の開口の大きさを変えたＥＥＰＲＯＭ
セルの断面図。
セルの断面図。
【図１０】トンネル酸化物を施した段階のＥＥＰＲＯＭ
セルの断面図。
セルの断面図。
【図１１】補償注入以前の横方向のドーピング分布と界
面電位のダイアグラム。
面電位のダイアグラム。
【図１２】補償注入後の横方向のドーピング分布と界面
電位のダイアグラム。
電位のダイアグラム。
１、１１ 半導体基板 ２、３、２２ ｎドープ領域（第２のドープ領域） ４、１９ 埋込みチャネル（第１のドープ領域） ４′、１９′ 埋込みチャネルの縁部領域 ５、２３ チャネル領域 ６、２０ 浮遊ゲート ７、１２ ゲート誘電体 ８、１８ トンネル誘電体 ９、２１ 電極（制御ゲート） １０ 接続部 １３ マスク １３′修正マスク １４ ｎドーパント １５ 第１の導電形のドープ領域 １６ ｐドーパント １７ 補償注入による別のドープ領域 ２４ ｎドープ領域（接続部） ２５ 絶縁材
Claims (12)
- 【請求項１】 第２の導電形の半導体基板（１１）内に
配設されている第１の導電形の第１のドープ領域（１
９）及び第２のドープ領域（２２）と、両ドープ領域
（１９、２２）間の半導体基板（１１）内にあるチャネ
ル領域（２３）と、第１のドープ領域（１９）の表面を
部分的に覆うトンネル誘電体（１８）と、チャネル領域
（２３）の表面並びに第１のドープ領域（１９）の縁部
領域（１９）を覆うゲート誘電体（１２）と、トンネル
誘電体（１８）及びゲート誘電体（１２）上のゲート電
極（２０）とを有し、縁部領域（１９′）がトンネル誘
電体（１８）の下にある第１のドープ領域（１９）の範
囲よりも高い有効ドーピングを有することを特徴とする
半導体デバイス。 - 【請求項２】 トンネル誘電体（１８）の下にある第１
のドープ領域（１９）の範囲内に第１の導電形のドーパ
ントと第２の導電形のドーパントが存在することを特徴
とする請求項１記載の半導体デバイス。 - 【請求項３】 縁部領域（１９′）内に第１の導電形の
ドーパントが存在し、第２の導電形のドーパントの濃度
がトンネル誘電体（１８）の下の範囲の濃度よりも極め
て僅かであることを特徴とする請求項２記載の半導体デ
バイス。 - 【請求項４】 第１の導電形のドーパントが燐であり、
第２の導電形のドーパントがホウ素又はガリウムである
ことを特徴とする請求項２又は３記載の半導体デバイ
ス。 - 【請求項５】 第２の導電形の半導体基板（１１）上に
ゲート誘電体（１２）を形成し、形成すべきトンネル誘
電体（１８）の範囲内に開口を有するマスク（１３）を
ゲート誘電体（１２）上に施し、第１の導電形のドープ
領域（１５）を開口の下方のゲート誘電体（１２）を通
して注入により形成し、第２の導電形のドーパントでの
補償注入を両方の注入後第１の導電形の有効ドーパント
濃度を開口の下方の表面の近くの範囲で低下させるよう
にして実施し、マスク（１３）の開口の内部のゲート誘
電体（１２）を除去し、このマスク（１３）を除去し、
トンネル誘電体（１８）を半導体基板の露出表面上に形
成し、トンネル誘電体（１８）及びゲート誘電体（１
２）に接する部分上にゲート電極（２０）を形成し、チ
ャネル領域（２３）に隣接して第１の導電形の第２のド
ープ領域（２２）を形成し、第１のドープ領域（１９）
に対する接続部（２４）を形成することを特徴とする請
求項１乃至４の１つに記載の半導体デバイスの製造方
法。 - 【請求項６】 第１のドープ領域（１９）の注入を燐で
実施することを特徴とする請求項５記載の方法。 - 【請求項７】 補償注入をガリウムで実施することを特
徴とする請求項５又は６記載の方法。 - 【請求項８】 マスク（１３）を補償注入前にその横方
向の寸法を修正することを特徴とする請求項５又は６記
載の方法。 - 【請求項９】マスク（１３）が補償注入の前に膨潤させ
たフォトレジストからなることを特徴とする請求項８記
載の方法。 - 【請求項１０】 補償注入をホウ素で実施することを特
徴とする請求項８又は９記載の方法。 - 【請求項１１】 補償注入を第１の導電形のドーパント
の注入前に実施することを特徴とする請求項５乃至１０
の１つに記載の方法。 - 【請求項１２】 補償注入を第１の導電形のドーパント
の注入量よりも低い量で実施することを特徴とする請求
項５乃至１１の１つに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19620032.6 | 1996-05-17 | ||
| DE19620032A DE19620032C2 (de) | 1996-05-17 | 1996-05-17 | Halbleiterbauelement mit Kompensationsimplantation und Herstellverfahren |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1056090A true JPH1056090A (ja) | 1998-02-24 |
Family
ID=7794642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9139411A Pending JPH1056090A (ja) | 1996-05-17 | 1997-05-14 | 補償注入層を有する半導体デバイス及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5981342A (ja) |
| EP (1) | EP0810673B1 (ja) |
| JP (1) | JPH1056090A (ja) |
| KR (1) | KR970077399A (ja) |
| DE (2) | DE19620032C2 (ja) |
| TW (1) | TW335554B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004228575A (ja) * | 2003-01-24 | 2004-08-12 | Samsung Electronics Co Ltd | Ｅｅｐｒｏｍセル及びその製造方法 |
| JP2006024932A (ja) * | 2004-07-06 | 2006-01-26 | Samsung Electronics Co Ltd | 不揮発性メモリ素子のトンネリング絶縁膜を形成する方法 |
| US7408219B2 (en) | 2004-07-12 | 2008-08-05 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor memory device |
| US7531865B2 (en) | 2005-01-15 | 2009-05-12 | Samsung Electronics Co., Ltd. | Semiconductor device doped with Sb, Ga or Bi and method of manufacturing the same |
| JP2012069822A (ja) * | 2010-09-24 | 2012-04-05 | Seiko Instruments Inc | 半導体不揮発性メモリ装置 |
| JP2012146957A (ja) * | 2010-12-21 | 2012-08-02 | Seiko Instruments Inc | 半導体不揮発性メモリ装置 |
| JP2012151445A (ja) * | 2010-12-29 | 2012-08-09 | Seiko Instruments Inc | 半導体不揮発性メモリ装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127222A (en) * | 1997-12-16 | 2000-10-03 | Advanced Micro Devices, Inc. | Non-self-aligned side channel implants for flash memory cells |
| JP3000524B2 (ja) * | 1998-01-30 | 2000-01-17 | セイコーインスツルメンツ株式会社 | 半導体装置の製造方法 |
| US5973354A (en) * | 1998-03-30 | 1999-10-26 | Worldwide Semiconductor Manufacturing Corporation | Single polycylindrical flash memory cell having high coupling ratio |
| KR100311971B1 (ko) * | 1998-12-23 | 2001-12-28 | 윤종용 | 비휘발성메모리반도체소자제조방법 |
| JP2001210730A (ja) * | 2000-01-25 | 2001-08-03 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置の製造方法 |
| JP4809545B2 (ja) * | 2001-05-31 | 2011-11-09 | 株式会社半導体エネルギー研究所 | 半導体不揮発性メモリ及び電子機器 |
| KR100731058B1 (ko) * | 2005-12-26 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 이중 터널 산화막을 포함하는 플래시 메모리 셀 및 그 제조방법 |
| KR101024638B1 (ko) * | 2008-08-05 | 2011-03-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| US20230197454A1 (en) * | 2021-04-09 | 2023-06-22 | The Government Of The United States Of America, As Represented By The Secretary Of The Navy | WBG and UWBG Semiconductor with P- and N-type Conductivity and Process For Making the Same |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3576245D1 (de) * | 1984-05-17 | 1990-04-05 | Toshiba Kawasaki Kk | Verfahren zur herstellung eines nichtfluechtigen halbleiter-eeprom-elementes. |
| IT1213218B (it) * | 1984-09-25 | 1989-12-14 | Ates Componenti Elettron | Processo per la fabbricazione di una cella di memoria non volatile con area di ossido sottile di dimensioni molto piccole, e cella ottenuta con il processo suddetto. |
| JPS6399573A (ja) * | 1986-10-16 | 1988-04-30 | Sony Corp | メモリ装置 |
| ES2103262T3 (es) * | 1989-04-24 | 1997-09-16 | Siemens Ag | Procedimiento de fotoestructuracion. |
| US5063423A (en) * | 1989-04-28 | 1991-11-05 | Nippondenso Co., Ltd. | Semiconductor memory device of a floating gate tunnel oxide type |
| US5273923A (en) * | 1991-10-09 | 1993-12-28 | Motorola, Inc. | Process for fabricating an EEPROM cell having a tunnel opening which overlaps field isolation regions |
| US5585293A (en) * | 1994-06-03 | 1996-12-17 | Motorola Inc. | Fabrication process for a 1-transistor EEPROM memory device capable of low-voltage operation |
| JP4070249B2 (ja) * | 1994-11-22 | 2008-04-02 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| US5501996A (en) * | 1994-12-14 | 1996-03-26 | United Microelectronics Corporation | Method of manufacture of high coupling ratio single polysilicon floating gate EPROM or EEPROM cell |
-
1996
- 1996-05-17 DE DE19620032A patent/DE19620032C2/de not_active Expired - Fee Related
-
1997
- 1997-05-06 DE DE59702271T patent/DE59702271D1/de not_active Expired - Fee Related
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- 1997-05-14 JP JP9139411A patent/JPH1056090A/ja active Pending
- 1997-05-15 TW TW086106476A patent/TW335554B/zh active
- 1997-05-16 KR KR1019970018853A patent/KR970077399A/ko not_active Application Discontinuation
- 1997-05-19 US US08/858,819 patent/US5981342A/en not_active Expired - Fee Related
-
1999
- 1999-09-22 US US09/401,385 patent/US6376875B1/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004228575A (ja) * | 2003-01-24 | 2004-08-12 | Samsung Electronics Co Ltd | Ｅｅｐｒｏｍセル及びその製造方法 |
| JP2006024932A (ja) * | 2004-07-06 | 2006-01-26 | Samsung Electronics Co Ltd | 不揮発性メモリ素子のトンネリング絶縁膜を形成する方法 |
| US7408219B2 (en) | 2004-07-12 | 2008-08-05 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor memory device |
| US7531865B2 (en) | 2005-01-15 | 2009-05-12 | Samsung Electronics Co., Ltd. | Semiconductor device doped with Sb, Ga or Bi and method of manufacturing the same |
| US7670916B2 (en) | 2005-01-15 | 2010-03-02 | Samsung Electronics Co., Ltd. | Semiconductor device doped with Sb, Ga, or Bi and method of manufacturing the same |
| JP2012069822A (ja) * | 2010-09-24 | 2012-04-05 | Seiko Instruments Inc | 半導体不揮発性メモリ装置 |
| JP2012146957A (ja) * | 2010-12-21 | 2012-08-02 | Seiko Instruments Inc | 半導体不揮発性メモリ装置 |
| JP2012151445A (ja) * | 2010-12-29 | 2012-08-09 | Seiko Instruments Inc | 半導体不揮発性メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19620032C2 (de) | 1998-07-09 |
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| US5981342A (en) | 1999-11-09 |
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| TW335554B (en) | 1998-07-01 |
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| US6376875B1 (en) | 2002-04-23 |
| EP0810673A1 (de) | 1997-12-03 |
| DE59702271D1 (de) | 2000-10-05 |
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Legal Events
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