JPH03270264A

JPH03270264A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH03270264A
Application number: JP2071596A
Authority: JP
Inventors: Hideki Yasuoka; 秀記安岡
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-03-20
Filing date: 1990-03-20
Publication date: 1991-12-02
Also published as: KR920018933A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体集積回路装置、たとえばバイポーラ
トランジスタ、ｔ４型および横型電界効果トランジスタ
等の複数の素子を単一の半導体チ。

プ上にモノリシックに組み込んだ半導体集積回路装置お
よびその製造方法に関する。

（従来の技術〕半導体デバイスの多機能化に伴って、多種類の半導体素
子が単一の半導体チンプにモノリシックに製造されるこ
とが多くなっている。たとえば、ＣＭ　ＯＳ　Ｆ　Ｅ　
Ｔ　（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘ
ｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆ
ｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：以下ＣＭＯ３と略）
と縦型パワーＭＯＳＦＥＴ等をモノリシックに形成した
集積回路装置にあっては、半導体基板（基体）の裏面を
パワーＭＯ３ＦＥＴのドレイン電極とするものと、半導
体基板の主面（表面）に前記ドレイン電極を設けるもの
とがある。

前記半導体基板の裏面をドレイン電極とするものとして
は、たとえば、Ｉ　Ｅ　Ｅ　Ｅ　（Ｔｈｅ　Ｉｎ５ｔｕ
ｔｅｏｆ　Ｅｌｅｃｔｒｉｃａｌ　ａｎｄ　Ｅｌｅｃｔ
ｒｏｎｉｃｓ　Ｅｎｇｉｎｅｅｒｓ。

Ｉｎｃ、　；米国電気電子協会）発行Ｅｌｅｃｔｒｏｎ
　ＤｅｖｉｃｅｓＴｒａｎｓａｃｔｉｏｎｓ　ｏｎ　（
会報エレクトロンデバイセス）ＥＤ−３３，Ｎ（１１２
，１９８６年１２月、Ｐ２Ｏ２５〜Ｐ２Ｏ３０（第２４
図参照）およびＩＥＥＥ発行、　　Ｉ　ＥＤＭ　（Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ　ＥｌｅｃｔｒｏｎＤｅｖｉｃ
ｅｓ　Ｍｅｅｔｉｎｇ）　８７の論文集、Ｐ７６６〜Ｐ
７６９ならびにエレクトロニクス（Ｅｌｅｃｔｏｒｎｉ
ｃｓ）誌、７月２４日号、１９８６年、Ｐ９８〜ＰＩＯ
６（第２５図参照）に記載された構造がある。第２４図
および第２５図は同文献の図をそのまま記載したもので
ある。第２４図の半導体集積回路装置８０は縦型パワー
ＭＯ３ＦＥＴ　（ＤＭＯ３）とＢｉ−ＣＭＯＳ構造（バ
イポーラトランジスタとＣＭＯＳをモノリンツクに形成
した構造）を共存させた構造となっている。この半導体
集積回路装置８０では、ｎ十形の半導体基板８１上にＮ
−形のエピタキシャル成長を２回行なっている。第１層
目のＮ−形エピタキシャル層８２と第２層目のＮ−形エ
ピタキシャル層８３の間にｐ−形埋込層８４を形成する
ことで、ＣＭＯＳ部やバイポーラ部と、半導体基板８１
　（トレイン電極）とが、互いに電気的に分離されてい
る。また、この第１層目エピタキシャル層８２と第２層
目エピタキシャル層８３の間には、さらに高濃度のｎ◆
十形込層８５がそれぞれ形成され、これらのｎ“形埋込
層８５上の第２層目エピタキシャル層８３の表層部に縦
型パワーＭＯＳ　（Ｐｏｗｅｒ　ＤＭＯＳ）　、　　Ｃ
ＭＯＳ、ＮＰＮバイポーラトランジスタ、横型ＰＮＰト
ランジスタ、横型ＰＭＯ３（Ｐ−ＣＨＭＯ３）がそれぞ
れ設けられている。また、前記ＩＥＤＭの論文集には、
自動車用電子部品として耐圧が６０■となるハイ・サイ
ド・ドライバ（旧ｇｈ　５ｉｄｅＤｒｉｖｅｒ）が紹介
されている。

一方、第２５図の半導体集積回路装置９０は、ｎ形の半
導体基板９１の主面にｐ形の第１層目エピタキシャル層
９２およびｎ形の第２層目エピタキシャル層９３が設け
られ、前記第２層目エピタキシャル層９３の表層部にＰ
ｏｗｅｒ　７ＭＯ３（縦型パワーＭＯ５）、、ｎＣＨＡ
ＮＮＥＬ　（ｎチャネルＭＯ３）、ｐＣＨＡＮＮＥＬ　
（ＰチャネルＭＯ５）、ｎｐｎ（バイポーラトランジス
タ）がそれぞれ形成されている。前記縦型パワーＭＯ３
はｐ０形のアイソレーション領域９４によって他の第２
層目エピタキシャルＮ９３から電気的に分離されている
。また、第１層目エピタキシャル層９２から半導体基板
９１に亘って設けられたｎ形埋込層９５によって半導体
基板９１がＤＲＡＩＮ（ドレイン）となるように形成さ
れている。これにより、パワーＭＯ３のドレイン抵抗が
低減される。

〔発明が解決しようとする課題］前記文献にも記載されているように、自動車用の制御回
路装置に使用される半導体集積回路装置にあっては、耐
圧は６０■程度が一般的である。

しかしながら、余裕度や安全性の面からさらに高い耐圧
を有する半導体集積回路装置が必要とされている。

上記のような構造で耐圧をさらに向上させようとすると
、以下のような問題が新たに派生することが本発明者に
よってあきらかにされた。

すなわち、第２５図に示されるｎ形、の半導体基板９１
の主面にＰ形の第１層目エピタキシャル層９２を形成し
た構造では、前記ｐ形の第１層目エピタキシャル層９２
の主面（上面）に設けられた縦型パワーＭＯ３部のｎ形
の第２層目エピタキシャル層９３と半導体基板９１を電
気的に接続するために、第１層目エピタキシャル層９２
中に上下のｎ型層に貫通するようにｎ形埋込層９５を形
成している。前記縦型パワーＭＯ３のドレインとなる半
導体基板９１と、ｎおよびｐチャネルＭＯ３が形成され
る第２層目エピタキシャル層９３のバンチスルー耐圧向
上のために前記第１Ｎ目エピタキシヤル層９２を厚く形
成すると、ｎ形埋込層９５の形成が困難となる。このｎ
形埋込層９５は、前記半導体基板９１と第１層目エピタ
キシャル層９２の界面部分にあらかしめ設けたｎ１形埋
込層と、前記第１層目エピタキシャル層９２と第２Ｎ目
エピタキシヤル層９３との間にあらかしめ設けたｎ十形
埋込層を熱拡散によって拡げることによって形成するが
、前記第１層目エピタキシャル層９２が、たとえば１０
μｍを越えて厚いように設計した場合、熱処理時間が長
くなり、スループットが悪くなる。また、熱処理時間が
長くなると、ｎ型埋込層９５の横方向の幅も大きくなる
ので、高集積化に不利である。また、前記熱処理が不充
分な場合には、前記半導体基板９１と第２層目エピタキ
シャル層９３が電気的に接続されなくなる場合が発生す
る。

また、第２４図の構造では、縦型パワーＭＯ３（ＤＭＯ
Ｓ）のドレイン領域となる半導体基板８１と、ＣＭＯ３
，ＮＰＮ等が形成されている領域のｎ十形埋込層８５の
間のバンチスルー耐圧を向上させるためには、ｎ−形の
第１層目エピタキシャル層８２とｎ十形埋込層８５との
間のＰ−形埋込層８４の幅（間隔ａ）を広くすればよい
。このｐ−形埋込層８４の間隔を広くするためには、第
１層目エピタキシャルＮＢ２の不純物濃度を低くしてお
いて、前記エピタキシャル１Ｂ２と前記ｐ−形埋込層８
４とで形成されるＰＮ接合の位置を下方に下げることに
よって、ｐ−形埋込層８４の間隔ａを広くする手段が考
えられる。しかし、前記Ｎ−形の第１層目エピタキシャ
ル層８２の不純物濃度を低くすると、縦型パワーＭＯ３
（ＤＭＯＳ）のドレイン抵抗が高くなり好ましくない、
また、前記Ｐ−形埋込層８４の不純物濃度を高くして耐
圧を向上させた場合、Ｐ−形埋込層８４は不純物濃度が
高い状態で不純物濃度の高いｎ十形埋込層８５に接触す
ることになり、両者によって形成されるＰＮ接合のアバ
ランシェ耐圧が低くなる。

また、第２４図の構造において、縦型パワーＭＯ３（Ｄ
ＭＯＳ）のドレイン抵抗を下げるために、Ｎ−形の第１
層目エピタキシャル層８２を薄＜シたり、あるいは不純
物濃度を高くしたりする手段が考えられるが、第１層目
エピタキシャル層８２を薄くした場合には、半導体基板
８１とＣＭＯ３、ＮＰＮ等の各素子を電気的に分離して
いるρ−形埋込層８４の幅が狭くなり、ｎ十形埋込層８
５と半導体基板８１のバンチスルー耐圧が低下する。

また、不純物濃度を高くすると、第１層目エピタキシャ
ル層８２とｐ−形埋込層８４とで形成されるＰＮ接合の
位置が上方向に上がることになり、前記間隔ａが狭くな
り、やはりパンチスルーによる耐圧の低下を招くことと
なる。

また、第２４図および第２５図に示した半導体集積回路
装置にあっては、その製造において２度のエピタキシャ
ル成長が行われる。エピタキシャル成長工程は廃棄物処
理設備をも含む全体の設備費用が高く、かつ半導体ウェ
ハの枚数の処理効率が低いので、製造コストに占める割
合が高い工程であり、２度のエピタキシャル成長工程は
製造コストの高騰を招くことになる。

本発明の目的は、製造コストが低く、かつ電気的信頼性
の高い半導体集積回路装置およびその製造方法を提供す
ることにある。

本発明の目的は、電気的に信頼性が高く、かつ高集積化
された半導体集積回路装置を提供することにある。

本発明の前記目的と新規な特徴は、本明細書の記述およ
び添付図面からあきらかになるであろう。

［課題を解決するための手段］本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりであ第１動作電位で
動作する第１１１１ｉ型の縦型パワーＭＯ３ＦＥＴと、
前記第１動作電位よりも低い第２動作電位で動作するト
ランジスタとを有する半導体集積回路装置は、第１導電
型の半導体基板と、前記半導体基板の主面上に設けられ
た第２導電型のエピタキシャル層と、前記半導体基板と
エピタキシャル層の間に選択的に設けられ、前記エピタ
キシャル層よりも高不純物濃度の第２導電型の埋込層と
、前記第２導電型の埋込層が形成されたｆＩＩＩ域以外
の前記エピタキシャル層中に、前記エピタキシャル層の
主面上から、前記半導体基板の主面上に達するように設
けられた第１導電型の半導体領域とを有し、前記第２導
電型の埋込層上のエピタキシャル層の主面上に前記第２
動作電位で動作するトランジスタを設け、前記第１導電
型の半導体領域の主面上に、前記第１動作電位で動作す
る第１導電型の縦型パワーＭＯ３ＦＥＴを設け、かつ前
記縦型パワーＭＯ３ＦＥＴのドレイン電極を前記半導体
基板の裏面から取り出す構造とする。

また、本発明の半導体集積回路装置の製造方法は、第１
導電型の半導体基板の主面上に第２導電型の高不純物濃
度の埋込層および第１導電型の高不純物濃度の埋込層を
選択的に形成する工程と、その後前記半導体基板の主面
上に前記埋込層よりも低不純物濃度の第２導電型のエピ
タキシャル層を形成する工程と、このエピタキシャル層
の主面上にそれぞれ所望の不純物を導入することにより
、前記第２導電型の埋込層上の前記エピタキシャル層中
に第１半導体ＳＪＩ域と、前記第１導電型の埋込層上の
前記エピタキシャル層中に、前記第１導電型の埋込層と
接触するように、第１ａｌ！電型の第２半導体領域とを
形成する工程と、前記第２半導体領域の主面上に、第１
動作電位で動作する縦型パワーＭＯ３ＦＥＴを形成する
工程と、前記第１半導体領域の主面上に、前記第１動作
電位よりも低い第２動作電位で動作するトランジスタを
形成する工程とを含む。

〔作用〕

上記した手段によれば、本発明の半導体集積回路装置は
、縦型パワーＭＯ３ＦＥＴのドレインとなる第１導電型
の半導体基板と低い動作電位で動作するトランジスタが
形成された第２ｊｌｔ型のエピタキシャル層との間に、
高濃度の第２導電型の埋込層が形成されているので、前
記半導体基板に高い電位が印加された状態であっても、
空乏層が前記エピタキシャル層側に延びて、前記トラン
ジスタが形成された領域とパンチスルーを起こすことを
防止できるので、前記半導体集積回路装置の耐圧を向上
することができ、かつ、前記第１導電型の縦型パワーＭ
Ｏ３ＦＥＴおよびトランジスタが形成される領域は、第
２導電型のエピタキシャル層中に設けられているので、
両者をアイソレーションする領域が不用となり、前記半
導体集積回路装置の高集積化が図れる。また、本発明の
半導体集積回路装置の製造方法によれば、エピタキシ十
ル戚長は、１回のみとすることができるので、半導体集
積回路装置のプロセスコストを低減ができるとともに、
前記第２導電型のエピタキシャル層の主面上に、第１導
電型の縦型パワーＭＯ３ＦＥＴおよび、低い動作電位で
動作するトランジスタを形成しているので、両者をアイ
ソレーションする領域を形成する工程を省略することが
できるので、さらに、プロセスコストの低減が可能であ
る。

〔実施例〕

以下図面を参照して本発明の一実施例について説明する
。

この実施例では、耐圧が７０Ｖ以上となるハイ・サイド
・ドライブ用の半導体集積回路装置およびその製造方法
に本発明を適用した例について説明する。

第２図の模式的な平面図に示されるように、本発明の半
導体集積回路装置は方形状の半導体チップ１上に、たと
えば駆動回路、保護回路、バイアス回路、自己診断回路
、出力パワーＭＯ３回路等が領域を分けて形成された構
成となっている。また、前記駆動回路、保護回路等の具
体的な構成は、たとえば、日経ＢＰ社発行「日経マイク
ロデバイスＪ　１９Ｂ９年１２月号、のＰ８１〜Ｐ８２
に説明されている。また、前記半導体チップ１０周辺部
には、ワイヤが固定されるポンディングパッド２が設け
られている。また、このような半導体集積回路装置は、
第３図および第４図に示されるような半導体装置３に組
み込まれる。この半導体装置３は、熱放散性の良好なヘ
ッダ４と、このヘッダ４の主面側の一部を気密的に被う
パッケージ５と、このパッケージ５の一側から突出する
複数のり一部６とからなっている。前記パッケージ５内
において、前記半導体集積回路装置の各電極、すなわち
、ポンディングパッド２とリード６の内端は、導電性の
ワイヤ７で接続されている。この半導体装ｒＬ３では、
前記リード６は途中で一段折れ曲がるとともに、その折
れ曲がり位置は交互に異なり、リード６の先端は千鳥足
跡状の配列となっている。また、前記パンケージ５に被
われないヘッダ４部分には、この半導体装置３を固定す
るために利用される取付孔８が設けられている。この半
導体装置３は、自動車のハイ・サイド・ドライブ用に使
用され、自動車各機構部の駆動制御装置として使用され
る。

このような半導体装置３に組み込まれた本発明の半導体
集積回路装置の具体的な構造について、第１図を参照し
ながら説明する。

半導体集積回路装置は、導電型がｎ形となりかつ不純物
濃度が５　Ｘ　１０　”ａｔｏｍｓ　　−ｃ　ｍ−’程
度となる厚さ４００μｍ程度のシリコンからなるｎ１形
半導体基板１０と、このｎ十形半導体基板１０の主面に
設けられた導電型がＰ形となりかつ不純物濃度がＩ　Ｘ
　１０　”ａｔｏｍｓ　　−ｃ　ｍ−’程度となる厚さ
１５μｍ程度のｐ−形エピタキシャル層１１と、前記ｐ
−形エビタキシャル層１１の主面部にそれぞれ設けられ
た深さ６μｍ程度のｎ形半導体領域（ｎ−ウェル）１２
およびＰ形半導体領域（Ｐウェル）１３とを含み、前記
各ｎ形つエル１２およびｐ形つエル１３にそれぞれＮＰ
Ｎ形バイポーラトランジスタ（ＮＰＮ）、ＰチャネルＭ
ＯＳ電界効果トランジスタ（ＰＭＯ３）、ＮチャネルＭ
ＯＳ電界効果トランジスタ（ＮＭＯ３）、Ｍ形パワー電
界効果トランジスタ（ＶＭＯＳ）が形成された構造とな
っている。また、前記ＮＰＮバイポーラが示威されるｎ
形つエル１２、ＰＭＯ３が示威されるｐ形つエル１３お
よびＮＭＯ３が示威されるｎ形つエル１２がそれぞれ示
威される領域に対面した前記ｎ′−形半導体基板１０と
ｐ″形エピタキシャル層１１との間には、不純物濃度が
ｎ１形半導体基板１０と略同じ５　Ｘ　１０　”ａｔｏ
閉ｓ’ｃｍ−”程度となり、かつ厚さが１０〜１５μｍ
程度となるｎ十形埋込層１４が設けられている。また、
前記ＶＭＯ３が示威されるｎ形つエル１２〔縦形用ウェ
ル１６）が設けられた領域に対面した前記ｎ十形半導体
基板１０とｐ−形エピタキシャル層１１との間にはｎ十
形埋込層１７が設けられている。前記ｎ＋十形込層１７
はその上方に設けられた縦形用ウェル１６（ｎ形つエル
１２）と接触するように設けられ、前記ｎ十形半導体基
板１０とｎ形つエル１２を電気的に接続している。前記
ｎ形つエル１２、ｎ１形埋込層１７およびｎ十形半導体
基板は、一体となって、前記ＶＭＯ３の領域となる。ま
た、前記ｎ十形半導体基板１０の裏面（下面）には、ド
レイン電極１９が設けられている。また、前記ｎ◆十形
込層１７の不純物濃度はｎ十形半導体基板１０の不純物
濃度の５Ｘ１０”ａｔｏｍｓ　　−ｃｍ−３よりも高い
１０１９〜１０　”ａｔｏｍｓ・ｃｍ−’程度となって
いる。また、前記ドレイン電極１９には、たとえば、１
２Ｖ程度の第１動作電位が印加される。

また、前記不純物濃度が５　Ｘ　１０　”ａｔｏｍｓ　
　−ｃｍ−’程度となるｎ十形埋込層１４と、不純物濃
度がｌ　ＯＩ９〜１０　”ａｔｏｍｓ　　・ｃ　ｍ−３
となる前記ｎ＋十形込層１７とが、直接接触すると、こ
の接合界面部分でアバランシェ降伏が起きやすく、耐圧
が低くなることから、高濃度となるｎ十形埋込層１７と
ｎ十形埋込層１４との間には所定の間隔すを有するよう
に示威されている。この間隔すは、たとえば、前記ｐ−
形エビタキシャル層１１の厚さと同程度の１５μｍ程度
に設定されるやまた、前記縦形用ウェル１６（ｎ形つエ
ル１２）の主面には、多数のＶＭＯＳのセルが示威され
ている。第１図には、説明の便宜上１つのセルしか示し
ていないが、このようなセルが縦横に規則正しく配列さ
れ、たとえば数千と多数配設されている。前記ＶＭＯ３
は、前記ｎ形の縦形用ウェル１６の主面部に設けられた
Ｐ形の半導体領域で示威されたチャネル形成領域２０と
、このＰ形の半導体領域２０の中に選択的に示威された
ｎ十形半導体領域からなるｎ◆十形−ス領域２１とを有
する。また、前記ＶＭＯ３は、前記ｎ十形ソース領域２
１と縦形用ウェル１６との間のチャネル形成領域２０の
表層部をチャネルとし、かつこのチャネル上に示威され
たゲート酸化＃２２およびこのゲート酸化膜２２上に示
威されたケ゛−ト電極２３とを有する。前記チャネル形
成領域２０およびｎ＋十形−ス領域２１は、前記ゲート
電極２３あるいは、絶縁膜を不純物導入のマスクとして
利用した２回の不純！Ｉ！７１導入工程および拡散工程
によって示威されている。また、前記ＶＭＯ３のゲート
電極２３を覆うように、絶縁＃２５が設けられている。

また、前記絶縁膜２５上に亘ってソース電極２６が設け
られている。このソース電極２６は前記ｎ十形ソース領
域２１およびチャネル形成領域２０に電気的に接続され
る。前記ソース電極２６は、たとえば、第２層目アルミ
ニウム配線で形成され、前記ソース電極２６上には眉間
絶縁１１１２７に設けられた接続孔を介して、たとえば
、第２層目アルミニウム配線で形成されたソース電極２
８が設けられている。さらに、前記ソース電極２８上に
は、絶縁膜からなるパッシベーション膜２９が設けられ
ている。

一方、第１図において前記ｐ＋十形込層１４の上方に位
置する左端のｎ形つエル１２には、ＮＰＮバイポーラが
形成されている。すなわち、前記ｎ形つエル１２はバイ
ポーラトランジスタのコレクタ領域となる。このｎ形つ
エル１２の主面部にはバイポーラトランジスタのｐ形ベ
ース領域３３およびｎ＋形のコレクタコンタクト部３４
が形成されている。また、前記ベース領域３３の主面部
にはバイポーラトランジスタのｎ形エミッタｔ１１域３
５およびｐ十形のベースコンタクト部３６が形成されて
いる。そして、これらバイポーラトランジスタの各動作
領域の表層部は前記絶縁８１２５によって被われている
。また、所定個所の絶縁膜２５は部分的除去されてコン
タクト孔が設けられ、この部分にアルミニウムからなる
工旦ツタ電極３７、ベース電極３８．コレクタ電極３９
が形成されている。

また、第１図において、前記ｐ十形埋込層１４の上方に
位置する右側部分のｎ形つエル１２およびｐ形つエル１
３のそれぞれの主面上には、横形のＰＭＯＳおよびＮＭ
ＯＳが形成され、いわゆるＣＭＯ３を構成している。

ＰＭＯＳは、ｎ形つエル１２の主面部に設けられ、ｐ◆
形のソースおよびドレイン領域４２．４３と、ｎ形つニ
ル１２主面上に設けられたゲート酸化膜４４と、ゲート
電極４５とを含み、前記ソースおよびドレイン領域４２
．４３の上面には、それぞれソースおよびドレイン電極
４６．４７が設けられている。

ＮＭＯＳは、前記ｐ形つエル１３の主面部に設けられ、
Ｄ◆形のソースおよびドレイン領域５０゜５１と、ｐ形
つエル１３の主面上に設けられたゲート酸化１１１５２
と、ゲート電極５３とを含み、前記ソースおよびドレイ
ン領域５０．５１の上面には、それぞれソース電極およ
びドレイン電極５４５５が設けられている。また、前記
ＮＭＯ３が形成されるｐ形つエル１２およびＰ′″形エ
ピタキシャル層１１には、たとえば、接地電位（たとえ
ば、ＯＶ）がそれぞれ印加され、前記ＶＭＯ３のドレイ
ン領域となるｎ′″形半導体基板１０．ｎ４″形埋込層
１７およびｎ形つエル１２の各領域と逆バイアス状態に
なっている。また、前記ＰＭＯ５が形成されるｎ形つエ
ル１２および前記バイポーラ（ＮＰＮ）のコレクタ領域
となるｎ形つエル１２咬は、たとえば、５■程度の第２
動作電位が印加され、前記Ｐ−形エビタキシャル層１１
と逆バイアス状態になっている。

このように、本実施例では、縦型パワーＭＯ３ＦＥＴの
ドレイン領域となる半導体基板１０と、前記ｐ−形エビ
タキシャル層１１の間に高濃度のＰ′″形埋込層を設け
ているので、前記半導体基板】０側から、前記エピタキ
シャル層へ逆バイアスによる空乏層が延びることを低減
しているので、前記第２動作電位で動作する能動素子（
ＰＭＯＳ。

ＮＰＮ）が形成されるｎ形つエル領域１２と、前記半導
体基板１０との耐圧を向上することが可能である。また
、前記ｐ◆十十形込合設けることによって、前記ｐ−形
エピタキシャル層の不純物濃度を低くおさえることがで
きるので、前記ＮＭＯＳおよびＰＭＯＳが形成されるｐ
形つエル１３およびｎ形つエル１２の不純物濃度を最適
値に設定することが可能となり、閾値電圧■いの制御が
容易となる。

先ず、最初に第５図に示されるように、半導体基板（ウ
ェハ）１０が用意される。この基板１０は、たとえば５
００μｍ程度の厚さの単結晶シリコンからなっていて、
アンチモン（Ｓｂ）または／および砒素（Ａｓ）がドー
プされて不純物濃度は５　Ｘ　１０　”ａｔｏｍｓ　−
ｃ　ｍ−’程度となっている。

つぎに、前記基板１０は表面酸化処理が施されて、主面
に５００人の厚さの熱酸化１１６１が形威される、また
、この熱酸化１！！Ｉ６１上には常用のホトリソグラフ
ィによって部分的にホトレジスト膜６２が形成される。

つぎに、前記ホトレジスト膜６２を不純物導入のマスク
としてｎ形不純物としてのリン（ｐ）がイオン打ち込み
される。この結果、前記ホトレジスト膜６２から露出す
るｎ◆形半導体基板１０の表層部には、前記熱酸化膜６
１を通して点線で示されるようにｎ形不純物（リン）６
３が打ち込まれる。このリン６３が打ち込まれた領域は
、後の工程でｎ形の埋込層となる。

また、前記リンの打ち込みは、１Ｘ１０１〜１×１０１
ｈａｔｏｍｓ　　−ｃ　ｍ−”程度、たとえぽこの実施
例ではＩ　Ｘ　１０　”ａｔｏｍｓ　　−ｃ　ｍ−”の
ドーズ量を打ち込む。また、前記ｎ十形埋込層１７は、
たとえば、アンチモン（Ｓｂ）、砒素（Ａ　ｓ　）　、
リン（ｐ）等の不純物を数回にわけて、イオン打ち込み
して形成してもよい。前記ｎ十形埋込層１７の不純物リ
ン（ｐ）は、シリコン中で比較的拡散速度が速いので、
第１図に示されるように、前記ｎ１形埋込層１７とｎ形
つエル１２とを接触させるに好適である。その後、前記
ホトレジスト膜６２は除去される。

つぎに、第６図に示されるように、再び基板１０の主面
、すなわち熱酸化膜６１上には常用のホトリソグラフィ
によってホトレジスト膜６４が選択的に形成される。そ
の後、前記ホトレジスト膜６４を不純物導入のマスクと
してボロン（Ｂ）６５が前記同様にｎ◆形半導体基板１
０の表層部にイオン打ち込みされる。このボロン６５の
打ち込みは、後にＮＰＮバイポーラ、ＰＭＯ３，ＮＭＯ
Ｓが形成される領域の下部に施される。このイオン打ち
込みは、不純物のドーズ量が１Ｘ１０”ａｔｏｗＩｓ　
　−ｃｍ−２程度とされる。その後、この基板１０の表
面の前記ホトレジスト膜６４は除去される。

つぎに、前記打ち込まれた不純物６３．６５に熱処理が
施され、第７図に示されるように、基板１０の表層部に
はｎ＋埋込層１７およびｐ十埋込層１４が形成される。

また、前記ｎ十埋込層１７とＰ十埋込層１４との間隔す
は、後の工程の熱処理時、およびエピタキシャル威長時
に相互４ｍｍ不純物置が濃い領域で直接接触することの
ない長さ、たとえば、エピタキシャル層の厚さと同程度
あるいは、それ以上の長さに設定される。

つぎに、絶縁膜６１を除去した後、基板１０の主面には
、第８図に示されるように、Ｐ−形エピタキシャル層（
ｐ−エビ）１】が形成される。このエピタキシャル成長
は、たとえばジクロルシラン（ＳｉＨｘＣ見、）やＢを
ソースガスとして、１２００°Ｃの温度下で行なわれ、
不純物濃度が１０　”ａｔｏｍｓ　　−ｃ　ｍ−”程度
で厚さ１５μｍ程度のｐ−形エピタキシャル層１１が形
成される。このエピタキシャル威長時に、前記ｎ１埋込
層１７およびｐ“埋込層１４を構成するそれぞれの不純
物は、エピタキシャル層１１中にある程度底がり、それ
ぞれ厚さの厚いｎ１形埋込層１７およびｐ十形埋込層１
４となる。

つぎに、第９図に示されるように、エピタキシャル層１
１の主面を酸化して酸化膜６８を形成した後、図示しな
いホトレジスト膜を不純物導入のマスクとし、ｎ形およ
びｎ形の不純物をそれぞれ選択的にイオン打ち込みする
ことによって、前記ｎ十形埋込層１７およびｐ’−形埋
込層１４の上方のｐ−形エピタキシャル層１１の表層部
に０形不純物（リン）６９およびｐ形不純物（ボロン）
７０が打ち込まれる。前記ｎ形不純物６９は５×１０　
”ａｔｏｍｓ　　・ｃ　ｍ−”程度、ｐ形不純物７０は
１×１０　”ａｔｏｓｓ　　−ｃ　ｒｒｒ”程度の不純
物濃度を有する。

前記ｎ”形埋込層１７の上方にはｎ形不純物６９が打ち
込まれ、ｐ十形埋込層１４の上方にはＮＰＮバイポーラ
およびＰＭＯ３を形成するためのｎ形つエル形成領域に
ｎ形不純物６９およびＮＭＯ５を形成するためのｎ形つ
エル形成領域↓こｐ形不純物７０がそれぞれイオン打ち
込みされる。なお同図では、打ち込まれたＤ形不純物６
９は点線で、Ｐ形不純物７０は×印で示しである。

つぎに、ｎ形およびＰ形不純物に熱処理を施すことによ
り、第１０図に示されるように、ｐ−形エピタキシャル
層１１の表層部に厚さが６μｍ程度となるｎ形つエル（
ｎウェル）１２およびｐ形ウェル（ｐウェル）１３をそ
れぞれ形成する。この際、前記ｎ′″形埋込層１７はあ
らかじめ不純物濃度が高く形成されていることから、ｎ
形不純物の涌き上がり拡散の量が多く、上方に位置する
ｎ形つエル１２に接触する。すなわち、この熱処理は、
このｎ形つエル１２、すなわちＶＭＯ５が形成される縦
形用ウェル１６とｎ十形埋込層１７とが互いに接触する
ようになされる。前記ｎ十形埋込層１７の上方への拡散
およびｎ形つエルを形成するｎ形不純物（リン）６９の
下方への拡散距離の比率は、たとえば、３：２程度とな
り、ｎ十形埋込層１７がおよそ９μｍ以上涌き上がり拡
散を起こして縦形用ウェル１６（ウェル１２）との接触
を果たす。したがって、ＶＭＯ５形威領域においては、
縦形用ウェル１６（ｎ形つエル１２）ｎ′″形埋込層１
７．ｎ十形半導体基板１０の厚さ方向がすべてが同じ導
電型、すなわちｎ形となる。

また、前記ｎ十形埋込層１７は不純物濃度が１０”〜１
０　”ａｔｏｍｓ　　−ｃ　ｍ−’とｎ十形半導体基板
１０よりも高くなり、ドレイン抵抗が小さくなるように
配慮されている。また、この熱処理において、前記ｎ十
形埋込層（ＮＢＬ）１７と、これに隣接する導電型の異
なるｎ十形埋込層（ＰＢＬ）１４では、その高濃度不純
物領域は互いに直接接触しないように配慮され、両者間
でアバランシェ降伏しないように、少なくとも耐圧が７
０Ｖ以上となるように設定されている。また、前記ｎ十
形埋込層１４は、上方に形成されたｎ形つエル１２とｎ
＋形半導体基板１０間の空乏層の広がりによるバンチス
ルーを抑えるに足る十分な濃度、たとえば１０　＋ｓ〜
１０　”ａｔｏｍｓ　　−ｃ　ｍ−３程度の濃度と、厚
さ、たとえば１０〜１５μｍ程度の厚さとなる。

また、前記ＮＰＮバイポーラのｎ形つエル１２は、バイ
ポーラのコレクタ領域となる。その後、前記酸化膜６８
は除去される。

つぎに、第１１図に示されるように、素子分離領域とし
ての厚い絶縁Ｗｉ７２がエピタキシャル層１１の主面上
に選択的に形成される。すなわち、前記エピタキシャル
層１１の主面には各ｎ形つエル１２およびＰ形つエル１
３をアクティブＭ域として使用するべく選択的な熱酸化
が行なわれ、厚さ６０００Å〜１．５μｍ、本実施例で
は、９０００人の厚さの素子分離用の絶縁膜７２が形成
される。その後、前記ｎ形つエルおよびｎ形つエルの主
面上を熱酸化することにより、たとえば５００人の厚さ
のゲート酸化１７３を各ウェルの主面上に形成する。そ
の後、前記基板１０の主面上全域にはゲート電極材料と
なるポリシリコン膜がたとえば３５００人の厚さに形成
される。ついで、このポリシリコン膜にはリンが高濃度
（１０”〜１０”ａｔｏｍｓ　　−ｃｍ−’）に導入さ
れ、抵抗値の低減が図られる。さらに、常用のホトリソ
グラフィおよびエツチング技術により、前記ポリシリコ
ン膜は選択的にエツチングされ、第１１図に示されるよ
うに、ＶＭＯ３形成領域に′■ＭＯ３のゲート電極２３
、前記ｎ十形埋込層１４上の中央のｎ形つエル１２上に
ＰＭＯ３のゲート電極４５、およびＰ形つエル１３上に
ＮＭＯ５のゲート電極５３がそれぞれ形成される。

つぎに、第１２図に示されるように、ＮＰＮバイポーラ
のｎ形つエル１２およびＶＭＯ３のｎ形つエル１２（１
６）の主面上に選択的にｐ形不純物、たとえば、ボロン
をイオン打ち込みし、熱処理することによって、それぞ
れｎ形からなるＶＭＯ３のチャネル形成領域２０および
ＮＰＮバイポーラのベース領域３３を形成する。前記ｐ
形不純物は、たとえば５　Ｘ　Ｉ　ＯＩ３ａｔｏｍｓ　
　−ｃ　ｍ−”のドーズ量で打ち込まれ、また、前記熱
処理は、たとえば１１００°Ｃで２０分程度施される。

このｐ形拡散層の深さは、１．５〜３μｍ程度、たとえ
ばこの実施例では２μｍが選択される。なお、前記ＶＭ
Ｏ３用のゲート電極２３およびチャネル形１’ｌｉ　領
域２０は、実際にはｎ形つエル１２の主面部に、たとえ
ば数千偏設けられ、第１５図でその一部を示すような構
造となる。なお、特にＮＰＮバイポーラトランジスタの
ベース領域３３の浅接合化を図りたい場合には、ベース
領域３３の形成はＶＭＯＳのチャネル形成領域２０のＰ
形不純物の導入工程と別のｐ形不純物の導入で形成して
もよい。

つぎに、ｎ形つエル１２およびｐ形ウェル１３の主面上
に選択的なｎ形不純物のイオン打ち込みおよびアニール
が施され、第１３図に示されるように、ＶＭＯ３のｎ”
形ソース領域２１およびＮＭＯ３のソースおよびドレイ
ン領域５０．５１゜ＮＰＮバイポーラのエミッタＭ域３
５およびコレクタコンタクト部３４が形成される。これ
ら拡散層はｎ形不純物、たとえば、砒素（Ａｓ）を１×
１０　”ａｔｏｍｓ　　−ｃ　ｍ−”打ち込み、かつ１
０００℃で３０分アニールすることによって形成され、
その深さは０．５μｍ程度とされる。なお、この砒素の
打ち込みおよび拡散は、ＶＭＯ３部分においては、前記
ゲート電極２３が不純物導入のマスクとしている。また
、前記砒素は先に形成されたチャネル形成領域２０のＰ
形不純物（ボロン）との拡散係数の差から、チャネル形
成領域２０のゲート％極２３直下の表層部の長さ、すな
わちチャネル７４は自己整合的に形成される。本実施例
ではチャネル長は１．５μｍ程度となる。第１８図は前
記第１４図に対応する状態の実際のＶＭＯ３のセル群を
示す平面図である。同図では、略円形状のセルの一部に
おいて前記チャネル７４がノ＼・ンチングで示されてい
る。なお、図面をわかりやすくするため、絶縁膜７２．
７３等は図示していない。

また、点々が施された領域がポリシリコン膜によるゲー
ト電極２３である。すなわち、第１８図に示すＸ−Ｘ線
で切った断面図が第１４図に示す断面図に対応する。

つぎに、前記ＰＭＯ３のｎ形つエル１２およびバイポー
ラのベース領域３３の主面部にｐ形不純物をイオン打ち
込みし、アニールを施すことによって、第１４図に示さ
れるように、ＰＭＯ３の一対のソースおよびドレイン領
域４２．４３およびＮＰＮバイポーラのベースコンタク
ト部３６をそれぞれ形成する。これらソースおよびドレ
イン領域４２．４３およびベースコンタクト部３６は、
ｐ形不純物、たとえば、ボロン（Ｂ）を２×１０１０１
５ａｔｏ　　−ｃ　ｍ−”程度のドーズ量で打ち込みか
つ９５０°Ｃで２０分アニールすることにより形成され
る。

つぎに、第１６図に示すように、前記基板１０の全面上
には絶縁膜２５が形成される。この絶縁膜２５はＰＳＧ
　（リンシリケートガラス）からなり、たとえば６００
０λ程度の厚さに形成される。

つぎに、前記絶縁膜２５に通常のフォトリソグラフィお
よびエツチング技術を施すことにより、所定の位置に開
口し形成した後、第１層目のアルミニウム膜を藁着する
。このアルミニウム膜は、たとえば８０００人程度０な
っている。また、このアルミニウム膜は常用のホトリソ
グラフィおよびエンチング技術によってバターニングさ
れ、第１６図に示されるような各電極が形成される。す
なわち、前記電極は、ＮＰＮバイポーラ部ではエミッタ
電極３７．コレクタ電極３９．ベース電極３８となり、
ＰＭＯ３部ではソースおよびドレイン電極４６．４７と
なり、ＮＭＯ３部ではソースおよびドレイン電極５４．
５５となり、ＶＭＯ３部ではソース電極２６となる。

つぎに、第１７図に示すように、前記電極上を含む前記
基板１０全面上には眉間絶縁膜２７が形成される。この
眉間絶縁膜２７は、たとえば９０ＯＯ人の厚さのＰＳＧ
と、このＰＳＧ上に形成された２０００人程度０厚さの
ＳＯＧ　（スピン・オン・グラス）Ｗｓとの積層膜から
なり、平坦化をも図っている。その後、前記層間絶縁膜
２７は通常のフォトリソグラフィおよびエツチング技術
により、前記ＶＭＯ３のソース電極２８上に対応する領
域に開口が設けられる。さらに、前記開口部を含む、基
板１０の全面上に第２Ｎ目アルミニウム膜を形成した後
、通常のフォトリソグラフィおよびエツチング技術によ
り、前記第２Ｎ目アルミニウム膜をバターニングして、
ソース電極２８を形成する。前記第２層目アルミニウム
膜は、厚さが１〜３μｍ程度に形成される。

つぎに、第１図に示すように、前記ソース電極２８上を
含む、前記ｎ十形半導体基板１０の全面上にはパンシヘ
ーション膜２９が形成される。このパンシヘーション膜
２９は、たとえば１μｍ前後の厚さのナイトライド（Ｓ
　ｉ　Ｎ）膜で形成される。さらに、図示しないが、こ
のパッシベーション１ｆ１２９および層間絶縁膜２７等
は選択的にエンチングされて第２図に示したような、略
方形状のポンディングパッド２が形成される。その後、
前記基板１０は、その裏面が研削されて、たとえば全体
の厚さが４００μｍ程度にされた後、ＴｉＮ　ｉ　−Ａ
ｇ＋Ｔ　ｉ　−Ｎ　１−Ａｕ等からなるドレイン電極１
９が裏面に形成される。上述したプロセスを施すことに
より、本発明の半導体集積回路袋Ｗ（半導体チップ）１
は完成する。

このような本発明によれば、つぎのような効果が得られ
る。

（１）第１動作電位（１２Ｖ）で動作する縦型パワーＭ
ＯＳＦＥＴのドレインとなるｎ形の半導体基板１０と第
２動作電位（５Ｖ）で動作するトランジスタ（ＮＰＮ、
ＮＭＯＳ、ＰＭＯ３）が形成されたｐ−形のエピタキシ
ャル層１１との間に、高濃度のＰ形の埋込層を形成した
ので、空乏層が前記エピタキシャル層１１側に延びて、
前記トランジスタが形成された領域（ｎ形つエル１２）
と前記半導体基板１０がパンチスルーをおこすことが防
止できるので、半導体集積回路装置の耐圧（を気的信頼
性）を向上できる。

（２）ｎ”形半導体基板１０の主面にｐ−形エピタキシ
ャル層１１を形成するとともに、このｐ形エピタキシャ
ル層１１の主面部に、能動素子となるトランジスタを形
成したので、各能動素子間を電気的に分離するためのｐ
形アイソレーション領域を不用とすることができるので
、半導体集積回路装置の高集積化を図ることができる。

また、コスト高騰を招くエピタキシャル戊辰を一度しか
行わずにすみ、製品コストの低減が遠戚できるという効
果が得られる。

（３）縦型パワーＭＯ５が設けられる縦形用ウェル１６
下のｎ十形埋込層１７は、不純物濃度がｎ◆形半導体基
板１０の不純物濃度よりも高くなっていることから、ド
レイン抵抗の低減が遠戚できるという効果が得られる。

（４）高不純物濃度となるｐ十形埋込Ｊｉ１４およびｎ
“形埋込層１７は直接接触しない構造となっていること
から、アバランシェ耐圧も向上できるという効果が得ら
れる。

（５）ｎ”形半導体基板１０の主面に不純物濃度の低い
Ｐ−形エピタキシャルｊｉｌｔを形成するに先立って、
前記ｎ十形半導体基板の所定部分に不純物濃度の高いｎ
十形埋込層１７およびｐ＋十形埋込Ｎ１４設けているの
で、前記エピタキシャル層１１の不純物濃度が低くても
、前記ｐ十形埋込１’１４により空乏層の上方への延び
をおさえることができ、逆に、前記エピタキシャル層１
１の不純物濃度が低くできることから、前記ｎ＋十形埋
込１７を上方へ涌き上がらせることが容易となる。

これは、後に形成されるＶＭＯ３のｎウェル１２と前記
埋込層１７との接触を容易に遠戚できるという効果があ
る。また、前記エピタキシャル層１１の不純物濃度を低
くできることが可能なので、前記エピタキシャル層中に
形成するウェル領域１２．１３の不純物濃度を制御しや
すくできる。よって、ＮＭＯ３ＳＰＭＯ３の閾値電圧■
いを制御することが容易となる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、前記実施例の
ように厚い絶縁膜７２のようなＬＯＣＯ５構造を取らな
い溝型アイソレーション構造やアイソプレーナの場合や
、エミッタ形成にポリシリコンを使用したり、ゲート電
極のポリシリコンを、ＶＭＯ３部とＰ、ＮＭＯＳ部で分
けたりすることで所望の素子特性を調整するようにして
も良い。

また、上記実施例の変形例としては、第１９図乃至第２
２図で示すものがある。第１９図は本発明の変形例によ
る半導体集積回路装置の横型ＭＯＳ電界効果トランジス
タ（ＰＭＯ３）の要部を示す模式図、第２０図〜第２２
図は、前記変形例を説明するための要部（断面図である
。

この変形例では、上記実施例（第１図〜第１８図）で説
明したＰＭＯ３の闇値電圧■いをより正確に制御する手
法である。すなわち、前記実施例では、ＣＭＯ３部（Ｐ
ＭＯ３，ＮＭＯＳ）のポリシリコン形成は、ＶＭＯ５の
ポリシリコン形成と同時に行ったが、同時に形成した場
合、その後のＶＭＯ３のチャネル形＄、領域の形成のた
めの熱処理時に、ＰＭＯ３部の表面の不純物濃度プロフ
ァイルが変化して閾値電圧Ｖｔ６が変化してしまう場合
がある。そこで、この変形例では、ＶＭＯ３のポリシリ
コン形成（ゲート電極形成）とＣＭＯＳのポリシリコン
形成（ゲート電極形成）を別々の工程にし、ＶＭＯ３の
ポリシリコン形成後であって、チャネル形成領域を形成
した後に、第１９図に示されるように、ボロンイオン７
７を〜５Ｘ１０　”ａｔｏｓ＋ｓ　　−ｃ　ｍ−”程度
イオン打ち込み（闇値電圧■いの調整用イオン打ち込み
）する。これにより、ＰＭＯ３のＶいはマイナス０．５
■程度にできる。

つぎに、具体的な上記変形例の工程を説明する。

第２０図は前記実施例の第５図〜第１１図までの工程が
施された状態を示し、同一符号が記されているものは、
同一の製造工程で製造されたものと理解されたい。また
、第１２図と異なる点は、前記ゲート酸化膜７３上には
、第１Ｎ目ゲート形戒によってポリシリコン膜が形成さ
れるとともに、Ｖ　Ｍ　ＯＳ　ｅＩ域のみにゲート電極
２３が形成されることである。

つぎに、第２１図に示すように、前記実施例と同様にし
てｐ形からなるＶＭＯ３のチャネル形成領域２０および
ＮＰＮバイポーラのベース領域３３が形成される。前記
ＶＭＯ３のチャネル形成領域２０は、ゲート電極２３の
下部に一部がまわりこんだように、十分に熱処理される
。

つぎに、ゲート酸化膜７３を通して、ｐ形不純物７７、
たとえばボロンをＮＭＯＳ、ＰＭＯ３のｎウェル１２お
よびｐウェル１３の主面上に導入する。前記ｐ形不純物
７７は、ＮＭＯＳ、ＰＭＯ５の闇値電圧■いの調整のた
めに各ウェル１２１３に導入される。同図で点線で示さ
れる部分が闇値電圧■いの調整のためのボロンイオン７
７であり、〜５　Ｘ　Ｉ　Ｏ”ａｔｏｍ＋ｓ　　−ｃ　
ｍ−”程度イオン打ち込みされている。

つぎに、第２２図に示されるように、前記ＮＭＯＳ、Ｐ
ＭＯ３のウェル１２１３上の酸化膜７３は、除去され、
さらに新しいゲート酸化膜７８が形成される。

つぎに、前記実施例と同様に、第２層目ゲート形成の各
工程が施され、ＣＭＯＳ部、すなわち、ＰＭＯ３にゲー
ト電極４５が、ＮＭＯＳにゲート電極５３がそれぞれ形
成される。

その後、ｎ形不純物、たとえばＡｓおよびＰ形不純物、
たとえばボロンを選択的に導入することにより前記実施
例と同様にＶＭＯ３のソース・ドレイン領域２１および
ＮＭＯＳのソース・ドレイン領域を域５０．５１および
ＰＭＯ３のソース・ドレイン領域４２．４３およびＮＰ
Ｎバイポーラのエミッタ領域３５およびベースコンタク
ト領域３６がそれぞれ形成される。

この後、上記実施例と同一の工程〔第１３図〜第１７図
）を施すことにより、本発明の変形例である半導体集積
回路装置は略完成する。

この変形例では、ＣＭＯＳ部の闇値電圧Ｖいの調整のた
めのイオン打ち込みの後は、ＶＭＯ３のチャネル形成領
域の形成のような高い温度による長い時間の処理がない
ことから、ＰＭＯ３およびＮＭＯＳのＦＲ（Ｉ！電圧■
いは変動しがたくなる。そして、前記＠値電圧■いの調
整のためのイオン打ち込みによって、ＰＭＯ５およびＮ
ＭＯＳの閾イ直電圧■いは所望の閾値電圧、たとえばマ
イナス０゜５■およびプラス０．７■程度にそれぞれ設
定することができる。

また、第２３図に示すように、ＮＰＮバイポーラトラン
ジスタのエミッタ領域３５を深い接合で形成してもよい
。

前記実施例および変形例においては、砒素のイオン打ち
込みによってＮＰＮバイポーラのエミ。

夕領域３５はＶＭＯ３のｎ十形ソース領域２１およびＮ
ＭＯＳのソース・ドレイン領域５０．５１と同時に形成
される。しかし、砒素の拡散係数は小さいため、実効的
なベース幅が大きくなり、バイポーラの電流増幅率ｈ　
ｆｅが小さくなる。そこで、第２３図に示されるように
、エミッタ領域３５を前記ＶＭＯ３のｎ十形ソース領域
２１等を形成する砒素によるイオン打ち込み（Ｉ　Ｘ　
１０　Ｉ６ａｔｏｍｓ・ｃ　ｍ−”）による砒素拡散領
域３５ａと、前記砒素よりも拡散係数の大きいリンのイ
オン打ち込み（Ｉ　Ｘ　１０　”ａｔｏｍｓ　　−ｃ　
ｍ−”）によるリン拡散領域３５ｂとによって形成する
。前記リンのイオン打ち込みはエミッタ領域３５にのみ
行うものとする。

このような構成によれば、たとえば、ＮＰＮトランジス
タの電流増幅率ｈｔａをた１００程度と高くすることが
できる。

また、エミッタ深さを深くせずに、ベース深さを浅くす
ることで、より高速のＮＰＮバイポーラを形成できるプ
ロセスとすることもできる。これは、前述したようにＶ
ＭＯＳのチャネル形成ＳＪｉ域２０とＮＰＮのベース３
３を同時に形成していたものを分けて、ベース領域３３
を別の工程により形成すればよい。それにより、ベース
幅が狭くなるためｈＦＥも向上することができる。また
、この方式を用いるとＮＰＮ　トランジスタのベースと
ｐエピタキシャル層間のバンチスルー耐圧を向上させる
ことができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＢ１−ＣＭＯ５とＶ
ＭＯＳを単一の半導体基板に混載した半導体集積回路装
置の製造技術に適用した場合について説明したが、それ
に限定されるものではなく、ＥＰＲＯＭやＥＥＰＲＯＭ
等を共存させた混載半導体集積回路装置に適用できる。

本発明は少なくとも半導体基板の裏面を電極として使用
する構造の半導体集積回路装置の製造技術には適用でき
る。さらに、本発明においてはＥＰＲＯＭやＥＥＰＲＯ
Ｍの不揮発生メモリーを搭載することで、ＶＭＯＳのＯ
Ｎ、ＯＦＦの制御情報を貯えるような変形例も可能であ
る。

（発明の効果）本廟において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

本発明によれば、比較的、低い動作電位（たとえば５Ｖ
）で動作するトランジスタと比較的高い動作電位（たと
えば１２■）で動作する縦型パワーＭＯＳを同一半導体
基板上に形成した半導体集積回路装置の耐圧を向上でき
るとともに、高集積化を図ることが可能である。また、
本発明によれば、コストの高騰を招くエピタキシャル層
の形成も一回であることから、製品コストの低減も達成
できる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体集積回路装置の
要部断面図、第２図は前記第１図の半導体集積回路装置の半導体チッ
プレイアウトを示す平面図、第３図は前記第２図の半導体チ・７プが実装された半導
体集積回路装置を示す側面図、第４図は前記第３図の半導体集積回路装置の平面図、第５図〜第１７図は前記第１図の半導体集積回路装置を
製造工程毎に示す要部断面図、第１８図は前記第１３図
に対応する半導体集積回路装置の縦型パワーＭＯ３部を
示す要部平面図、第１９図は本発明の変形例によるＰＭ
Ｏ３を示す要部断面図、第２０図〜第２２図は本発明の変形例である半導体集積
回路装置の製造方法を製造工程毎に示す要部断面図、第２３図は本発明の他の変形例を示すバイポーラトラン
ジスタのエミッタ領域を示す断面図、第２４図は従来の
半導体集積回路素子の構造を示す断面図、第２５図は従来の他の半導体集積回路素子の構造を示す
断面図である。

Claims

【特許請求の範囲】１、第１動作電位で動作する第１導電型の縦型ＭＯＳＦ
ＥＴと、前記第１動作電位よりも低い第２動作電位で動
作するトランジスタとを同一の半導体基板上に集積して
なる半導体集積回路装置は、第１導電型の半導体基板と
、前記半導体基板の主面上に設けられた第２導電型のエ
ピタキシャル層と、前記半導体基板とエピタキシャル層
の間に選択的に設けられ、前記エピタキシャル層よりも
高不純物濃度の第２導電型の埋込層と、前記第２導電型
の埋込層が形成された領域以外の前記エピタキシャル層
中に、前記エピタキシャル層の主面上から前記半導体基
板の主面上に達するように設けられた第１導電型の半導
体領域とを有し、前記第２導電型の埋込層上のエピタキ
シャル層の主面上に、前記第２動作電位で動作するトラ
ンジスタを設け、前記第１導電型の半導体領域の主面上
に、前記第１動作電位で動作する第１導電型の縦型ＭＯ
ＳＦＥＴを設け、かつ前記縦型パワーＭＯＳＦＥＴのド
レイン電極を前記半導体基板の裏面から取り出すことを
特徴とする。２、前記エピタキシャル層は一層のみとなっていること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。３、前記第２導電型の埋込層と前記第１導電型の半導体
領域の、高不純物領域は相互に直接接触しない構造とな
っていることを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置。４、前記第１導電型の半導体領域は、前記第１導電型の
半導体基板と、この半導体基板の主面に設けられた第２
導電型のエピタキシャル層との間に設けられた、第１導
電型の高濃度の埋込層と前記第１導電型の埋込層上のエ
ピタキシャル層中に設けられた第１導電型のウエル領域
からなることを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置。５、前記トランジスタは、前記エピタキシャル層中に設
けられた第１導電型のウェル領域中に形成されることを
特徴とする特許請求の範囲第１項記載の半導体集積回路
装置。６、バイポーラトランジスタ、横型の第１導電型ＭＯＳ
電界効果トランジスタ、横型の第２導電型ＭＯＳ電界効
果トランジスタおよび縦型ＭＯＳ電界効果トランジスタ
がモノリシックに形成された半導体集積回路装置の製造
方法であって、第１導電型からなる半導体基板の主面に
埋込層形成用の第１導電型および第２導電型からなる埋
込層形成層をそれぞれ一つ以上形成する工程と、前記半
導体基板の主面に第２導電型からなるエピタキシャル層
を形成する工程と、前記エピタキシャル層の主面に第１
導電型および第２導電型からなるウェルを一つ以上形成
する工程とを有し、前記埋込層とウェルとの配置関係に
おいては少なくとも前記縦型ＭＯＳ電界効果トランジス
タを形成する縦型用ウェルの下方に半導体基板と同じ導
電型となる縦型用埋込層を対面位置させるとともに、前
記縦型用埋込層および縦型用ウェルの不純物および／ま
たは不純物濃度を選択して前記ウェル形成時、前記縦型
用埋込層と縦型用ウェルが接触するようにウェル形成を
行うことを特徴とする半導体集積回路装置の製造方法。７、前記縦型用埋込層と、これに隣接する埋込層とが直
接接触しないように前記縦型用埋込層と隣接する埋込層
との間の間隔を設定することを特徴とする特許請求の範
囲第６項記載の半導体集積回路装置の製造方法。８、縦型ＭＯＳ電界効果トランジスタのゲート電極を形
成し、かつ縦型ＭＯＳ電界効果トランジスタのソース領
域およびバイポーラトランジスタのベース領域を形成し
た後、横型ＭＯＳ電界効果トランジスタを形成するウェ
ル表層部の不純物濃度調整用イオン打ち込みを行い、そ
の後横型ＭＯＳ電界効果トランジスタのゲート電極を形
成することを特徴とする特許請求の範囲第６項記載の半
導体集積回路装置の製造方法。９、第１導電型からなる半導体基板と、この半導体基板
の主面に設けられた第２導電型からなるエピタキシャル
層と、このエピタキシャル層と前記半導体基板との間に
設けられた少なくとも一つ以上の第１導電型埋込層およ
び第２導電型埋込層と、前記エピタキシャル層の主面に
設けられた少なくとも一つ以上の第１導電型ウェルおよ
び第２導電型ウェルとからなるとともに、前記半導体基
板と同じ導電型となる少なくとも一つの前記ウェルは半
導体基板と同じ導電型となる埋込層を介して半導体基板
に電気的に接続され、かつこのウェルには縦型ＭＯＳ電
界効果トランジスタが形成され、さらに前記各ウェルに
はバイポーラトランジスタ、横型の第１導電型ＭＯＳ電
界効果トランジスタ、横型の第２導電型ＭＯＳ電界効果
トランジスタが形成されることを特徴とする半導体集積
回路装置。