JPH03270264A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH03270264A JPH03270264A JP2071596A JP7159690A JPH03270264A JP H03270264 A JPH03270264 A JP H03270264A JP 2071596 A JP2071596 A JP 2071596A JP 7159690 A JP7159690 A JP 7159690A JP H03270264 A JPH03270264 A JP H03270264A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置、たとえばバイポーラ
トランジスタ、t4型および横型電界効果トランジスタ
等の複数の素子を単一の半導体チ。
トランジスタ、t4型および横型電界効果トランジスタ
等の複数の素子を単一の半導体チ。
プ上にモノリシックに組み込んだ半導体集積回路装置お
よびその製造方法に関する。
よびその製造方法に関する。
(従来の技術〕
半導体デバイスの多機能化に伴って、多種類の半導体素
子が単一の半導体チンプにモノリシックに製造されるこ
とが多くなっている。たとえば、CM OS F E
T (Complementary Metal Ox
ideSemiconductor Field Ef
fect Transistor:以下CMO3と略)
と縦型パワーMOSFET等をモノリシックに形成した
集積回路装置にあっては、半導体基板(基体)の裏面を
パワーMO3FETのドレイン電極とするものと、半導
体基板の主面(表面)に前記ドレイン電極を設けるもの
とがある。
子が単一の半導体チンプにモノリシックに製造されるこ
とが多くなっている。たとえば、CM OS F E
T (Complementary Metal Ox
ideSemiconductor Field Ef
fect Transistor:以下CMO3と略)
と縦型パワーMOSFET等をモノリシックに形成した
集積回路装置にあっては、半導体基板(基体)の裏面を
パワーMO3FETのドレイン電極とするものと、半導
体基板の主面(表面)に前記ドレイン電極を設けるもの
とがある。
前記半導体基板の裏面をドレイン電極とするものとして
は、たとえば、I E E E (The In5tu
teof Electrical and Elect
ronics Engineers。
は、たとえば、I E E E (The In5tu
teof Electrical and Elect
ronics Engineers。
Inc、 ;米国電気電子協会)発行Electron
DevicesTransactions on (
会報エレクトロンデバイセス)ED−33,N(112
,1986年12月、P2O25〜P2O30(第24
図参照)およびIEEE発行、 I EDM (In
ternational ElectronDevic
es Meeting) 87の論文集、P766〜P
769ならびにエレクトロニクス(Electorni
cs)誌、7月24日号、1986年、P98〜PIO
6(第25図参照)に記載された構造がある。第24図
および第25図は同文献の図をそのまま記載したもので
ある。第24図の半導体集積回路装置80は縦型パワー
MO3FET (DMO3)とBi−CMOS構造(バ
イポーラトランジスタとCMOSをモノリンツクに形成
した構造)を共存させた構造となっている。この半導体
集積回路装置80では、n十形の半導体基板81上にN
−形のエピタキシャル成長を2回行なっている。第1層
目のN−形エピタキシャル層82と第2層目のN−形エ
ピタキシャル層83の間にp−形埋込層84を形成する
ことで、CMOS部やバイポーラ部と、半導体基板81
(トレイン電極)とが、互いに電気的に分離されてい
る。また、この第1層目エピタキシャル層82と第2層
目エピタキシャル層83の間には、さらに高濃度のn◆
十形込層85がそれぞれ形成され、これらのn“形埋込
層85上の第2層目エピタキシャル層83の表層部に縦
型パワーMOS (Power DMOS) 、 C
MOS、NPNバイポーラトランジスタ、横型PNPト
ランジスタ、横型PMO3(P−CHMO3)がそれぞ
れ設けられている。また、前記IEDMの論文集には、
自動車用電子部品として耐圧が60■となるハイ・サイ
ド・ドライバ(旧gh 5ideDriver)が紹介
されている。
DevicesTransactions on (
会報エレクトロンデバイセス)ED−33,N(112
,1986年12月、P2O25〜P2O30(第24
図参照)およびIEEE発行、 I EDM (In
ternational ElectronDevic
es Meeting) 87の論文集、P766〜P
769ならびにエレクトロニクス(Electorni
cs)誌、7月24日号、1986年、P98〜PIO
6(第25図参照)に記載された構造がある。第24図
および第25図は同文献の図をそのまま記載したもので
ある。第24図の半導体集積回路装置80は縦型パワー
MO3FET (DMO3)とBi−CMOS構造(バ
イポーラトランジスタとCMOSをモノリンツクに形成
した構造)を共存させた構造となっている。この半導体
集積回路装置80では、n十形の半導体基板81上にN
−形のエピタキシャル成長を2回行なっている。第1層
目のN−形エピタキシャル層82と第2層目のN−形エ
ピタキシャル層83の間にp−形埋込層84を形成する
ことで、CMOS部やバイポーラ部と、半導体基板81
(トレイン電極)とが、互いに電気的に分離されてい
る。また、この第1層目エピタキシャル層82と第2層
目エピタキシャル層83の間には、さらに高濃度のn◆
十形込層85がそれぞれ形成され、これらのn“形埋込
層85上の第2層目エピタキシャル層83の表層部に縦
型パワーMOS (Power DMOS) 、 C
MOS、NPNバイポーラトランジスタ、横型PNPト
ランジスタ、横型PMO3(P−CHMO3)がそれぞ
れ設けられている。また、前記IEDMの論文集には、
自動車用電子部品として耐圧が60■となるハイ・サイ
ド・ドライバ(旧gh 5ideDriver)が紹介
されている。
一方、第25図の半導体集積回路装置90は、n形の半
導体基板91の主面にp形の第1層目エピタキシャル層
92およびn形の第2層目エピタキシャル層93が設け
られ、前記第2層目エピタキシャル層93の表層部にP
ower 7MO3(縦型パワーMO5)、、nCHA
NNEL (nチャネルMO3)、pCHANNEL
(PチャネルMO5)、npn(バイポーラトランジス
タ)がそれぞれ形成されている。前記縦型パワーMO3
はp0形のアイソレーション領域94によって他の第2
層目エピタキシャルN93から電気的に分離されている
。また、第1層目エピタキシャル層92から半導体基板
91に亘って設けられたn形埋込層95によって半導体
基板91がDRAIN(ドレイン)となるように形成さ
れている。これにより、パワーMO3のドレイン抵抗が
低減される。
導体基板91の主面にp形の第1層目エピタキシャル層
92およびn形の第2層目エピタキシャル層93が設け
られ、前記第2層目エピタキシャル層93の表層部にP
ower 7MO3(縦型パワーMO5)、、nCHA
NNEL (nチャネルMO3)、pCHANNEL
(PチャネルMO5)、npn(バイポーラトランジス
タ)がそれぞれ形成されている。前記縦型パワーMO3
はp0形のアイソレーション領域94によって他の第2
層目エピタキシャルN93から電気的に分離されている
。また、第1層目エピタキシャル層92から半導体基板
91に亘って設けられたn形埋込層95によって半導体
基板91がDRAIN(ドレイン)となるように形成さ
れている。これにより、パワーMO3のドレイン抵抗が
低減される。
〔発明が解決しようとする課題]
前記文献にも記載されているように、自動車用の制御回
路装置に使用される半導体集積回路装置にあっては、耐
圧は60■程度が一般的である。
路装置に使用される半導体集積回路装置にあっては、耐
圧は60■程度が一般的である。
しかしながら、余裕度や安全性の面からさらに高い耐圧
を有する半導体集積回路装置が必要とされている。
を有する半導体集積回路装置が必要とされている。
上記のような構造で耐圧をさらに向上させようとすると
、以下のような問題が新たに派生することが本発明者に
よってあきらかにされた。
、以下のような問題が新たに派生することが本発明者に
よってあきらかにされた。
すなわち、第25図に示されるn形、の半導体基板91
の主面にP形の第1層目エピタキシャル層92を形成し
た構造では、前記p形の第1層目エピタキシャル層92
の主面(上面)に設けられた縦型パワーMO3部のn形
の第2層目エピタキシャル層93と半導体基板91を電
気的に接続するために、第1層目エピタキシャル層92
中に上下のn型層に貫通するようにn形埋込層95を形
成している。前記縦型パワーMO3のドレインとなる半
導体基板91と、nおよびpチャネルMO3が形成され
る第2層目エピタキシャル層93のバンチスルー耐圧向
上のために前記第1N目エピタキシヤル層92を厚く形
成すると、n形埋込層95の形成が困難となる。このn
形埋込層95は、前記半導体基板91と第1層目エピタ
キシャル層92の界面部分にあらかしめ設けたn1形埋
込層と、前記第1層目エピタキシャル層92と第2N目
エピタキシヤル層93との間にあらかしめ設けたn十形
埋込層を熱拡散によって拡げることによって形成するが
、前記第1層目エピタキシャル層92が、たとえば10
μmを越えて厚いように設計した場合、熱処理時間が長
くなり、スループットが悪くなる。また、熱処理時間が
長くなると、n型埋込層95の横方向の幅も大きくなる
ので、高集積化に不利である。また、前記熱処理が不充
分な場合には、前記半導体基板91と第2層目エピタキ
シャル層93が電気的に接続されなくなる場合が発生す
る。
の主面にP形の第1層目エピタキシャル層92を形成し
た構造では、前記p形の第1層目エピタキシャル層92
の主面(上面)に設けられた縦型パワーMO3部のn形
の第2層目エピタキシャル層93と半導体基板91を電
気的に接続するために、第1層目エピタキシャル層92
中に上下のn型層に貫通するようにn形埋込層95を形
成している。前記縦型パワーMO3のドレインとなる半
導体基板91と、nおよびpチャネルMO3が形成され
る第2層目エピタキシャル層93のバンチスルー耐圧向
上のために前記第1N目エピタキシヤル層92を厚く形
成すると、n形埋込層95の形成が困難となる。このn
形埋込層95は、前記半導体基板91と第1層目エピタ
キシャル層92の界面部分にあらかしめ設けたn1形埋
込層と、前記第1層目エピタキシャル層92と第2N目
エピタキシヤル層93との間にあらかしめ設けたn十形
埋込層を熱拡散によって拡げることによって形成するが
、前記第1層目エピタキシャル層92が、たとえば10
μmを越えて厚いように設計した場合、熱処理時間が長
くなり、スループットが悪くなる。また、熱処理時間が
長くなると、n型埋込層95の横方向の幅も大きくなる
ので、高集積化に不利である。また、前記熱処理が不充
分な場合には、前記半導体基板91と第2層目エピタキ
シャル層93が電気的に接続されなくなる場合が発生す
る。
また、第24図の構造では、縦型パワーMO3(DMO
S)のドレイン領域となる半導体基板81と、CMO3
,NPN等が形成されている領域のn十形埋込層85の
間のバンチスルー耐圧を向上させるためには、n−形の
第1層目エピタキシャル層82とn十形埋込層85との
間のP−形埋込層84の幅(間隔a)を広くすればよい
。このp−形埋込層84の間隔を広くするためには、第
1層目エピタキシャルNB2の不純物濃度を低くしてお
いて、前記エピタキシャル1B2と前記p−形埋込層8
4とで形成されるPN接合の位置を下方に下げることに
よって、p−形埋込層84の間隔aを広くする手段が考
えられる。しかし、前記N−形の第1層目エピタキシャ
ル層82の不純物濃度を低くすると、縦型パワーMO3
(DMOS)のドレイン抵抗が高くなり好ましくない、
また、前記P−形埋込層84の不純物濃度を高くして耐
圧を向上させた場合、P−形埋込層84は不純物濃度が
高い状態で不純物濃度の高いn十形埋込層85に接触す
ることになり、両者によって形成されるPN接合のアバ
ランシェ耐圧が低くなる。
S)のドレイン領域となる半導体基板81と、CMO3
,NPN等が形成されている領域のn十形埋込層85の
間のバンチスルー耐圧を向上させるためには、n−形の
第1層目エピタキシャル層82とn十形埋込層85との
間のP−形埋込層84の幅(間隔a)を広くすればよい
。このp−形埋込層84の間隔を広くするためには、第
1層目エピタキシャルNB2の不純物濃度を低くしてお
いて、前記エピタキシャル1B2と前記p−形埋込層8
4とで形成されるPN接合の位置を下方に下げることに
よって、p−形埋込層84の間隔aを広くする手段が考
えられる。しかし、前記N−形の第1層目エピタキシャ
ル層82の不純物濃度を低くすると、縦型パワーMO3
(DMOS)のドレイン抵抗が高くなり好ましくない、
また、前記P−形埋込層84の不純物濃度を高くして耐
圧を向上させた場合、P−形埋込層84は不純物濃度が
高い状態で不純物濃度の高いn十形埋込層85に接触す
ることになり、両者によって形成されるPN接合のアバ
ランシェ耐圧が低くなる。
また、第24図の構造において、縦型パワーMO3(D
MOS)のドレイン抵抗を下げるために、N−形の第1
層目エピタキシャル層82を薄<シたり、あるいは不純
物濃度を高くしたりする手段が考えられるが、第1層目
エピタキシャル層82を薄くした場合には、半導体基板
81とCMO3、NPN等の各素子を電気的に分離して
いるρ−形埋込層84の幅が狭くなり、n十形埋込層8
5と半導体基板81のバンチスルー耐圧が低下する。
MOS)のドレイン抵抗を下げるために、N−形の第1
層目エピタキシャル層82を薄<シたり、あるいは不純
物濃度を高くしたりする手段が考えられるが、第1層目
エピタキシャル層82を薄くした場合には、半導体基板
81とCMO3、NPN等の各素子を電気的に分離して
いるρ−形埋込層84の幅が狭くなり、n十形埋込層8
5と半導体基板81のバンチスルー耐圧が低下する。
また、不純物濃度を高くすると、第1層目エピタキシャ
ル層82とp−形埋込層84とで形成されるPN接合の
位置が上方向に上がることになり、前記間隔aが狭くな
り、やはりパンチスルーによる耐圧の低下を招くことと
なる。
ル層82とp−形埋込層84とで形成されるPN接合の
位置が上方向に上がることになり、前記間隔aが狭くな
り、やはりパンチスルーによる耐圧の低下を招くことと
なる。
また、第24図および第25図に示した半導体集積回路
装置にあっては、その製造において2度のエピタキシャ
ル成長が行われる。エピタキシャル成長工程は廃棄物処
理設備をも含む全体の設備費用が高く、かつ半導体ウェ
ハの枚数の処理効率が低いので、製造コストに占める割
合が高い工程であり、2度のエピタキシャル成長工程は
製造コストの高騰を招くことになる。
装置にあっては、その製造において2度のエピタキシャ
ル成長が行われる。エピタキシャル成長工程は廃棄物処
理設備をも含む全体の設備費用が高く、かつ半導体ウェ
ハの枚数の処理効率が低いので、製造コストに占める割
合が高い工程であり、2度のエピタキシャル成長工程は
製造コストの高騰を招くことになる。
本発明の目的は、製造コストが低く、かつ電気的信頼性
の高い半導体集積回路装置およびその製造方法を提供す
ることにある。
の高い半導体集積回路装置およびその製造方法を提供す
ることにある。
本発明の目的は、電気的に信頼性が高く、かつ高集積化
された半導体集積回路装置を提供することにある。
された半導体集積回路装置を提供することにある。
本発明の前記目的と新規な特徴は、本明細書の記述およ
び添付図面からあきらかになるであろう。
び添付図面からあきらかになるであろう。
[課題を解決するための手段]
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりであ第1動作電位で
動作する第1111i型の縦型パワーMO3FETと、
前記第1動作電位よりも低い第2動作電位で動作するト
ランジスタとを有する半導体集積回路装置は、第1導電
型の半導体基板と、前記半導体基板の主面上に設けられ
た第2導電型のエピタキシャル層と、前記半導体基板と
エピタキシャル層の間に選択的に設けられ、前記エピタ
キシャル層よりも高不純物濃度の第2導電型の埋込層と
、前記第2導電型の埋込層が形成されたfIII域以外
の前記エピタキシャル層中に、前記エピタキシャル層の
主面上から、前記半導体基板の主面上に達するように設
けられた第1導電型の半導体領域とを有し、前記第2導
電型の埋込層上のエピタキシャル層の主面上に前記第2
動作電位で動作するトランジスタを設け、前記第1導電
型の半導体領域の主面上に、前記第1動作電位で動作す
る第1導電型の縦型パワーMO3FETを設け、かつ前
記縦型パワーMO3FETのドレイン電極を前記半導体
基板の裏面から取り出す構造とする。
を簡単に説明すれば、下記のとおりであ第1動作電位で
動作する第1111i型の縦型パワーMO3FETと、
前記第1動作電位よりも低い第2動作電位で動作するト
ランジスタとを有する半導体集積回路装置は、第1導電
型の半導体基板と、前記半導体基板の主面上に設けられ
た第2導電型のエピタキシャル層と、前記半導体基板と
エピタキシャル層の間に選択的に設けられ、前記エピタ
キシャル層よりも高不純物濃度の第2導電型の埋込層と
、前記第2導電型の埋込層が形成されたfIII域以外
の前記エピタキシャル層中に、前記エピタキシャル層の
主面上から、前記半導体基板の主面上に達するように設
けられた第1導電型の半導体領域とを有し、前記第2導
電型の埋込層上のエピタキシャル層の主面上に前記第2
動作電位で動作するトランジスタを設け、前記第1導電
型の半導体領域の主面上に、前記第1動作電位で動作す
る第1導電型の縦型パワーMO3FETを設け、かつ前
記縦型パワーMO3FETのドレイン電極を前記半導体
基板の裏面から取り出す構造とする。
また、本発明の半導体集積回路装置の製造方法は、第1
導電型の半導体基板の主面上に第2導電型の高不純物濃
度の埋込層および第1導電型の高不純物濃度の埋込層を
選択的に形成する工程と、その後前記半導体基板の主面
上に前記埋込層よりも低不純物濃度の第2導電型のエピ
タキシャル層を形成する工程と、このエピタキシャル層
の主面上にそれぞれ所望の不純物を導入することにより
、前記第2導電型の埋込層上の前記エピタキシャル層中
に第1半導体SJI域と、前記第1導電型の埋込層上の
前記エピタキシャル層中に、前記第1導電型の埋込層と
接触するように、第1al!電型の第2半導体領域とを
形成する工程と、前記第2半導体領域の主面上に、第1
動作電位で動作する縦型パワーMO3FETを形成する
工程と、前記第1半導体領域の主面上に、前記第1動作
電位よりも低い第2動作電位で動作するトランジスタを
形成する工程とを含む。
導電型の半導体基板の主面上に第2導電型の高不純物濃
度の埋込層および第1導電型の高不純物濃度の埋込層を
選択的に形成する工程と、その後前記半導体基板の主面
上に前記埋込層よりも低不純物濃度の第2導電型のエピ
タキシャル層を形成する工程と、このエピタキシャル層
の主面上にそれぞれ所望の不純物を導入することにより
、前記第2導電型の埋込層上の前記エピタキシャル層中
に第1半導体SJI域と、前記第1導電型の埋込層上の
前記エピタキシャル層中に、前記第1導電型の埋込層と
接触するように、第1al!電型の第2半導体領域とを
形成する工程と、前記第2半導体領域の主面上に、第1
動作電位で動作する縦型パワーMO3FETを形成する
工程と、前記第1半導体領域の主面上に、前記第1動作
電位よりも低い第2動作電位で動作するトランジスタを
形成する工程とを含む。
上記した手段によれば、本発明の半導体集積回路装置は
、縦型パワーMO3FETのドレインとなる第1導電型
の半導体基板と低い動作電位で動作するトランジスタが
形成された第2jlt型のエピタキシャル層との間に、
高濃度の第2導電型の埋込層が形成されているので、前
記半導体基板に高い電位が印加された状態であっても、
空乏層が前記エピタキシャル層側に延びて、前記トラン
ジスタが形成された領域とパンチスルーを起こすことを
防止できるので、前記半導体集積回路装置の耐圧を向上
することができ、かつ、前記第1導電型の縦型パワーM
O3FETおよびトランジスタが形成される領域は、第
2導電型のエピタキシャル層中に設けられているので、
両者をアイソレーションする領域が不用となり、前記半
導体集積回路装置の高集積化が図れる。また、本発明の
半導体集積回路装置の製造方法によれば、エピタキシ十
ル戚長は、1回のみとすることができるので、半導体集
積回路装置のプロセスコストを低減ができるとともに、
前記第2導電型のエピタキシャル層の主面上に、第1導
電型の縦型パワーMO3FETおよび、低い動作電位で
動作するトランジスタを形成しているので、両者をアイ
ソレーションする領域を形成する工程を省略することが
できるので、さらに、プロセスコストの低減が可能であ
る。
、縦型パワーMO3FETのドレインとなる第1導電型
の半導体基板と低い動作電位で動作するトランジスタが
形成された第2jlt型のエピタキシャル層との間に、
高濃度の第2導電型の埋込層が形成されているので、前
記半導体基板に高い電位が印加された状態であっても、
空乏層が前記エピタキシャル層側に延びて、前記トラン
ジスタが形成された領域とパンチスルーを起こすことを
防止できるので、前記半導体集積回路装置の耐圧を向上
することができ、かつ、前記第1導電型の縦型パワーM
O3FETおよびトランジスタが形成される領域は、第
2導電型のエピタキシャル層中に設けられているので、
両者をアイソレーションする領域が不用となり、前記半
導体集積回路装置の高集積化が図れる。また、本発明の
半導体集積回路装置の製造方法によれば、エピタキシ十
ル戚長は、1回のみとすることができるので、半導体集
積回路装置のプロセスコストを低減ができるとともに、
前記第2導電型のエピタキシャル層の主面上に、第1導
電型の縦型パワーMO3FETおよび、低い動作電位で
動作するトランジスタを形成しているので、両者をアイ
ソレーションする領域を形成する工程を省略することが
できるので、さらに、プロセスコストの低減が可能であ
る。
以下図面を参照して本発明の一実施例について説明する
。
。
この実施例では、耐圧が70V以上となるハイ・サイド
・ドライブ用の半導体集積回路装置およびその製造方法
に本発明を適用した例について説明する。
・ドライブ用の半導体集積回路装置およびその製造方法
に本発明を適用した例について説明する。
第2図の模式的な平面図に示されるように、本発明の半
導体集積回路装置は方形状の半導体チップ1上に、たと
えば駆動回路、保護回路、バイアス回路、自己診断回路
、出力パワーMO3回路等が領域を分けて形成された構
成となっている。また、前記駆動回路、保護回路等の具
体的な構成は、たとえば、日経BP社発行「日経マイク
ロデバイスJ 19B9年12月号、のP81〜P82
に説明されている。また、前記半導体チップ10周辺部
には、ワイヤが固定されるポンディングパッド2が設け
られている。また、このような半導体集積回路装置は、
第3図および第4図に示されるような半導体装置3に組
み込まれる。この半導体装置3は、熱放散性の良好なヘ
ッダ4と、このヘッダ4の主面側の一部を気密的に被う
パッケージ5と、このパッケージ5の一側から突出する
複数のり一部6とからなっている。前記パッケージ5内
において、前記半導体集積回路装置の各電極、すなわち
、ポンディングパッド2とリード6の内端は、導電性の
ワイヤ7で接続されている。この半導体装rL3では、
前記リード6は途中で一段折れ曲がるとともに、その折
れ曲がり位置は交互に異なり、リード6の先端は千鳥足
跡状の配列となっている。また、前記パンケージ5に被
われないヘッダ4部分には、この半導体装置3を固定す
るために利用される取付孔8が設けられている。この半
導体装置3は、自動車のハイ・サイド・ドライブ用に使
用され、自動車各機構部の駆動制御装置として使用され
る。
導体集積回路装置は方形状の半導体チップ1上に、たと
えば駆動回路、保護回路、バイアス回路、自己診断回路
、出力パワーMO3回路等が領域を分けて形成された構
成となっている。また、前記駆動回路、保護回路等の具
体的な構成は、たとえば、日経BP社発行「日経マイク
ロデバイスJ 19B9年12月号、のP81〜P82
に説明されている。また、前記半導体チップ10周辺部
には、ワイヤが固定されるポンディングパッド2が設け
られている。また、このような半導体集積回路装置は、
第3図および第4図に示されるような半導体装置3に組
み込まれる。この半導体装置3は、熱放散性の良好なヘ
ッダ4と、このヘッダ4の主面側の一部を気密的に被う
パッケージ5と、このパッケージ5の一側から突出する
複数のり一部6とからなっている。前記パッケージ5内
において、前記半導体集積回路装置の各電極、すなわち
、ポンディングパッド2とリード6の内端は、導電性の
ワイヤ7で接続されている。この半導体装rL3では、
前記リード6は途中で一段折れ曲がるとともに、その折
れ曲がり位置は交互に異なり、リード6の先端は千鳥足
跡状の配列となっている。また、前記パンケージ5に被
われないヘッダ4部分には、この半導体装置3を固定す
るために利用される取付孔8が設けられている。この半
導体装置3は、自動車のハイ・サイド・ドライブ用に使
用され、自動車各機構部の駆動制御装置として使用され
る。
このような半導体装置3に組み込まれた本発明の半導体
集積回路装置の具体的な構造について、第1図を参照し
ながら説明する。
集積回路装置の具体的な構造について、第1図を参照し
ながら説明する。
半導体集積回路装置は、導電型がn形となりかつ不純物
濃度が5 X 10 ”atoms −c m−’程
度となる厚さ400μm程度のシリコンからなるn1形
半導体基板10と、このn十形半導体基板10の主面に
設けられた導電型がP形となりかつ不純物濃度がI X
10 ”atoms −c m−’程度となる厚さ
15μm程度のp−形エピタキシャル層11と、前記p
−形エビタキシャル層11の主面部にそれぞれ設けられ
た深さ6μm程度のn形半導体領域(n−ウェル)12
およびP形半導体領域(Pウェル)13とを含み、前記
各n形つエル12およびp形つエル13にそれぞれNP
N形バイポーラトランジスタ(NPN)、PチャネルM
OS電界効果トランジスタ(PMO3)、NチャネルM
OS電界効果トランジスタ(NMO3)、M形パワー電
界効果トランジスタ(VMOS)が形成された構造とな
っている。また、前記NPNバイポーラが示威されるn
形つエル12、PMO3が示威されるp形つエル13お
よびNMO3が示威されるn形つエル12がそれぞれ示
威される領域に対面した前記n′−形半導体基板10と
p″形エピタキシャル層11との間には、不純物濃度が
n1形半導体基板10と略同じ5 X 10 ”ato
閉s’cm−”程度となり、かつ厚さが10〜15μm
程度となるn十形埋込層14が設けられている。また、
前記VMO3が示威されるn形つエル12〔縦形用ウェ
ル16)が設けられた領域に対面した前記n十形半導体
基板10とp−形エピタキシャル層11との間にはn十
形埋込層17が設けられている。前記n+十形込層17
はその上方に設けられた縦形用ウェル16(n形つエル
12)と接触するように設けられ、前記n十形半導体基
板10とn形つエル12を電気的に接続している。前記
n形つエル12、n1形埋込層17およびn十形半導体
基板は、一体となって、前記VMO3の領域となる。ま
た、前記n十形半導体基板10の裏面(下面)には、ド
レイン電極19が設けられている。また、前記n◆十形
込層17の不純物濃度はn十形半導体基板10の不純物
濃度の5X10”atoms −cm−3よりも高い
1019〜10 ”atoms・cm−’程度となって
いる。また、前記ドレイン電極19には、たとえば、1
2V程度の第1動作電位が印加される。
濃度が5 X 10 ”atoms −c m−’程
度となる厚さ400μm程度のシリコンからなるn1形
半導体基板10と、このn十形半導体基板10の主面に
設けられた導電型がP形となりかつ不純物濃度がI X
10 ”atoms −c m−’程度となる厚さ
15μm程度のp−形エピタキシャル層11と、前記p
−形エビタキシャル層11の主面部にそれぞれ設けられ
た深さ6μm程度のn形半導体領域(n−ウェル)12
およびP形半導体領域(Pウェル)13とを含み、前記
各n形つエル12およびp形つエル13にそれぞれNP
N形バイポーラトランジスタ(NPN)、PチャネルM
OS電界効果トランジスタ(PMO3)、NチャネルM
OS電界効果トランジスタ(NMO3)、M形パワー電
界効果トランジスタ(VMOS)が形成された構造とな
っている。また、前記NPNバイポーラが示威されるn
形つエル12、PMO3が示威されるp形つエル13お
よびNMO3が示威されるn形つエル12がそれぞれ示
威される領域に対面した前記n′−形半導体基板10と
p″形エピタキシャル層11との間には、不純物濃度が
n1形半導体基板10と略同じ5 X 10 ”ato
閉s’cm−”程度となり、かつ厚さが10〜15μm
程度となるn十形埋込層14が設けられている。また、
前記VMO3が示威されるn形つエル12〔縦形用ウェ
ル16)が設けられた領域に対面した前記n十形半導体
基板10とp−形エピタキシャル層11との間にはn十
形埋込層17が設けられている。前記n+十形込層17
はその上方に設けられた縦形用ウェル16(n形つエル
12)と接触するように設けられ、前記n十形半導体基
板10とn形つエル12を電気的に接続している。前記
n形つエル12、n1形埋込層17およびn十形半導体
基板は、一体となって、前記VMO3の領域となる。ま
た、前記n十形半導体基板10の裏面(下面)には、ド
レイン電極19が設けられている。また、前記n◆十形
込層17の不純物濃度はn十形半導体基板10の不純物
濃度の5X10”atoms −cm−3よりも高い
1019〜10 ”atoms・cm−’程度となって
いる。また、前記ドレイン電極19には、たとえば、1
2V程度の第1動作電位が印加される。
また、前記不純物濃度が5 X 10 ”atoms
−cm−’程度となるn十形埋込層14と、不純物濃
度がl OI9〜10 ”atoms ・c m−3
となる前記n+十形込層17とが、直接接触すると、こ
の接合界面部分でアバランシェ降伏が起きやすく、耐圧
が低くなることから、高濃度となるn十形埋込層17と
n十形埋込層14との間には所定の間隔すを有するよう
に示威されている。この間隔すは、たとえば、前記p−
形エビタキシャル層11の厚さと同程度の15μm程度
に設定されるやまた、前記縦形用ウェル16(n形つエ
ル12)の主面には、多数のVMOSのセルが示威され
ている。第1図には、説明の便宜上1つのセルしか示し
ていないが、このようなセルが縦横に規則正しく配列さ
れ、たとえば数千と多数配設されている。前記VMO3
は、前記n形の縦形用ウェル16の主面部に設けられた
P形の半導体領域で示威されたチャネル形成領域20と
、このP形の半導体領域20の中に選択的に示威された
n十形半導体領域からなるn◆十形−ス領域21とを有
する。また、前記VMO3は、前記n十形ソース領域2
1と縦形用ウェル16との間のチャネル形成領域20の
表層部をチャネルとし、かつこのチャネル上に示威され
たゲート酸化#22およびこのゲート酸化膜22上に示
威されたケ゛−ト電極23とを有する。前記チャネル形
成領域20およびn+十形−ス領域21は、前記ゲート
電極23あるいは、絶縁膜を不純物導入のマスクとして
利用した2回の不純!I!71導入工程および拡散工程
によって示威されている。また、前記VMO3のゲート
電極23を覆うように、絶縁#25が設けられている。
−cm−’程度となるn十形埋込層14と、不純物濃
度がl OI9〜10 ”atoms ・c m−3
となる前記n+十形込層17とが、直接接触すると、こ
の接合界面部分でアバランシェ降伏が起きやすく、耐圧
が低くなることから、高濃度となるn十形埋込層17と
n十形埋込層14との間には所定の間隔すを有するよう
に示威されている。この間隔すは、たとえば、前記p−
形エビタキシャル層11の厚さと同程度の15μm程度
に設定されるやまた、前記縦形用ウェル16(n形つエ
ル12)の主面には、多数のVMOSのセルが示威され
ている。第1図には、説明の便宜上1つのセルしか示し
ていないが、このようなセルが縦横に規則正しく配列さ
れ、たとえば数千と多数配設されている。前記VMO3
は、前記n形の縦形用ウェル16の主面部に設けられた
P形の半導体領域で示威されたチャネル形成領域20と
、このP形の半導体領域20の中に選択的に示威された
n十形半導体領域からなるn◆十形−ス領域21とを有
する。また、前記VMO3は、前記n十形ソース領域2
1と縦形用ウェル16との間のチャネル形成領域20の
表層部をチャネルとし、かつこのチャネル上に示威され
たゲート酸化#22およびこのゲート酸化膜22上に示
威されたケ゛−ト電極23とを有する。前記チャネル形
成領域20およびn+十形−ス領域21は、前記ゲート
電極23あるいは、絶縁膜を不純物導入のマスクとして
利用した2回の不純!I!71導入工程および拡散工程
によって示威されている。また、前記VMO3のゲート
電極23を覆うように、絶縁#25が設けられている。
また、前記絶縁膜25上に亘ってソース電極26が設け
られている。このソース電極26は前記n十形ソース領
域21およびチャネル形成領域20に電気的に接続され
る。前記ソース電極26は、たとえば、第2層目アルミ
ニウム配線で形成され、前記ソース電極26上には眉間
絶縁11127に設けられた接続孔を介して、たとえば
、第2層目アルミニウム配線で形成されたソース電極2
8が設けられている。さらに、前記ソース電極28上に
は、絶縁膜からなるパッシベーション膜29が設けられ
ている。
られている。このソース電極26は前記n十形ソース領
域21およびチャネル形成領域20に電気的に接続され
る。前記ソース電極26は、たとえば、第2層目アルミ
ニウム配線で形成され、前記ソース電極26上には眉間
絶縁11127に設けられた接続孔を介して、たとえば
、第2層目アルミニウム配線で形成されたソース電極2
8が設けられている。さらに、前記ソース電極28上に
は、絶縁膜からなるパッシベーション膜29が設けられ
ている。
一方、第1図において前記p+十形込層14の上方に位
置する左端のn形つエル12には、NPNバイポーラが
形成されている。すなわち、前記n形つエル12はバイ
ポーラトランジスタのコレクタ領域となる。このn形つ
エル12の主面部にはバイポーラトランジスタのp形ベ
ース領域33およびn+形のコレクタコンタクト部34
が形成されている。また、前記ベース領域33の主面部
にはバイポーラトランジスタのn形エミッタt11域3
5およびp十形のベースコンタクト部36が形成されて
いる。そして、これらバイポーラトランジスタの各動作
領域の表層部は前記絶縁8125によって被われている
。また、所定個所の絶縁膜25は部分的除去されてコン
タクト孔が設けられ、この部分にアルミニウムからなる
工旦ツタ電極37、ベース電極38.コレクタ電極39
が形成されている。
置する左端のn形つエル12には、NPNバイポーラが
形成されている。すなわち、前記n形つエル12はバイ
ポーラトランジスタのコレクタ領域となる。このn形つ
エル12の主面部にはバイポーラトランジスタのp形ベ
ース領域33およびn+形のコレクタコンタクト部34
が形成されている。また、前記ベース領域33の主面部
にはバイポーラトランジスタのn形エミッタt11域3
5およびp十形のベースコンタクト部36が形成されて
いる。そして、これらバイポーラトランジスタの各動作
領域の表層部は前記絶縁8125によって被われている
。また、所定個所の絶縁膜25は部分的除去されてコン
タクト孔が設けられ、この部分にアルミニウムからなる
工旦ツタ電極37、ベース電極38.コレクタ電極39
が形成されている。
また、第1図において、前記p十形埋込層14の上方に
位置する右側部分のn形つエル12およびp形つエル1
3のそれぞれの主面上には、横形のPMOSおよびNM
OSが形成され、いわゆるCMO3を構成している。
位置する右側部分のn形つエル12およびp形つエル1
3のそれぞれの主面上には、横形のPMOSおよびNM
OSが形成され、いわゆるCMO3を構成している。
PMOSは、n形つエル12の主面部に設けられ、p◆
形のソースおよびドレイン領域42.43と、n形つニ
ル12主面上に設けられたゲート酸化膜44と、ゲート
電極45とを含み、前記ソースおよびドレイン領域42
.43の上面には、それぞれソースおよびドレイン電極
46.47が設けられている。
形のソースおよびドレイン領域42.43と、n形つニ
ル12主面上に設けられたゲート酸化膜44と、ゲート
電極45とを含み、前記ソースおよびドレイン領域42
.43の上面には、それぞれソースおよびドレイン電極
46.47が設けられている。
NMOSは、前記p形つエル13の主面部に設けられ、
D◆形のソースおよびドレイン領域50゜51と、p形
つエル13の主面上に設けられたゲート酸化11152
と、ゲート電極53とを含み、前記ソースおよびドレイ
ン領域50.51の上面には、それぞれソース電極およ
びドレイン電極5455が設けられている。また、前記
NMO3が形成されるp形つエル12およびP′″形エ
ピタキシャル層11には、たとえば、接地電位(たとえ
ば、OV)がそれぞれ印加され、前記VMO3のドレイ
ン領域となるn′″形半導体基板10.n4″形埋込層
17およびn形つエル12の各領域と逆バイアス状態に
なっている。また、前記PMO5が形成されるn形つエ
ル12および前記バイポーラ(NPN)のコレクタ領域
となるn形つエル12咬は、たとえば、5■程度の第2
動作電位が印加され、前記P−形エビタキシャル層11
と逆バイアス状態になっている。
D◆形のソースおよびドレイン領域50゜51と、p形
つエル13の主面上に設けられたゲート酸化11152
と、ゲート電極53とを含み、前記ソースおよびドレイ
ン領域50.51の上面には、それぞれソース電極およ
びドレイン電極5455が設けられている。また、前記
NMO3が形成されるp形つエル12およびP′″形エ
ピタキシャル層11には、たとえば、接地電位(たとえ
ば、OV)がそれぞれ印加され、前記VMO3のドレイ
ン領域となるn′″形半導体基板10.n4″形埋込層
17およびn形つエル12の各領域と逆バイアス状態に
なっている。また、前記PMO5が形成されるn形つエ
ル12および前記バイポーラ(NPN)のコレクタ領域
となるn形つエル12咬は、たとえば、5■程度の第2
動作電位が印加され、前記P−形エビタキシャル層11
と逆バイアス状態になっている。
このように、本実施例では、縦型パワーMO3FETの
ドレイン領域となる半導体基板10と、前記p−形エビ
タキシャル層11の間に高濃度のP′″形埋込層を設け
ているので、前記半導体基板】0側から、前記エピタキ
シャル層へ逆バイアスによる空乏層が延びることを低減
しているので、前記第2動作電位で動作する能動素子(
PMOS。
ドレイン領域となる半導体基板10と、前記p−形エビ
タキシャル層11の間に高濃度のP′″形埋込層を設け
ているので、前記半導体基板】0側から、前記エピタキ
シャル層へ逆バイアスによる空乏層が延びることを低減
しているので、前記第2動作電位で動作する能動素子(
PMOS。
NPN)が形成されるn形つエル領域12と、前記半導
体基板10との耐圧を向上することが可能である。また
、前記p◆十十形込合設けることによって、前記p−形
エピタキシャル層の不純物濃度を低くおさえることがで
きるので、前記NMOSおよびPMOSが形成されるp
形つエル13およびn形つエル12の不純物濃度を最適
値に設定することが可能となり、閾値電圧■いの制御が
容易となる。
体基板10との耐圧を向上することが可能である。また
、前記p◆十十形込合設けることによって、前記p−形
エピタキシャル層の不純物濃度を低くおさえることがで
きるので、前記NMOSおよびPMOSが形成されるp
形つエル13およびn形つエル12の不純物濃度を最適
値に設定することが可能となり、閾値電圧■いの制御が
容易となる。
先ず、最初に第5図に示されるように、半導体基板(ウ
ェハ)10が用意される。この基板10は、たとえば5
00μm程度の厚さの単結晶シリコンからなっていて、
アンチモン(Sb)または/および砒素(As)がドー
プされて不純物濃度は5 X 10 ”atoms −
c m−’程度となっている。
ェハ)10が用意される。この基板10は、たとえば5
00μm程度の厚さの単結晶シリコンからなっていて、
アンチモン(Sb)または/および砒素(As)がドー
プされて不純物濃度は5 X 10 ”atoms −
c m−’程度となっている。
つぎに、前記基板10は表面酸化処理が施されて、主面
に500人の厚さの熱酸化1161が形威される、また
、この熱酸化1!!I61上には常用のホトリソグラフ
ィによって部分的にホトレジスト膜62が形成される。
に500人の厚さの熱酸化1161が形威される、また
、この熱酸化1!!I61上には常用のホトリソグラフ
ィによって部分的にホトレジスト膜62が形成される。
つぎに、前記ホトレジスト膜62を不純物導入のマスク
としてn形不純物としてのリン(p)がイオン打ち込み
される。この結果、前記ホトレジスト膜62から露出す
るn◆形半導体基板10の表層部には、前記熱酸化膜6
1を通して点線で示されるようにn形不純物(リン)6
3が打ち込まれる。このリン63が打ち込まれた領域は
、後の工程でn形の埋込層となる。
としてn形不純物としてのリン(p)がイオン打ち込み
される。この結果、前記ホトレジスト膜62から露出す
るn◆形半導体基板10の表層部には、前記熱酸化膜6
1を通して点線で示されるようにn形不純物(リン)6
3が打ち込まれる。このリン63が打ち込まれた領域は
、後の工程でn形の埋込層となる。
また、前記リンの打ち込みは、1X101〜1×101
hatoms −c m−”程度、たとえぽこの実施
例ではI X 10 ”atoms −c m−”の
ドーズ量を打ち込む。また、前記n十形埋込層17は、
たとえば、アンチモン(Sb)、砒素(A s ) 、
リン(p)等の不純物を数回にわけて、イオン打ち込み
して形成してもよい。前記n十形埋込層17の不純物リ
ン(p)は、シリコン中で比較的拡散速度が速いので、
第1図に示されるように、前記n1形埋込層17とn形
つエル12とを接触させるに好適である。その後、前記
ホトレジスト膜62は除去される。
hatoms −c m−”程度、たとえぽこの実施
例ではI X 10 ”atoms −c m−”の
ドーズ量を打ち込む。また、前記n十形埋込層17は、
たとえば、アンチモン(Sb)、砒素(A s ) 、
リン(p)等の不純物を数回にわけて、イオン打ち込み
して形成してもよい。前記n十形埋込層17の不純物リ
ン(p)は、シリコン中で比較的拡散速度が速いので、
第1図に示されるように、前記n1形埋込層17とn形
つエル12とを接触させるに好適である。その後、前記
ホトレジスト膜62は除去される。
つぎに、第6図に示されるように、再び基板10の主面
、すなわち熱酸化膜61上には常用のホトリソグラフィ
によってホトレジスト膜64が選択的に形成される。そ
の後、前記ホトレジスト膜64を不純物導入のマスクと
してボロン(B)65が前記同様にn◆形半導体基板1
0の表層部にイオン打ち込みされる。このボロン65の
打ち込みは、後にNPNバイポーラ、PMO3,NMO
Sが形成される領域の下部に施される。このイオン打ち
込みは、不純物のドーズ量が1X10”atowIs
−cm−2程度とされる。その後、この基板10の表
面の前記ホトレジスト膜64は除去される。
、すなわち熱酸化膜61上には常用のホトリソグラフィ
によってホトレジスト膜64が選択的に形成される。そ
の後、前記ホトレジスト膜64を不純物導入のマスクと
してボロン(B)65が前記同様にn◆形半導体基板1
0の表層部にイオン打ち込みされる。このボロン65の
打ち込みは、後にNPNバイポーラ、PMO3,NMO
Sが形成される領域の下部に施される。このイオン打ち
込みは、不純物のドーズ量が1X10”atowIs
−cm−2程度とされる。その後、この基板10の表
面の前記ホトレジスト膜64は除去される。
つぎに、前記打ち込まれた不純物63.65に熱処理が
施され、第7図に示されるように、基板10の表層部に
はn+埋込層17およびp十埋込層14が形成される。
施され、第7図に示されるように、基板10の表層部に
はn+埋込層17およびp十埋込層14が形成される。
また、前記n十埋込層17とP十埋込層14との間隔す
は、後の工程の熱処理時、およびエピタキシャル威長時
に相互4mm不純物置が濃い領域で直接接触することの
ない長さ、たとえば、エピタキシャル層の厚さと同程度
あるいは、それ以上の長さに設定される。
は、後の工程の熱処理時、およびエピタキシャル威長時
に相互4mm不純物置が濃い領域で直接接触することの
ない長さ、たとえば、エピタキシャル層の厚さと同程度
あるいは、それ以上の長さに設定される。
つぎに、絶縁膜61を除去した後、基板10の主面には
、第8図に示されるように、P−形エピタキシャル層(
p−エビ)1】が形成される。このエピタキシャル成長
は、たとえばジクロルシラン(SiHxC見、)やBを
ソースガスとして、1200°Cの温度下で行なわれ、
不純物濃度が10 ”atoms −c m−”程度
で厚さ15μm程度のp−形エピタキシャル層11が形
成される。このエピタキシャル威長時に、前記n1埋込
層17およびp“埋込層14を構成するそれぞれの不純
物は、エピタキシャル層11中にある程度底がり、それ
ぞれ厚さの厚いn1形埋込層17およびp十形埋込層1
4となる。
、第8図に示されるように、P−形エピタキシャル層(
p−エビ)1】が形成される。このエピタキシャル成長
は、たとえばジクロルシラン(SiHxC見、)やBを
ソースガスとして、1200°Cの温度下で行なわれ、
不純物濃度が10 ”atoms −c m−”程度
で厚さ15μm程度のp−形エピタキシャル層11が形
成される。このエピタキシャル威長時に、前記n1埋込
層17およびp“埋込層14を構成するそれぞれの不純
物は、エピタキシャル層11中にある程度底がり、それ
ぞれ厚さの厚いn1形埋込層17およびp十形埋込層1
4となる。
つぎに、第9図に示されるように、エピタキシャル層1
1の主面を酸化して酸化膜68を形成した後、図示しな
いホトレジスト膜を不純物導入のマスクとし、n形およ
びn形の不純物をそれぞれ選択的にイオン打ち込みする
ことによって、前記n十形埋込層17およびp’−形埋
込層14の上方のp−形エピタキシャル層11の表層部
に0形不純物(リン)69およびp形不純物(ボロン)
70が打ち込まれる。前記n形不純物69は5×10
”atoms ・c m−”程度、p形不純物70は
1×10 ”atoss −c rrr”程度の不純
物濃度を有する。
1の主面を酸化して酸化膜68を形成した後、図示しな
いホトレジスト膜を不純物導入のマスクとし、n形およ
びn形の不純物をそれぞれ選択的にイオン打ち込みする
ことによって、前記n十形埋込層17およびp’−形埋
込層14の上方のp−形エピタキシャル層11の表層部
に0形不純物(リン)69およびp形不純物(ボロン)
70が打ち込まれる。前記n形不純物69は5×10
”atoms ・c m−”程度、p形不純物70は
1×10 ”atoss −c rrr”程度の不純
物濃度を有する。
前記n”形埋込層17の上方にはn形不純物69が打ち
込まれ、p十形埋込層14の上方にはNPNバイポーラ
およびPMO3を形成するためのn形つエル形成領域に
n形不純物69およびNMO5を形成するためのn形つ
エル形成領域↓こp形不純物70がそれぞれイオン打ち
込みされる。なお同図では、打ち込まれたD形不純物6
9は点線で、P形不純物70は×印で示しである。
込まれ、p十形埋込層14の上方にはNPNバイポーラ
およびPMO3を形成するためのn形つエル形成領域に
n形不純物69およびNMO5を形成するためのn形つ
エル形成領域↓こp形不純物70がそれぞれイオン打ち
込みされる。なお同図では、打ち込まれたD形不純物6
9は点線で、P形不純物70は×印で示しである。
つぎに、n形およびP形不純物に熱処理を施すことによ
り、第10図に示されるように、p−形エピタキシャル
層11の表層部に厚さが6μm程度となるn形つエル(
nウェル)12およびp形ウェル(pウェル)13をそ
れぞれ形成する。この際、前記n′″形埋込層17はあ
らかじめ不純物濃度が高く形成されていることから、n
形不純物の涌き上がり拡散の量が多く、上方に位置する
n形つエル12に接触する。すなわち、この熱処理は、
このn形つエル12、すなわちVMO5が形成される縦
形用ウェル16とn十形埋込層17とが互いに接触する
ようになされる。前記n十形埋込層17の上方への拡散
およびn形つエルを形成するn形不純物(リン)69の
下方への拡散距離の比率は、たとえば、3:2程度とな
り、n十形埋込層17がおよそ9μm以上涌き上がり拡
散を起こして縦形用ウェル16(ウェル12)との接触
を果たす。したがって、VMO5形威領域においては、
縦形用ウェル16(n形つエル12)n′″形埋込層1
7.n十形半導体基板10の厚さ方向がすべてが同じ導
電型、すなわちn形となる。
り、第10図に示されるように、p−形エピタキシャル
層11の表層部に厚さが6μm程度となるn形つエル(
nウェル)12およびp形ウェル(pウェル)13をそ
れぞれ形成する。この際、前記n′″形埋込層17はあ
らかじめ不純物濃度が高く形成されていることから、n
形不純物の涌き上がり拡散の量が多く、上方に位置する
n形つエル12に接触する。すなわち、この熱処理は、
このn形つエル12、すなわちVMO5が形成される縦
形用ウェル16とn十形埋込層17とが互いに接触する
ようになされる。前記n十形埋込層17の上方への拡散
およびn形つエルを形成するn形不純物(リン)69の
下方への拡散距離の比率は、たとえば、3:2程度とな
り、n十形埋込層17がおよそ9μm以上涌き上がり拡
散を起こして縦形用ウェル16(ウェル12)との接触
を果たす。したがって、VMO5形威領域においては、
縦形用ウェル16(n形つエル12)n′″形埋込層1
7.n十形半導体基板10の厚さ方向がすべてが同じ導
電型、すなわちn形となる。
また、前記n十形埋込層17は不純物濃度が10”〜1
0 ”atoms −c m−’とn十形半導体基板
10よりも高くなり、ドレイン抵抗が小さくなるように
配慮されている。また、この熱処理において、前記n十
形埋込層(NBL)17と、これに隣接する導電型の異
なるn十形埋込層(PBL)14では、その高濃度不純
物領域は互いに直接接触しないように配慮され、両者間
でアバランシェ降伏しないように、少なくとも耐圧が7
0V以上となるように設定されている。また、前記n十
形埋込層14は、上方に形成されたn形つエル12とn
+形半導体基板10間の空乏層の広がりによるバンチス
ルーを抑えるに足る十分な濃度、たとえば10 +s〜
10 ”atoms −c m−3程度の濃度と、厚
さ、たとえば10〜15μm程度の厚さとなる。
0 ”atoms −c m−’とn十形半導体基板
10よりも高くなり、ドレイン抵抗が小さくなるように
配慮されている。また、この熱処理において、前記n十
形埋込層(NBL)17と、これに隣接する導電型の異
なるn十形埋込層(PBL)14では、その高濃度不純
物領域は互いに直接接触しないように配慮され、両者間
でアバランシェ降伏しないように、少なくとも耐圧が7
0V以上となるように設定されている。また、前記n十
形埋込層14は、上方に形成されたn形つエル12とn
+形半導体基板10間の空乏層の広がりによるバンチス
ルーを抑えるに足る十分な濃度、たとえば10 +s〜
10 ”atoms −c m−3程度の濃度と、厚
さ、たとえば10〜15μm程度の厚さとなる。
また、前記NPNバイポーラのn形つエル12は、バイ
ポーラのコレクタ領域となる。その後、前記酸化膜68
は除去される。
ポーラのコレクタ領域となる。その後、前記酸化膜68
は除去される。
つぎに、第11図に示されるように、素子分離領域とし
ての厚い絶縁Wi72がエピタキシャル層11の主面上
に選択的に形成される。すなわち、前記エピタキシャル
層11の主面には各n形つエル12およびP形つエル1
3をアクティブM域として使用するべく選択的な熱酸化
が行なわれ、厚さ6000Å〜1.5μm、本実施例で
は、9000人の厚さの素子分離用の絶縁膜72が形成
される。その後、前記n形つエルおよびn形つエルの主
面上を熱酸化することにより、たとえば500人の厚さ
のゲート酸化173を各ウェルの主面上に形成する。そ
の後、前記基板10の主面上全域にはゲート電極材料と
なるポリシリコン膜がたとえば3500人の厚さに形成
される。ついで、このポリシリコン膜にはリンが高濃度
(10”〜10”atoms −cm−’)に導入さ
れ、抵抗値の低減が図られる。さらに、常用のホトリソ
グラフィおよびエツチング技術により、前記ポリシリコ
ン膜は選択的にエツチングされ、第11図に示されるよ
うに、VMO3形成領域に′■MO3のゲート電極23
、前記n十形埋込層14上の中央のn形つエル12上に
PMO3のゲート電極45、およびP形つエル13上に
NMO5のゲート電極53がそれぞれ形成される。
ての厚い絶縁Wi72がエピタキシャル層11の主面上
に選択的に形成される。すなわち、前記エピタキシャル
層11の主面には各n形つエル12およびP形つエル1
3をアクティブM域として使用するべく選択的な熱酸化
が行なわれ、厚さ6000Å〜1.5μm、本実施例で
は、9000人の厚さの素子分離用の絶縁膜72が形成
される。その後、前記n形つエルおよびn形つエルの主
面上を熱酸化することにより、たとえば500人の厚さ
のゲート酸化173を各ウェルの主面上に形成する。そ
の後、前記基板10の主面上全域にはゲート電極材料と
なるポリシリコン膜がたとえば3500人の厚さに形成
される。ついで、このポリシリコン膜にはリンが高濃度
(10”〜10”atoms −cm−’)に導入さ
れ、抵抗値の低減が図られる。さらに、常用のホトリソ
グラフィおよびエツチング技術により、前記ポリシリコ
ン膜は選択的にエツチングされ、第11図に示されるよ
うに、VMO3形成領域に′■MO3のゲート電極23
、前記n十形埋込層14上の中央のn形つエル12上に
PMO3のゲート電極45、およびP形つエル13上に
NMO5のゲート電極53がそれぞれ形成される。
つぎに、第12図に示されるように、NPNバイポーラ
のn形つエル12およびVMO3のn形つエル12(1
6)の主面上に選択的にp形不純物、たとえば、ボロン
をイオン打ち込みし、熱処理することによって、それぞ
れn形からなるVMO3のチャネル形成領域20および
NPNバイポーラのベース領域33を形成する。前記p
形不純物は、たとえば5 X I OI3atoms
−c m−”のドーズ量で打ち込まれ、また、前記熱
処理は、たとえば1100°Cで20分程度施される。
のn形つエル12およびVMO3のn形つエル12(1
6)の主面上に選択的にp形不純物、たとえば、ボロン
をイオン打ち込みし、熱処理することによって、それぞ
れn形からなるVMO3のチャネル形成領域20および
NPNバイポーラのベース領域33を形成する。前記p
形不純物は、たとえば5 X I OI3atoms
−c m−”のドーズ量で打ち込まれ、また、前記熱
処理は、たとえば1100°Cで20分程度施される。
このp形拡散層の深さは、1.5〜3μm程度、たとえ
ばこの実施例では2μmが選択される。なお、前記VM
O3用のゲート電極23およびチャネル形1’li 領
域20は、実際にはn形つエル12の主面部に、たとえ
ば数千偏設けられ、第15図でその一部を示すような構
造となる。なお、特にNPNバイポーラトランジスタの
ベース領域33の浅接合化を図りたい場合には、ベース
領域33の形成はVMOSのチャネル形成領域20のP
形不純物の導入工程と別のp形不純物の導入で形成して
もよい。
ばこの実施例では2μmが選択される。なお、前記VM
O3用のゲート電極23およびチャネル形1’li 領
域20は、実際にはn形つエル12の主面部に、たとえ
ば数千偏設けられ、第15図でその一部を示すような構
造となる。なお、特にNPNバイポーラトランジスタの
ベース領域33の浅接合化を図りたい場合には、ベース
領域33の形成はVMOSのチャネル形成領域20のP
形不純物の導入工程と別のp形不純物の導入で形成して
もよい。
つぎに、n形つエル12およびp形ウェル13の主面上
に選択的なn形不純物のイオン打ち込みおよびアニール
が施され、第13図に示されるように、VMO3のn”
形ソース領域21およびNMO3のソースおよびドレイ
ン領域50.51゜NPNバイポーラのエミッタM域3
5およびコレクタコンタクト部34が形成される。これ
ら拡散層はn形不純物、たとえば、砒素(As)を1×
10 ”atoms −c m−”打ち込み、かつ1
000℃で30分アニールすることによって形成され、
その深さは0.5μm程度とされる。なお、この砒素の
打ち込みおよび拡散は、VMO3部分においては、前記
ゲート電極23が不純物導入のマスクとしている。また
、前記砒素は先に形成されたチャネル形成領域20のP
形不純物(ボロン)との拡散係数の差から、チャネル形
成領域20のゲート%極23直下の表層部の長さ、すな
わちチャネル74は自己整合的に形成される。本実施例
ではチャネル長は1.5μm程度となる。第18図は前
記第14図に対応する状態の実際のVMO3のセル群を
示す平面図である。同図では、略円形状のセルの一部に
おいて前記チャネル74がノ\・ンチングで示されてい
る。なお、図面をわかりやすくするため、絶縁膜72.
73等は図示していない。
に選択的なn形不純物のイオン打ち込みおよびアニール
が施され、第13図に示されるように、VMO3のn”
形ソース領域21およびNMO3のソースおよびドレイ
ン領域50.51゜NPNバイポーラのエミッタM域3
5およびコレクタコンタクト部34が形成される。これ
ら拡散層はn形不純物、たとえば、砒素(As)を1×
10 ”atoms −c m−”打ち込み、かつ1
000℃で30分アニールすることによって形成され、
その深さは0.5μm程度とされる。なお、この砒素の
打ち込みおよび拡散は、VMO3部分においては、前記
ゲート電極23が不純物導入のマスクとしている。また
、前記砒素は先に形成されたチャネル形成領域20のP
形不純物(ボロン)との拡散係数の差から、チャネル形
成領域20のゲート%極23直下の表層部の長さ、すな
わちチャネル74は自己整合的に形成される。本実施例
ではチャネル長は1.5μm程度となる。第18図は前
記第14図に対応する状態の実際のVMO3のセル群を
示す平面図である。同図では、略円形状のセルの一部に
おいて前記チャネル74がノ\・ンチングで示されてい
る。なお、図面をわかりやすくするため、絶縁膜72.
73等は図示していない。
また、点々が施された領域がポリシリコン膜によるゲー
ト電極23である。すなわち、第18図に示すX−X線
で切った断面図が第14図に示す断面図に対応する。
ト電極23である。すなわち、第18図に示すX−X線
で切った断面図が第14図に示す断面図に対応する。
つぎに、前記PMO3のn形つエル12およびバイポー
ラのベース領域33の主面部にp形不純物をイオン打ち
込みし、アニールを施すことによって、第14図に示さ
れるように、PMO3の一対のソースおよびドレイン領
域42.43およびNPNバイポーラのベースコンタク
ト部36をそれぞれ形成する。これらソースおよびドレ
イン領域42.43およびベースコンタクト部36は、
p形不純物、たとえば、ボロン(B)を2×10101
5ato −c m−”程度のドーズ量で打ち込みか
つ950°Cで20分アニールすることにより形成され
る。
ラのベース領域33の主面部にp形不純物をイオン打ち
込みし、アニールを施すことによって、第14図に示さ
れるように、PMO3の一対のソースおよびドレイン領
域42.43およびNPNバイポーラのベースコンタク
ト部36をそれぞれ形成する。これらソースおよびドレ
イン領域42.43およびベースコンタクト部36は、
p形不純物、たとえば、ボロン(B)を2×10101
5ato −c m−”程度のドーズ量で打ち込みか
つ950°Cで20分アニールすることにより形成され
る。
つぎに、第16図に示すように、前記基板10の全面上
には絶縁膜25が形成される。この絶縁膜25はPSG
(リンシリケートガラス)からなり、たとえば600
0λ程度の厚さに形成される。
には絶縁膜25が形成される。この絶縁膜25はPSG
(リンシリケートガラス)からなり、たとえば600
0λ程度の厚さに形成される。
つぎに、前記絶縁膜25に通常のフォトリソグラフィお
よびエツチング技術を施すことにより、所定の位置に開
口し形成した後、第1層目のアルミニウム膜を藁着する
。このアルミニウム膜は、たとえば8000人程度0な
っている。また、このアルミニウム膜は常用のホトリソ
グラフィおよびエンチング技術によってバターニングさ
れ、第16図に示されるような各電極が形成される。す
なわち、前記電極は、NPNバイポーラ部ではエミッタ
電極37.コレクタ電極39.ベース電極38となり、
PMO3部ではソースおよびドレイン電極46.47と
なり、NMO3部ではソースおよびドレイン電極54.
55となり、VMO3部ではソース電極26となる。
よびエツチング技術を施すことにより、所定の位置に開
口し形成した後、第1層目のアルミニウム膜を藁着する
。このアルミニウム膜は、たとえば8000人程度0な
っている。また、このアルミニウム膜は常用のホトリソ
グラフィおよびエンチング技術によってバターニングさ
れ、第16図に示されるような各電極が形成される。す
なわち、前記電極は、NPNバイポーラ部ではエミッタ
電極37.コレクタ電極39.ベース電極38となり、
PMO3部ではソースおよびドレイン電極46.47と
なり、NMO3部ではソースおよびドレイン電極54.
55となり、VMO3部ではソース電極26となる。
つぎに、第17図に示すように、前記電極上を含む前記
基板10全面上には眉間絶縁膜27が形成される。この
眉間絶縁膜27は、たとえば90OO人の厚さのPSG
と、このPSG上に形成された2000人程度0厚さの
SOG (スピン・オン・グラス)Wsとの積層膜から
なり、平坦化をも図っている。その後、前記層間絶縁膜
27は通常のフォトリソグラフィおよびエツチング技術
により、前記VMO3のソース電極28上に対応する領
域に開口が設けられる。さらに、前記開口部を含む、基
板10の全面上に第2N目アルミニウム膜を形成した後
、通常のフォトリソグラフィおよびエツチング技術によ
り、前記第2N目アルミニウム膜をバターニングして、
ソース電極28を形成する。前記第2層目アルミニウム
膜は、厚さが1〜3μm程度に形成される。
基板10全面上には眉間絶縁膜27が形成される。この
眉間絶縁膜27は、たとえば90OO人の厚さのPSG
と、このPSG上に形成された2000人程度0厚さの
SOG (スピン・オン・グラス)Wsとの積層膜から
なり、平坦化をも図っている。その後、前記層間絶縁膜
27は通常のフォトリソグラフィおよびエツチング技術
により、前記VMO3のソース電極28上に対応する領
域に開口が設けられる。さらに、前記開口部を含む、基
板10の全面上に第2N目アルミニウム膜を形成した後
、通常のフォトリソグラフィおよびエツチング技術によ
り、前記第2N目アルミニウム膜をバターニングして、
ソース電極28を形成する。前記第2層目アルミニウム
膜は、厚さが1〜3μm程度に形成される。
つぎに、第1図に示すように、前記ソース電極28上を
含む、前記n十形半導体基板10の全面上にはパンシヘ
ーション膜29が形成される。このパンシヘーション膜
29は、たとえば1μm前後の厚さのナイトライド(S
i N)膜で形成される。さらに、図示しないが、こ
のパッシベーション1f129および層間絶縁膜27等
は選択的にエンチングされて第2図に示したような、略
方形状のポンディングパッド2が形成される。その後、
前記基板10は、その裏面が研削されて、たとえば全体
の厚さが400μm程度にされた後、TiN i −A
g+T i −N 1−Au等からなるドレイン電極1
9が裏面に形成される。上述したプロセスを施すことに
より、本発明の半導体集積回路袋W(半導体チップ)1
は完成する。
含む、前記n十形半導体基板10の全面上にはパンシヘ
ーション膜29が形成される。このパンシヘーション膜
29は、たとえば1μm前後の厚さのナイトライド(S
i N)膜で形成される。さらに、図示しないが、こ
のパッシベーション1f129および層間絶縁膜27等
は選択的にエンチングされて第2図に示したような、略
方形状のポンディングパッド2が形成される。その後、
前記基板10は、その裏面が研削されて、たとえば全体
の厚さが400μm程度にされた後、TiN i −A
g+T i −N 1−Au等からなるドレイン電極1
9が裏面に形成される。上述したプロセスを施すことに
より、本発明の半導体集積回路袋W(半導体チップ)1
は完成する。
このような本発明によれば、つぎのような効果が得られ
る。
る。
(1)第1動作電位(12V)で動作する縦型パワーM
OSFETのドレインとなるn形の半導体基板10と第
2動作電位(5V)で動作するトランジスタ(NPN、
NMOS、PMO3)が形成されたp−形のエピタキシ
ャル層11との間に、高濃度のP形の埋込層を形成した
ので、空乏層が前記エピタキシャル層11側に延びて、
前記トランジスタが形成された領域(n形つエル12)
と前記半導体基板10がパンチスルーをおこすことが防
止できるので、半導体集積回路装置の耐圧(を気的信頼
性)を向上できる。
OSFETのドレインとなるn形の半導体基板10と第
2動作電位(5V)で動作するトランジスタ(NPN、
NMOS、PMO3)が形成されたp−形のエピタキシ
ャル層11との間に、高濃度のP形の埋込層を形成した
ので、空乏層が前記エピタキシャル層11側に延びて、
前記トランジスタが形成された領域(n形つエル12)
と前記半導体基板10がパンチスルーをおこすことが防
止できるので、半導体集積回路装置の耐圧(を気的信頼
性)を向上できる。
(2)n”形半導体基板10の主面にp−形エピタキシ
ャル層11を形成するとともに、このp形エピタキシャ
ル層11の主面部に、能動素子となるトランジスタを形
成したので、各能動素子間を電気的に分離するためのp
形アイソレーション領域を不用とすることができるので
、半導体集積回路装置の高集積化を図ることができる。
ャル層11を形成するとともに、このp形エピタキシャ
ル層11の主面部に、能動素子となるトランジスタを形
成したので、各能動素子間を電気的に分離するためのp
形アイソレーション領域を不用とすることができるので
、半導体集積回路装置の高集積化を図ることができる。
また、コスト高騰を招くエピタキシャル戊辰を一度しか
行わずにすみ、製品コストの低減が遠戚できるという効
果が得られる。
行わずにすみ、製品コストの低減が遠戚できるという効
果が得られる。
(3)縦型パワーMO5が設けられる縦形用ウェル16
下のn十形埋込層17は、不純物濃度がn◆形半導体基
板10の不純物濃度よりも高くなっていることから、ド
レイン抵抗の低減が遠戚できるという効果が得られる。
下のn十形埋込層17は、不純物濃度がn◆形半導体基
板10の不純物濃度よりも高くなっていることから、ド
レイン抵抗の低減が遠戚できるという効果が得られる。
(4)高不純物濃度となるp十形埋込Ji14およびn
“形埋込層17は直接接触しない構造となっていること
から、アバランシェ耐圧も向上できるという効果が得ら
れる。
“形埋込層17は直接接触しない構造となっていること
から、アバランシェ耐圧も向上できるという効果が得ら
れる。
(5)n”形半導体基板10の主面に不純物濃度の低い
P−形エピタキシャルjiltを形成するに先立って、
前記n十形半導体基板の所定部分に不純物濃度の高いn
十形埋込層17およびp+十形埋込N14設けているの
で、前記エピタキシャル層11の不純物濃度が低くても
、前記p十形埋込1’14により空乏層の上方への延び
をおさえることができ、逆に、前記エピタキシャル層1
1の不純物濃度が低くできることから、前記n+十形埋
込17を上方へ涌き上がらせることが容易となる。
P−形エピタキシャルjiltを形成するに先立って、
前記n十形半導体基板の所定部分に不純物濃度の高いn
十形埋込層17およびp+十形埋込N14設けているの
で、前記エピタキシャル層11の不純物濃度が低くても
、前記p十形埋込1’14により空乏層の上方への延び
をおさえることができ、逆に、前記エピタキシャル層1
1の不純物濃度が低くできることから、前記n+十形埋
込17を上方へ涌き上がらせることが容易となる。
これは、後に形成されるVMO3のnウェル12と前記
埋込層17との接触を容易に遠戚できるという効果があ
る。また、前記エピタキシャル層11の不純物濃度を低
くできることが可能なので、前記エピタキシャル層中に
形成するウェル領域12.13の不純物濃度を制御しや
すくできる。よって、NMO3SPMO3の閾値電圧■
いを制御することが容易となる。
埋込層17との接触を容易に遠戚できるという効果があ
る。また、前記エピタキシャル層11の不純物濃度を低
くできることが可能なので、前記エピタキシャル層中に
形成するウェル領域12.13の不純物濃度を制御しや
すくできる。よって、NMO3SPMO3の閾値電圧■
いを制御することが容易となる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、前記実施例の
ように厚い絶縁膜72のようなLOCO5構造を取らな
い溝型アイソレーション構造やアイソプレーナの場合や
、エミッタ形成にポリシリコンを使用したり、ゲート電
極のポリシリコンを、VMO3部とP、NMOS部で分
けたりすることで所望の素子特性を調整するようにして
も良い。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、前記実施例の
ように厚い絶縁膜72のようなLOCO5構造を取らな
い溝型アイソレーション構造やアイソプレーナの場合や
、エミッタ形成にポリシリコンを使用したり、ゲート電
極のポリシリコンを、VMO3部とP、NMOS部で分
けたりすることで所望の素子特性を調整するようにして
も良い。
また、上記実施例の変形例としては、第19図乃至第2
2図で示すものがある。第19図は本発明の変形例によ
る半導体集積回路装置の横型MOS電界効果トランジス
タ(PMO3)の要部を示す模式図、第20図〜第22
図は、前記変形例を説明するための要部(断面図である
。
2図で示すものがある。第19図は本発明の変形例によ
る半導体集積回路装置の横型MOS電界効果トランジス
タ(PMO3)の要部を示す模式図、第20図〜第22
図は、前記変形例を説明するための要部(断面図である
。
この変形例では、上記実施例(第1図〜第18図)で説
明したPMO3の闇値電圧■いをより正確に制御する手
法である。すなわち、前記実施例では、CMO3部(P
MO3,NMOS)のポリシリコン形成は、VMO5の
ポリシリコン形成と同時に行ったが、同時に形成した場
合、その後のVMO3のチャネル形$、領域の形成のた
めの熱処理時に、PMO3部の表面の不純物濃度プロフ
ァイルが変化して閾値電圧Vt6が変化してしまう場合
がある。そこで、この変形例では、VMO3のポリシリ
コン形成(ゲート電極形成)とCMOSのポリシリコン
形成(ゲート電極形成)を別々の工程にし、VMO3の
ポリシリコン形成後であって、チャネル形成領域を形成
した後に、第19図に示されるように、ボロンイオン7
7を〜5X10 ”atos+s −c m−”程度
イオン打ち込み(闇値電圧■いの調整用イオン打ち込み
)する。これにより、PMO3のVいはマイナス0.5
■程度にできる。
明したPMO3の闇値電圧■いをより正確に制御する手
法である。すなわち、前記実施例では、CMO3部(P
MO3,NMOS)のポリシリコン形成は、VMO5の
ポリシリコン形成と同時に行ったが、同時に形成した場
合、その後のVMO3のチャネル形$、領域の形成のた
めの熱処理時に、PMO3部の表面の不純物濃度プロフ
ァイルが変化して閾値電圧Vt6が変化してしまう場合
がある。そこで、この変形例では、VMO3のポリシリ
コン形成(ゲート電極形成)とCMOSのポリシリコン
形成(ゲート電極形成)を別々の工程にし、VMO3の
ポリシリコン形成後であって、チャネル形成領域を形成
した後に、第19図に示されるように、ボロンイオン7
7を〜5X10 ”atos+s −c m−”程度
イオン打ち込み(闇値電圧■いの調整用イオン打ち込み
)する。これにより、PMO3のVいはマイナス0.5
■程度にできる。
つぎに、具体的な上記変形例の工程を説明する。
第20図は前記実施例の第5図〜第11図までの工程が
施された状態を示し、同一符号が記されているものは、
同一の製造工程で製造されたものと理解されたい。また
、第12図と異なる点は、前記ゲート酸化膜73上には
、第1N目ゲート形戒によってポリシリコン膜が形成さ
れるとともに、V M OS eI域のみにゲート電極
23が形成されることである。
施された状態を示し、同一符号が記されているものは、
同一の製造工程で製造されたものと理解されたい。また
、第12図と異なる点は、前記ゲート酸化膜73上には
、第1N目ゲート形戒によってポリシリコン膜が形成さ
れるとともに、V M OS eI域のみにゲート電極
23が形成されることである。
つぎに、第21図に示すように、前記実施例と同様にし
てp形からなるVMO3のチャネル形成領域20および
NPNバイポーラのベース領域33が形成される。前記
VMO3のチャネル形成領域20は、ゲート電極23の
下部に一部がまわりこんだように、十分に熱処理される
。
てp形からなるVMO3のチャネル形成領域20および
NPNバイポーラのベース領域33が形成される。前記
VMO3のチャネル形成領域20は、ゲート電極23の
下部に一部がまわりこんだように、十分に熱処理される
。
つぎに、ゲート酸化膜73を通して、p形不純物77、
たとえばボロンをNMOS、PMO3のnウェル12お
よびpウェル13の主面上に導入する。前記p形不純物
77は、NMOS、PMO5の闇値電圧■いの調整のた
めに各ウェル1213に導入される。同図で点線で示さ
れる部分が闇値電圧■いの調整のためのボロンイオン7
7であり、〜5 X I O”atom+s −c
m−”程度イオン打ち込みされている。
たとえばボロンをNMOS、PMO3のnウェル12お
よびpウェル13の主面上に導入する。前記p形不純物
77は、NMOS、PMO5の闇値電圧■いの調整のた
めに各ウェル1213に導入される。同図で点線で示さ
れる部分が闇値電圧■いの調整のためのボロンイオン7
7であり、〜5 X I O”atom+s −c
m−”程度イオン打ち込みされている。
つぎに、第22図に示されるように、前記NMOS、P
MO3のウェル1213上の酸化膜73は、除去され、
さらに新しいゲート酸化膜78が形成される。
MO3のウェル1213上の酸化膜73は、除去され、
さらに新しいゲート酸化膜78が形成される。
つぎに、前記実施例と同様に、第2層目ゲート形成の各
工程が施され、CMOS部、すなわち、PMO3にゲー
ト電極45が、NMOSにゲート電極53がそれぞれ形
成される。
工程が施され、CMOS部、すなわち、PMO3にゲー
ト電極45が、NMOSにゲート電極53がそれぞれ形
成される。
その後、n形不純物、たとえばAsおよびP形不純物、
たとえばボロンを選択的に導入することにより前記実施
例と同様にVMO3のソース・ドレイン領域21および
NMOSのソース・ドレイン領域を域50.51および
PMO3のソース・ドレイン領域42.43およびNP
Nバイポーラのエミッタ領域35およびベースコンタク
ト領域36がそれぞれ形成される。
たとえばボロンを選択的に導入することにより前記実施
例と同様にVMO3のソース・ドレイン領域21および
NMOSのソース・ドレイン領域を域50.51および
PMO3のソース・ドレイン領域42.43およびNP
Nバイポーラのエミッタ領域35およびベースコンタク
ト領域36がそれぞれ形成される。
この後、上記実施例と同一の工程〔第13図〜第17図
)を施すことにより、本発明の変形例である半導体集積
回路装置は略完成する。
)を施すことにより、本発明の変形例である半導体集積
回路装置は略完成する。
この変形例では、CMOS部の闇値電圧Vいの調整のた
めのイオン打ち込みの後は、VMO3のチャネル形成領
域の形成のような高い温度による長い時間の処理がない
ことから、PMO3およびNMOSのFR(I!電圧■
いは変動しがたくなる。そして、前記@値電圧■いの調
整のためのイオン打ち込みによって、PMO5およびN
MOSの閾イ直電圧■いは所望の閾値電圧、たとえばマ
イナス0゜5■およびプラス0.7■程度にそれぞれ設
定することができる。
めのイオン打ち込みの後は、VMO3のチャネル形成領
域の形成のような高い温度による長い時間の処理がない
ことから、PMO3およびNMOSのFR(I!電圧■
いは変動しがたくなる。そして、前記@値電圧■いの調
整のためのイオン打ち込みによって、PMO5およびN
MOSの閾イ直電圧■いは所望の閾値電圧、たとえばマ
イナス0゜5■およびプラス0.7■程度にそれぞれ設
定することができる。
また、第23図に示すように、NPNバイポーラトラン
ジスタのエミッタ領域35を深い接合で形成してもよい
。
ジスタのエミッタ領域35を深い接合で形成してもよい
。
前記実施例および変形例においては、砒素のイオン打ち
込みによってNPNバイポーラのエミ。
込みによってNPNバイポーラのエミ。
夕領域35はVMO3のn十形ソース領域21およびN
MOSのソース・ドレイン領域50.51と同時に形成
される。しかし、砒素の拡散係数は小さいため、実効的
なベース幅が大きくなり、バイポーラの電流増幅率h
feが小さくなる。そこで、第23図に示されるように
、エミッタ領域35を前記VMO3のn十形ソース領域
21等を形成する砒素によるイオン打ち込み(I X
10 I6atoms・c m−”)による砒素拡散領
域35aと、前記砒素よりも拡散係数の大きいリンのイ
オン打ち込み(I X 10 ”atoms −c
m−”)によるリン拡散領域35bとによって形成する
。前記リンのイオン打ち込みはエミッタ領域35にのみ
行うものとする。
MOSのソース・ドレイン領域50.51と同時に形成
される。しかし、砒素の拡散係数は小さいため、実効的
なベース幅が大きくなり、バイポーラの電流増幅率h
feが小さくなる。そこで、第23図に示されるように
、エミッタ領域35を前記VMO3のn十形ソース領域
21等を形成する砒素によるイオン打ち込み(I X
10 I6atoms・c m−”)による砒素拡散領
域35aと、前記砒素よりも拡散係数の大きいリンのイ
オン打ち込み(I X 10 ”atoms −c
m−”)によるリン拡散領域35bとによって形成する
。前記リンのイオン打ち込みはエミッタ領域35にのみ
行うものとする。
このような構成によれば、たとえば、NPNトランジス
タの電流増幅率htaをた100程度と高くすることが
できる。
タの電流増幅率htaをた100程度と高くすることが
できる。
また、エミッタ深さを深くせずに、ベース深さを浅くす
ることで、より高速のNPNバイポーラを形成できるプ
ロセスとすることもできる。これは、前述したようにV
MOSのチャネル形成SJi域20とNPNのベース3
3を同時に形成していたものを分けて、ベース領域33
を別の工程により形成すればよい。それにより、ベース
幅が狭くなるためhFEも向上することができる。また
、この方式を用いるとNPN トランジスタのベースと
pエピタキシャル層間のバンチスルー耐圧を向上させる
ことができる。
ることで、より高速のNPNバイポーラを形成できるプ
ロセスとすることもできる。これは、前述したようにV
MOSのチャネル形成SJi域20とNPNのベース3
3を同時に形成していたものを分けて、ベース領域33
を別の工程により形成すればよい。それにより、ベース
幅が狭くなるためhFEも向上することができる。また
、この方式を用いるとNPN トランジスタのベースと
pエピタキシャル層間のバンチスルー耐圧を向上させる
ことができる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるB1−CMO5とV
MOSを単一の半導体基板に混載した半導体集積回路装
置の製造技術に適用した場合について説明したが、それ
に限定されるものではなく、EPROMやEEPROM
等を共存させた混載半導体集積回路装置に適用できる。
をその背景となった利用分野であるB1−CMO5とV
MOSを単一の半導体基板に混載した半導体集積回路装
置の製造技術に適用した場合について説明したが、それ
に限定されるものではなく、EPROMやEEPROM
等を共存させた混載半導体集積回路装置に適用できる。
本発明は少なくとも半導体基板の裏面を電極として使用
する構造の半導体集積回路装置の製造技術には適用でき
る。さらに、本発明においてはEPROMやEEPRO
Mの不揮発生メモリーを搭載することで、VMOSのO
N、OFFの制御情報を貯えるような変形例も可能であ
る。
する構造の半導体集積回路装置の製造技術には適用でき
る。さらに、本発明においてはEPROMやEEPRO
Mの不揮発生メモリーを搭載することで、VMOSのO
N、OFFの制御情報を貯えるような変形例も可能であ
る。
(発明の効果)
本廟において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
本発明によれば、比較的、低い動作電位(たとえば5V
)で動作するトランジスタと比較的高い動作電位(たと
えば12■)で動作する縦型パワーMOSを同一半導体
基板上に形成した半導体集積回路装置の耐圧を向上でき
るとともに、高集積化を図ることが可能である。また、
本発明によれば、コストの高騰を招くエピタキシャル層
の形成も一回であることから、製品コストの低減も達成
できる。
)で動作するトランジスタと比較的高い動作電位(たと
えば12■)で動作する縦型パワーMOSを同一半導体
基板上に形成した半導体集積回路装置の耐圧を向上でき
るとともに、高集積化を図ることが可能である。また、
本発明によれば、コストの高騰を招くエピタキシャル層
の形成も一回であることから、製品コストの低減も達成
できる。
第1図は本発明の一実施例による半導体集積回路装置の
要部断面図、 第2図は前記第1図の半導体集積回路装置の半導体チッ
プレイアウトを示す平面図、 第3図は前記第2図の半導体チ・7プが実装された半導
体集積回路装置を示す側面図、 第4図は前記第3図の半導体集積回路装置の平面図、 第5図〜第17図は前記第1図の半導体集積回路装置を
製造工程毎に示す要部断面図、第18図は前記第13図
に対応する半導体集積回路装置の縦型パワーMO3部を
示す要部平面図、第19図は本発明の変形例によるPM
O3を示す要部断面図、 第20図〜第22図は本発明の変形例である半導体集積
回路装置の製造方法を製造工程毎に示す要部断面図、 第23図は本発明の他の変形例を示すバイポーラトラン
ジスタのエミッタ領域を示す断面図、第24図は従来の
半導体集積回路素子の構造を示す断面図、 第25図は従来の他の半導体集積回路素子の構造を示す
断面図である。
要部断面図、 第2図は前記第1図の半導体集積回路装置の半導体チッ
プレイアウトを示す平面図、 第3図は前記第2図の半導体チ・7プが実装された半導
体集積回路装置を示す側面図、 第4図は前記第3図の半導体集積回路装置の平面図、 第5図〜第17図は前記第1図の半導体集積回路装置を
製造工程毎に示す要部断面図、第18図は前記第13図
に対応する半導体集積回路装置の縦型パワーMO3部を
示す要部平面図、第19図は本発明の変形例によるPM
O3を示す要部断面図、 第20図〜第22図は本発明の変形例である半導体集積
回路装置の製造方法を製造工程毎に示す要部断面図、 第23図は本発明の他の変形例を示すバイポーラトラン
ジスタのエミッタ領域を示す断面図、第24図は従来の
半導体集積回路素子の構造を示す断面図、 第25図は従来の他の半導体集積回路素子の構造を示す
断面図である。
Claims (1)
- 【特許請求の範囲】 1、第1動作電位で動作する第1導電型の縦型MOSF
ETと、前記第1動作電位よりも低い第2動作電位で動
作するトランジスタとを同一の半導体基板上に集積して
なる半導体集積回路装置は、第1導電型の半導体基板と
、前記半導体基板の主面上に設けられた第2導電型のエ
ピタキシャル層と、前記半導体基板とエピタキシャル層
の間に選択的に設けられ、前記エピタキシャル層よりも
高不純物濃度の第2導電型の埋込層と、前記第2導電型
の埋込層が形成された領域以外の前記エピタキシャル層
中に、前記エピタキシャル層の主面上から前記半導体基
板の主面上に達するように設けられた第1導電型の半導
体領域とを有し、前記第2導電型の埋込層上のエピタキ
シャル層の主面上に、前記第2動作電位で動作するトラ
ンジスタを設け、前記第1導電型の半導体領域の主面上
に、前記第1動作電位で動作する第1導電型の縦型MO
SFETを設け、かつ前記縦型パワーMOSFETのド
レイン電極を前記半導体基板の裏面から取り出すことを
特徴とする。 2、前記エピタキシャル層は一層のみとなっていること
を特徴とする特許請求の範囲第1項記載の半導体集積回
路装置。 3、前記第2導電型の埋込層と前記第1導電型の半導体
領域の、高不純物領域は相互に直接接触しない構造とな
っていることを特徴とする特許請求の範囲第1項記載の
半導体集積回路装置。 4、前記第1導電型の半導体領域は、前記第1導電型の
半導体基板と、この半導体基板の主面に設けられた第2
導電型のエピタキシャル層との間に設けられた、第1導
電型の高濃度の埋込層と前記第1導電型の埋込層上のエ
ピタキシャル層中に設けられた第1導電型のウエル領域
からなることを特徴とする特許請求の範囲第1項記載の
半導体集積回路装置。 5、前記トランジスタは、前記エピタキシャル層中に設
けられた第1導電型のウェル領域中に形成されることを
特徴とする特許請求の範囲第1項記載の半導体集積回路
装置。 6、バイポーラトランジスタ、横型の第1導電型MOS
電界効果トランジスタ、横型の第2導電型MOS電界効
果トランジスタおよび縦型MOS電界効果トランジスタ
がモノリシックに形成された半導体集積回路装置の製造
方法であって、第1導電型からなる半導体基板の主面に
埋込層形成用の第1導電型および第2導電型からなる埋
込層形成層をそれぞれ一つ以上形成する工程と、前記半
導体基板の主面に第2導電型からなるエピタキシャル層
を形成する工程と、前記エピタキシャル層の主面に第1
導電型および第2導電型からなるウェルを一つ以上形成
する工程とを有し、前記埋込層とウェルとの配置関係に
おいては少なくとも前記縦型MOS電界効果トランジス
タを形成する縦型用ウェルの下方に半導体基板と同じ導
電型となる縦型用埋込層を対面位置させるとともに、前
記縦型用埋込層および縦型用ウェルの不純物および/ま
たは不純物濃度を選択して前記ウェル形成時、前記縦型
用埋込層と縦型用ウェルが接触するようにウェル形成を
行うことを特徴とする半導体集積回路装置の製造方法。 7、前記縦型用埋込層と、これに隣接する埋込層とが直
接接触しないように前記縦型用埋込層と隣接する埋込層
との間の間隔を設定することを特徴とする特許請求の範
囲第6項記載の半導体集積回路装置の製造方法。 8、縦型MOS電界効果トランジスタのゲート電極を形
成し、かつ縦型MOS電界効果トランジスタのソース領
域およびバイポーラトランジスタのベース領域を形成し
た後、横型MOS電界効果トランジスタを形成するウェ
ル表層部の不純物濃度調整用イオン打ち込みを行い、そ
の後横型MOS電界効果トランジスタのゲート電極を形
成することを特徴とする特許請求の範囲第6項記載の半
導体集積回路装置の製造方法。 9、第1導電型からなる半導体基板と、この半導体基板
の主面に設けられた第2導電型からなるエピタキシャル
層と、このエピタキシャル層と前記半導体基板との間に
設けられた少なくとも一つ以上の第1導電型埋込層およ
び第2導電型埋込層と、前記エピタキシャル層の主面に
設けられた少なくとも一つ以上の第1導電型ウェルおよ
び第2導電型ウェルとからなるとともに、前記半導体基
板と同じ導電型となる少なくとも一つの前記ウェルは半
導体基板と同じ導電型となる埋込層を介して半導体基板
に電気的に接続され、かつこのウェルには縦型MOS電
界効果トランジスタが形成され、さらに前記各ウェルに
はバイポーラトランジスタ、横型の第1導電型MOS電
界効果トランジスタ、横型の第2導電型MOS電界効果
トランジスタが形成されることを特徴とする半導体集積
回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2071596A JPH03270264A (ja) | 1990-03-20 | 1990-03-20 | 半導体集積回路装置およびその製造方法 |
KR1019910004052A KR920018933A (ko) | 1990-03-20 | 1991-03-14 | 반도체집적회로장치 및 그 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2071596A JPH03270264A (ja) | 1990-03-20 | 1990-03-20 | 半導体集積回路装置およびその製造方法 |
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Publication Number | Publication Date |
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JPH03270264A true JPH03270264A (ja) | 1991-12-02 |
Family
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Family Applications (1)
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JP2071596A Pending JPH03270264A (ja) | 1990-03-20 | 1990-03-20 | 半導体集積回路装置およびその製造方法 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH05234992A (ja) * | 1992-02-20 | 1993-09-10 | Nec Corp | 半導体装置 |
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1991
- 1991-03-14 KR KR1019910004052A patent/KR920018933A/ko not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05234992A (ja) * | 1992-02-20 | 1993-09-10 | Nec Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
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KR920018933A (ko) | 1992-10-22 |
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