TWI362104B - Semiconductor device and method for manufacturing the same - Google Patents
Semiconductor device and method for manufacturing the same Download PDFInfo
- Publication number
- TWI362104B TWI362104B TW096134379A TW96134379A TWI362104B TW I362104 B TWI362104 B TW I362104B TW 096134379 A TW096134379 A TW 096134379A TW 96134379 A TW96134379 A TW 96134379A TW I362104 B TWI362104 B TW I362104B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- gate
- component
- region
- storage node
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 76
- 238000000034 method Methods 0.000 title claims description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 238000002955 isolation Methods 0.000 claims description 57
- 238000003860 storage Methods 0.000 claims description 54
- 239000000758 substrate Substances 0.000 claims description 45
- 238000000231 atomic layer deposition Methods 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 12
- 239000011521 glass Substances 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 4
- 235000014676 Phragmites communis Nutrition 0.000 claims description 2
- 230000009467 reduction Effects 0.000 claims description 2
- 239000004575 stone Substances 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 2
- 239000003989 dielectric material Substances 0.000 claims 1
- 238000009826 distribution Methods 0.000 claims 1
- 230000005611 electricity Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 162
- 239000011229 interlayer Substances 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Description
1362104 ，九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體元件及其製造方法特 別是關於一種能確保臨界電壓邊限而增加製造良率 之半導體元件，及其製造方法。 、九 【先前技術】 魯 卩通著半導體元件之高整合性和電晶體之通道長 度減少，即導致短通道效應，臨界電壓會驟降。 在此情況下，在先前技術中已揭示多種實現具 有各種形狀之凹陷通道之半導體元件的方法。經由 製造一具有一凹陷通道之半導體元件，可獲得增長 之通道長度。其他好處包括可降低基板之摻雜濃度 及改善汲極引發能帶降低（DIBL)之特性。 φ 兹將簡單敘述一習見製造具有一凹陷通道半導 體元件之方法。 在一半導體基板，該基板具有一包含一閘極形成 區和一元件隔絕區之主動區’一界定該主動區之元件 隔絕結構’係於該元件隔絕區形成。一遮罩圖案，係 於該半導體基板上與元件隔絕結構一起形成，用以曝 光S玄主動區之閘極形成區。 經由蚀刻經由該遮罩圖案而受到曝光之基板的 刀’在a玄主動區之間極形成區又界定一閘極所 6 而之凹槽。在移除該遮罩圖宰之後，„ 包含該凹槽之半導趙基板之!二成1極絕緣層在 -閘極導電層和一硬遮罩層係於該閘極 上心成’以填佈該用於閘極 硬遮罩芦、門搞道。 之凹槽。經由將該 一 3極導電層'及閘極絕緣層圖案化，一 當中：凹陷通道之閘極係於該閘極所需之凹槽上及 離2隔層係於該開極之二側壁形成。經由將 離子植入該間極之二側壁上之基板，即形成一源極區 °及極區。一儲存節點接觸插塞係於源極區形成， 位元線接觸插塞係於汲極區形成。 經由依序實施-系列習知製程，即完成一且有 一凹陷通道之半導體元件。 j而’在上述之習見技術中，由於施加到一 儲存節點之電壓影響了與閘極之下部對應之通道部 分，經由一鄰近元件隔絕結構，即降低一臨界電壓。 臨界電壓之降低會隨著半導體元件之高度整合而變 侍更嚴重。因此，使得一細胞電晶體之臨界電壓邊限 減少及製造良率降低。 【發明内容】 本發明之一具體實施例係針對一種能確保臨界 電壓邊限之半導體元件，及其製造方法。 1362104 本發明之另一具體實施例係針對—種可增 製造良率之半導體元件，及其製造方法。 “在貝％態樣，由於一鄰近儲存節點之電壓，一 半導體元件可用於防止一閘極之臨界電厘之減少:： 半導體元件係包括一半導體基板，係用以界定二 主動區和一元件隔絕區，該元件隔絕區係界定該 ，動區/亥主動區又包含一閘極區和一儲存節點接觸 區，一π件隔絕結構，在該半導體基板形成以界定該 主動區’並且具有一屏蔽層；一間極，係於該半導體 基板之閘極區形成；及一儲存節點接觸插塞，與一指 閘極之掺雜區電輕合；及一儲存節點，與該儲存節 接觸插塞電耦合，該储存節點被組態化並且與閘極 共同運作以儲存資料。 :在實軛態樣，係揭示一種製造一由於一 郝近儲存即點之電壓而能防止一閘極之臨界電壓減 低之半導體元件的方法。該方法包括：設置一具有一 主動區和一隔絕區之半導體基板，該隔絕區係界定該 ，=區，在泫隔絕區形成一元件隔絕結構，該元件隔 、、’ 冓係包έ 一屏蔽層和一圍繞該屏蔽層之介電 層在°亥主動區形成一閘極和第一和第二掺雜區， 第和第一摻雜區係指派閘極；及該主動區形成一 8 ^-»υζιυ4 儲存節點，該 閘極共同運作 鄰近閘極之儲存節 以儲存資料。 點被組態化並且與 + ” Α死怨俅，一能防止由於一鄰近儲存節點 包ϋ使彳于凹陷式閘極之臨界電壓減低之半導體元 係匕括—半導體基板，具有-包含-閘極區和一 :存節點接觸區之主動區’並且在閘極區呈現凹陷;
在半導體基板形成之元件隔絕結構，用以限定該 ^動區並且具有—屏蔽層；—在半導體基板之間= 區t成之歐陷式閘極；及—與主動區之儲存節點接 觸區連結之儲存節點。 該元件隔絕結構係包括一溝槽，係界定於半導體 基板之一元件隔絕區；一第一絕緣層，係於該溝槽之 底面和側面形成卜屏蔽層，係於該第一絕緣層形
成；及一形成於該屏蔽層之第二絕緣層，係用以填佈 該溝槽。 第一絕緣層係於該溝槽之底面形成。該第一絕緣 層係包括一具有絕佳流動性、由一旋塗介電（s〇D) 層或一旋塗式玻璃（SOG)層所構成之層，及一具有 絕佳之階梯覆蓋率、由一高密度電渡（HDp)層或一 原子層沉積（ALD)層構成之層。 該屏蔽層係由一多晶石夕層所構成。 9 1362104 '該多晶矽層係包括一 N型多晶矽層。 該屏蔽層係設置於元件隔絕結構之四分之三到 四分之一之深度處。 該屏蔽層之厚度為元件隔絕結構之厚度的四分 之一到二分之一。 • 該屏蔽層係與半導體基板之整個元件隔絕區整 合連接。 係由外部對該屏蔽層施加〇伏特（V)之接地電 壓。 在另一具體實施例，一種製造一由於鄰近儲存 即點之電壓而能防止一凹陷式閘極之臨界電壓減低 之半導體元件的方法，係包括以下步驟··在一 半導體基板之元件隔絕區形成一具有一屏蔽層之 鲁 70件隔絕結構和元件隔絕區，該半導體基板具有一 包含一閘極區和一儲存節點接觸區之主動區；在 間極區形成一凹陷式閘極；及在主動區形成一與該 儲存節點接觸區連結之儲存節點。 形成該元件隔絕結構之步驟又包括：經由蝕刻 *玄半導體基板之元件隔絕區而界定一溝槽；在該溝 槽之底面和側面形成一第一絕緣層；在該第一絕緣 層上形成屏蔽層；及在該屏蔽層和第一絕緣層形成 1362104 第一絕緣層，以填佈該溝槽。 入形成該第'絕緣層之步驟又包括：以一旋塗式 :::(S〇D)M —旋塗式玻邻。G)法在溝槽之底面 具有絕佳之流動性的層；及在該具有絕佳流 之層形成一具有絕佳階梯覆蓋率之層而該溝槽 之側面係為高密度電漿(HDp)或原子層沉積型之層曰 在形成該具有絕佳之階梯覆蓋率層之步驟後， 所述製造該半導體元件之方法又包括將 階梯覆蓋率之層加以敍刻，使在溝槽之底面形成並且 具有絕佳流動性之層曝光。 形成該屏蔽層之步驟又包括：在第-絕緣層上沉 積該屏蔽層；及I虫刻該屏蔽層而使該屏蔽層具有不 致於完全填滿溝槽之厚度。 該屏蔽層係由一多晶矽層所構成。 該多晶矽層係包括一 N型多晶矽層。 該屏蔽層被放置於該元件隔絕結構之四分之一 到四分之三之深度處。
該屏蔽層形成之厚声盔a # RS 分之一到二分之一 該屏蔽層形成而與丰導^_装k /、千導肢基板之整個元件隔絕 坪度為7L件隔絕結構之厚度的 四 區整合連接。 由外部對該屏蔽層施加Q伏特（v)之接地電壓 【貫施方式】 在本發明之一具體實施例，一界定出主動區並 且具有一屏蔽層之元件隔絕結構，係於一半導體基 板之元件隔絕區形成。該屏蔽層係由一 N型多晶^ 斤構知，並且與在半導體基板之晶區之整個元件 隔絕結構整合連接。 糟由施加一 〇伏特（v)之接地電壓到與該元件隔 絕結構整合相連之屏蔽層，該形成於元件隔絕結構 屏敝層了用來一一阻擋忐鄰近晶胞產生之電場。 因此’有可能藉由該元件隔絕結構防止鄰近儲存 郎點之電壓影響鄰近凹陷式閘極之通道部份，藉此防 止閘極之臨界電壓邊限之減低。因此，可增進一半導 體元件之製造良率。 第1圖係一說明根據本發明之一具體實施例之半 導體元件的平面圖。第2圖係一延著第1圖之A-A，線的 剖面圖。在第1圖中，一元件隔絕結構具有一屏蔽層 (見第2圖）。 參照第2圖，一界定一主動區之元件隔絕結構 218，具有一屏蔽層214。該元件隔絕結構218係於一 1362104 •包含一閘極區合一儲存節點接觸區之半導體基板 • 200形成。該屏蔽層214係包括一導電材料，例如^晶 矽。在本具體實施例，該閘極區呈現凹陷，但本二: 亦可在一沒有使用凹陷式閘極之元件上實行。" _ 一凹陷式閘極226係於半導體基板2〇〇之閘極區 .形成，接合區228係於半導體基板2〇〇上之凹陷式閘 鲁 極226之二相對面形成，第一層間介電230係於 基板200上形成’以覆蓋凹陷式閘極226。 一與接合區228之源極區相接之儲存節點接觸插 塞232，係於第一層間介電23〇形成。一第二層間介電 234 ’係於包含該儲存節點接觸插塞232之第—層間 介電230上形成。一與該儲存節點接觸插塞232相接 之儲存節點236，係於第二層間介電234形成。該 φ 儲存節點236係界定一即將形成之電容器之下電極板 〇 元件隔絕結構218，係包括一被界定於半導體基 板200之元件隔絕區之溝槽τ、一在該溝槽τ之底面 和側面形成之第一絕緣層212、在該第一絕緣層212 上形成之屏蔽層214、及一於該屏蔽層214上形成、用 以填佈溝槽Τ之第二絕緣層216。 第一絕緣層212，係由一底層208和一側壁層21 〇 1362104 斤’.成δ玄底層208具有好的流動性並且於溝槽τ . 之底面形成。該側壁層21〇具有好的階梯覆蓋率，並 • 且於溝槽丁之側面形成。底層208係包括一經由一旋 塗介電（SOD)法或一旋塗式玻璃（s〇G)法而形成之層 、（以下將底層208稱作「旋塗介電（S0D)層」或旋塗式 '玻离（S〇G)層。該具有好的階梯覆蓋率之層21 q，係 φ 包括一經由高密度電漿（HDp)沉積法或原子層沉積 (ALD)法形成之層（以下將層2稱作高密度電漿（hd P)或原子層沉積（ALD)層」）。第二絕緣層216 係由南达度電栽（HDP)層、一旋塗介電（s〇d) 層或一旋塗式玻璃（S〇g)層構成。 在本具體實施例中，屏蔽層214係由一多晶石夕膚 (較佳情況下由一 N型多晶矽層）所構成。在不同之 φ 具體實施例也許可使用另一種導電材料，例如鎢。該 屏蔽層214被放置於元件隔絕結構2丨8之四分之一到 四刀之二之深度處，其厚度為元件隔絕結構218之 厚度的四分之一到二分之一。在本具體實施例中， 屏蔽層214形成而與半導體基板2〇〇之整個元件隔絕 區整合連接。 在上述根據本具體實施例之半導體元件中，藉 由施加0伏特（V)之接地電壓到形成於元件隔絕結構 1362104 218之屏蔽層214，有可能防止鄰近元件隔絕結構218 之儲存節點236的電壓影響凹陷式閘極226之通道部 份。 因此’在本具體實施例，有可能防止凹陷式閘 極226之臨界電壓減低’因此防止該凹陷式閘極226 之臨界電壓邊限之減少。藉此，可增進一半導體元 件之製造良率。 在第2圖中，圖號H係表示一凹槽。圖號22〇、 222、及224分別表示一閘極絕緣層、一閘極導電層及 一硬遮罩層。 第3 A〜3H圖係說明根據本發明之一具體實施例 製造一半導體元件之方法製程的剖面圖。 參照第3A圖，一硬遮罩3〇6，係於一具有一 主動區之半導體基板300上形成，該主動區又包含一 閘極形成區和一儲存節點接觸區，以曝光該 元件隔絕區。該硬遮罩306係包含一墊氧化層302和 一墊氮化層304。經由蝕刻經由硬遮罩3〇6受到曝光 之半導體基板300之一部份’ 一溝槽τ被界定於元件 隔絕區。 參照第3B圖’在一具有好的流動性之層308被沉 積於界定出溝槽T之合成基板3〇〇之後，該層308受到 1362104 蝕刻，使得層308只维持於溝槽丁之底面。該層3〇8可 由使用一旋塗介電（SOD)法或旋塗式玻璃（5〇〇)法而 形成，可以為一旋塗介電（s〇D)層或一旋塗式玻璃 (S 0 G)層。
參照第3C圖，一具有好的階梯覆蓋率之層31〇 係於包含層308之基板300之整個表面形成。該層31〇 可經由使用一高密度電漿（HDP)法或原子層沉積（AL D)法而形成，可為一高密度電漿層或一原子層沉積 (ALD)層。該層310受到蝕刻，例如非等向性之蝕刻 ，使溝槽τ之底面，使溝槽τ之底面形成之層3〇8 曝光。又，第一絕緣層312在溝槽τ之底面和側面形 成，並且由具有良好的流動性之層3〇8和具有好的階 梯覆態率之層310所構成。 第一絕緣層312形成，使得之後形成之屏蔽層 川可被放置於溝槽τ之中間。酸然在本具體實例中曰， 第一絕緣層312係藉由使用兩種 從卜u又，儿積法而形 成，在另一具體實施例中，可藉由使 曰田便用種沉積法而 形成。 參照第3D圖，將一多晶石夕層，較佳情況下為一 N型多晶矽層，沉積於由層3〇8、31〇組成之 第-絕緣層3 i 2 ’以填佈該溝槽τ。藉由選擇性地蚀刻 1362104 該多晶矽層，即於溝槽τ之中間，（例如溝槽τ之四分 .之一到四分之三之間）形成屏蔽層314。在本具體實施 例中，該屏蔽層314之厚度為溝槽τ之厚度之厚度的四 分之一到二分之一，並與半導體基板3〇〇之整個元件 隔絕區整合連接。 第4圖係一根據具體實施例形成於該半導體元件 φ 之一屏蔽層的平面圖。將該半導體元件去層次而顯 示出該屏蔽層。由圖可見，該屏蔽層314形成而與 半導體基板300之整個元件隔絕區整合相連。因此， 藉由施加〇伏特（v)之接地電壓到屏蔽層314，即有 可能防止一鄰近儲存節點之電壓影響一凹陷式閘極 之通道部份。 參照第3Ε圖，一第二絕緣層3 16係在和屏蔽層 鲁 314 一起形成之合成半導體基板300上形成，以填佈 *亥溝槽Τ。第一絕緣層316係由一高密度電毁（hdp) 層、一旋塗介電（SOD)層或一旋塗式玻璃（s〇G)層所 - 構成。在將第一絕緣層312和第二絕緣層316平面化 直到硬遮罩306受到曝光之後’經由移除該硬遮罩 306，即完成一界定出主動區並且具有屏蔽層314之 元件隔絕結構318。 參照第3F圖’在經由使半導體基板3〇〇之主動區 ^362104 之閘極形成區凹陷而界定出一閘極所需之凹槽只之 後，一由一閘極絕緣層32〇、一閘極導電層322及一 硬遮罩層324所構成之凹陷式閘極326，係於凹槽h 中及之上形成。接合區328 (例 > :一源極區和一汲 極區），經由一離子佈植而成，在基板300之凹陷式 閘極326之相對面形成。
參照第3G圖，-第一層間介電33〇係被沉積於 包含凹陷式閘極326和接合區328之基板3〇〇之整個表 面，以覆蓋該凹陷式閘極326。一盥接合區328 源極區相接之儲存節點接觸差塞332,係於第一層間 介電330形成。 弟讯圖，在第一層間介電33〇上形成 ^ v/ ^ 第二層間介電334之後f — 交（"亥第—層間介電334係與儲存 郎點接觸插塞3 3 2 —起开〈忐、λ-, 起形成），經由蝕刻該第二層間 介電334 ’即界定一接觸孔（去 _ *蜩孔（未顯不於圖中）以曝光該 儲存節點接觸插塞332。經由在 、. 在°亥接觸孔之表面沉積 一導電層，即形成—盥續… 、 一 儲存郎點接觸插塞 332接觸之儲存節點336。 習二Ϊ:雖然圖中未顯示’經由依序實施-系列之 “。的-程’即可完成根據本發明之半導體元件。 由上述說明可知’在本發明中，由於一由一 1362104
多晶石夕層所構成之屏蔽層在一元件隔 猎由近該元件隔絕結構之儲存節點·，形成 防止一凹陷式閘極之臨界電壓減少，而“有可能 能防止一凹陷式閘極之臨界電廢邊限之減且少藉此有可 因此，藉由施加〇伏特（V)之接地電 半導體基板之元件隔絕結構整合連接之屏蔽層 =可能減少鄰近儲存節點之電㈣凹陷式㈣之 衫曰，因此可防止凹陷式閘極之臨界電壓降 此可確保一臨界電壓邊限。 9 因此’在本發明中’可經由運作一晶胞而不受 到與鄰近儲存節點之電壓無關之D桑音之影響，由於不 會因為鄰近儲存節點之場效而可維持__怪定臨界電 壓位準，因此可增進一半導體元件之製造良率。 隹；、、;.本發明較佳具體實施例主要作為說明之 用那些热悉本技術的人將察覺到各種修改、增加及 替換，而沒有偏離揭示於下之申請專利範圍中的範圍 和精神，均有其可能性。 1362104 【圖式簡單說明】 第1圖係一說明本發明之一具體實施例之半導 體元件的平面圖； 第2圖係沿著第i圖之Α·Α，線的剖面圖； 第3Α圖〜第3Η圖係說明依本發明之一具體實 施例製造一半導體元件之方法製程之剖面圖； 第4圖係一形成於半導體元件之一屏蔽層之平 面圖。
【主要元件符號說明】 236 儲存節點 228 接合區 230 第一層間介電 222 閘極導電層 226 凹陷式閘極 216 第二絕緣層 210 側壁層 212 第一絕緣層 218 元件隔絕結構 304 墊氮化層 306 硬遮罩 300 受到曝光之半導體 310 具有好的階梯覆蓋 312 第一絕緣層
232 :儲存節點接觸插塞 234 :第二層間介電 224 :硬遮罩層 2 2 0 :閘極絕緣層 Η :凹槽 214 :屏蔽層 208 :底層 Τ :溝槽 2〇〇 :半導體基板 302 :墊氧化層 3 0 8 .流動性之層 \Sl 率之層 3 14 :屏蔽層 20 1362104 316 ： 第二絕緣層 318 ： 元件隔絕結構 324 ： 硬遮罩層 322 ： 閘極導電層 320 ： 閘極絕緣層 326 ： 凹陷式閘極 332 ： 儲存節點接觸插塞 328 ： 接合區 330 ： 第一層間介電 336 ： 儲存節點 334 ： 第二層間介電
Claims (1)
1362104 十、申清專利範圍： Si:,於：鄰近儲存節點之電麗而可用來防止- 一半#之+導體元件，該元件包括·· +導-基板’係界定-主動區和一元件隔 %區’該元件隔絕區係界定該主動區，該主動區 又包含：閘極區和-儲存節點接觸區； ^件I絕結構，係於該半導體基板形成以 *疋二主動區，並且具有—屏蔽層； 17如於δ亥半導體基板之閘極區形成； 一儲存節點接觸插塞 雜區電m 與-分配閉極之摻 合，：：=，係與該儲存節點接觸插塞電柄 儲存資料；1棧共冋運作以 其中該閘極係—凹陷式閘極。 2:申請專利範圍第U之半導 件隔絕結構係包括-屏蔽層和介電材料：：二“ 材料係封入屏蔽層。 …4该電 3.;申請專利範圍帛2項之半導體元件，… ，料包含一經使用第—沉積法_&2介 “和：經使用第二沉積法而形成之側壁芦。層， 如Π專利範圍第3項之半導體元件：…- 沉積法係相同之沉積法'該底層和 22 1362104 層在相同時間形成。 5.如申請專利範圍第3項之半導體元件，其中第一 和第二沉積法係不同之沉積法。 6·如申請專利範圍第3項之半導體元件，其中該底 層係經使用一旋塗介電（s〇D)法或旋塗式玻璃 (SOG)法而形成’該側壁層係經使用一高密度電 聚（HDP)法或一原子層沉積（ALD)法而形成。 7. 如申請專利範圍第i項之半導體元件，其中該屏 蔽層係包含多晶石夕。 8. 如申請專利範圍第1項之半導體元件，其中該屏 蔽層係包含一 N型多晶石夕層。 9. 如申請專利範圍第1項之半導體元件，其中該屏 蔽層被放置於元件隔絕結構之四分之〜到四分之 三之深度處。 77 1〇·如申請專利範圍第1項之半導體元件，其中該屏 蔽層之厚度為元件隔絕結構之厚度的四^之:到 二分之一。 .如申請專利範圍第1項之半導體元件，1中今 !層係與半導體基板之整個元件叫區整： 12. 如申請專利範圍第i項之半導 蔽層被加諸0伏特（V)之電壓。 ，/、中該 13. —種製造一由於-鄰近儲存節點之電壓而能防. 23 Ϊ362104 一閘極之臨界電壓減低之半導體元件 括： 乃冼，包 設置一具有一主動區和一隔絕區之半導體基 板’該隔絕區界定該主動區； 在隔絕區形成一元件隔絕結構，該元件隔絕 結構係包含一屏蔽層和一圍繞該屏蔽層之介❿ 層； ^ 在該主動區形成一閘極和第一和第二摻雜 區，該第一和第二摻雜區係指派閘極；及 在該主動區形成一儲存節點，該鄰近閘極之 儲存節點被組態化並且與閘極共同運作以儲存資 料。 14，=申請專利範圍第13項之製造一由於一鄰近儲存 節點之電壓而能防止一閘極之臨界電壓減低之半 ¥體兀件的方法，其中形成該元件隔絕結構之步 驟包括： 在及半導體基板界定一溝槽； 在該溝槽中形成一底層和一側壁層; 在溝槽當中和底層之上形成該屏蔽層；及 在該屏蔽層上形成一頂層，用以填佈該溝槽。 15·如申請專利範圍第14項之製造—由於一鄰近儲存 節”’、占之电壓而能防止一閘極之臨界電壓減低之半 24 1362104 導體元件的方法，其中該底層和側壁層係使用不 同之沉積法而形成.。 16. 如申請專利範圍第15項之製造一由於一鄰近儲存 節點之電壓而能防止一閘極之臨界電壓減低之半 導體元件的方法，其中該底層係經使用一旋塗式 介電（SOD)法或一旋塗式玻螭（5；〇(3)法而形成，該 側壁層係經使用一高密度電漿法或一原子層沉積 法而形成。 17. ^申請專利範圍第14項之製造一由於一鄰近儲存 =點之電壓而能防止一閘極之臨界電壓減低之半 V肚元件的方法，其中該底層係於該側壁層之前 形成，該方法又包括蝕刻該側壁層而使底層曝光。 申請專利範圍第13項之製造—由於—鄰近儲存 即點之電壓而能防止一閘極之臨界電壓減低之半 導體元件的方法，其中形《該屏蔽層之步驟包括： 將該屏蔽層沉積於底層；及 屏蔽=屏蔽層，以確保該溝槽之上部沒有被 19.==利範圍第18項之製造-由於-鄰近儲存 =體元件壓而能防止一閘極之臨界電壓減低之半 層=白勺方法’其中該屏蔽層係包含—多晶石夕 2。·如申請專利範圍第19項之製造一由於一鄰近儲存 25 1362104 節點之電壓而能防止一閘極之臨界電壓減低之半 導體元件的方法，其中該多晶矽層係包括一 N型 多晶矽層。 21. 如申請專利範圍第13項之製造一由於一鄰近儲存 節點之電壓而能防止一閘極之臨界電壓減低之半 導體元件的方法，其中該屏蔽層形成而與該半導 - · * 體基板之整個隔絕區整合連接。 22. 如申請專利範圍第13項之製造一由於一鄰近儲存 節點之電壓而能防止一閘極之臨界電壓減低之半 導體元件的方法，其中該屏蔽層被加諸〇伏特(V) 之電壓。
26
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070049656A KR100900232B1 (ko) | 2007-05-22 | 2007-05-22 | 반도체 소자 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200847401A TW200847401A (en) | 2008-12-01 |
| TWI362104B true TWI362104B (en) | 2012-04-11 |
Family
ID=40071585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW096134379A TWI362104B (en) | 2007-05-22 | 2007-09-14 | Semiconductor device and method for manufacturing the same |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US20080290390A1 (zh) |
| JP (1) | JP2008294392A (zh) |
| KR (1) | KR100900232B1 (zh) |
| CN (1) | CN101312196B (zh) |
| TW (1) | TWI362104B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100919576B1 (ko) * | 2007-10-17 | 2009-10-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR101888964B1 (ko) * | 2011-08-29 | 2018-08-17 | 에스케이하이닉스 주식회사 | 다마신비트라인을 구비한 반도체장치 및 그 제조 방법 |
| KR101934366B1 (ko) * | 2012-10-25 | 2019-01-02 | 삼성전자주식회사 | 리세스된 활성영역을 갖는 반도체 소자 및 그 제조방법 |
| KR20200027816A (ko) * | 2018-09-05 | 2020-03-13 | 삼성전자주식회사 | 소자분리층을 갖는 반도체 소자 및 그 제조 방법 |
| CN111933651B (zh) * | 2020-08-13 | 2024-01-30 | 锐芯微电子股份有限公司 | 图像传感器的像素结构及其形成方法 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5859466A (en) * | 1995-06-07 | 1999-01-12 | Nippon Steel Semiconductor Corporation | Semiconductor device having a field-shield device isolation structure and method for making thereof |
| JP3068439B2 (ja) * | 1995-06-07 | 2000-07-24 | 日本ファウンドリー株式会社 | 半導体装置およびその製造方法 |
| US6236099B1 (en) * | 1996-04-22 | 2001-05-22 | International Rectifier Corp. | Trench MOS device and process for radhard device |
| JP3691963B2 (ja) * | 1998-05-28 | 2005-09-07 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100285701B1 (ko) * | 1998-06-29 | 2001-04-02 | 윤종용 | 트렌치격리의제조방법및그구조 |
| JP4708522B2 (ja) * | 1999-11-19 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6391699B1 (en) * | 2000-06-05 | 2002-05-21 | Fairchild Semiconductor Corporation | Method of manufacturing a trench MOSFET using selective growth epitaxy |
| US6420749B1 (en) * | 2000-06-23 | 2002-07-16 | International Business Machines Corporation | Trench field shield in trench isolation |
| KR100512167B1 (ko) * | 2001-03-12 | 2005-09-02 | 삼성전자주식회사 | 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법 |
| JP3798659B2 (ja) | 2001-07-02 | 2006-07-19 | 株式会社東芝 | メモリ集積回路 |
| US6498062B2 (en) | 2001-04-27 | 2002-12-24 | Micron Technology, Inc. | DRAM access transistor |
| KR100422597B1 (ko) * | 2001-11-27 | 2004-03-16 | 주식회사 하이닉스반도체 | 다마신 공정에 의해 형성된 캐패시터와 금속배선을 가지는반도체소자 |
| US6894930B2 (en) * | 2002-06-19 | 2005-05-17 | Sandisk Corporation | Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND |
| KR101110191B1 (ko) * | 2002-06-19 | 2012-02-15 | 쌘디스크 코포레이션 | 스케일 낸드용 인접셀들 사이의 크로스 커플링을 실드하기위한 딥 워드라인 트렌치 |
| KR100505419B1 (ko) * | 2003-04-23 | 2005-08-04 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 제조방법 |
| US6869860B2 (en) * | 2003-06-03 | 2005-03-22 | International Business Machines Corporation | Filling high aspect ratio isolation structures with polysilazane based material |
| US7192891B2 (en) * | 2003-08-01 | 2007-03-20 | Samsung Electronics, Co., Ltd. | Method for forming a silicon oxide layer using spin-on glass |
| US7221008B2 (en) * | 2003-10-06 | 2007-05-22 | Sandisk Corporation | Bitline direction shielding to avoid cross coupling between adjacent cells for NAND flash memory |
| KR100641365B1 (ko) * | 2005-09-12 | 2006-11-01 | 삼성전자주식회사 | 최적화된 채널 면 방위를 갖는 모스 트랜지스터들, 이를구비하는 반도체 소자들 및 그 제조방법들 |
| US7332409B2 (en) * | 2004-06-11 | 2008-02-19 | Samsung Electronics Co., Ltd. | Methods of forming trench isolation layers using high density plasma chemical vapor deposition |
| US7122840B2 (en) * | 2004-06-17 | 2006-10-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Image sensor with optical guard ring and fabrication method thereof |
| KR100538101B1 (ko) * | 2004-07-07 | 2005-12-21 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| JP2006173429A (ja) * | 2004-12-17 | 2006-06-29 | Elpida Memory Inc | 半導体装置の製造方法 |
| KR20070003337A (ko) * | 2005-07-01 | 2007-01-05 | 주식회사 하이닉스반도체 | 반도체 소자의 셀 제조 방법 |
-
2007
- 2007-05-22 KR KR1020070049656A patent/KR100900232B1/ko not_active IP Right Cessation
- 2007-09-10 US US11/852,926 patent/US20080290390A1/en not_active Abandoned
- 2007-09-14 TW TW096134379A patent/TWI362104B/zh not_active IP Right Cessation
- 2007-10-12 JP JP2007267009A patent/JP2008294392A/ja active Pending
- 2007-10-31 CN CN2007101680055A patent/CN101312196B/zh not_active Expired - Fee Related
-
2010
- 2010-04-21 US US12/764,863 patent/US20100203696A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| CN101312196A (zh) | 2008-11-26 |
| CN101312196B (zh) | 2010-06-16 |
| KR20080102776A (ko) | 2008-11-26 |
| TW200847401A (en) | 2008-12-01 |
| US20100203696A1 (en) | 2010-08-12 |
| JP2008294392A (ja) | 2008-12-04 |
| US20080290390A1 (en) | 2008-11-27 |
| KR100900232B1 (ko) | 2009-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6717200B1 (en) | Vertical field effect transistor with internal annular gate and method of production | |
| TWI470676B (zh) | 在帶有三掩膜屏蔽柵工藝的溝槽中直接接觸 | |
| TWI223895B (en) | Self-aligned method of forming a semiconductor memory array of floating gate memory cells with buried source ling and floating gate, and a memory array made thereby | |
| US7935598B2 (en) | Vertical channel transistor and method of fabricating the same | |
| KR100689514B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| US6624496B2 (en) | Method of forming T-shaped isolation layer, method of forming elevated salicide source/drain region using the same, and semiconductor device having T-shaped isolation layer | |
| US7719033B2 (en) | Semiconductor devices having thin film transistors and methods of fabricating the same | |
| CN100541805C (zh) | 具有被包围通道晶体管的半导体器件 | |
| CN100378985C (zh) | 半导体晶片的半导体结构及其形成方法 | |
| US20150221734A1 (en) | Thicker bottom oxide for reduced miller capacitance in trench metal oxide semiconductor field effect transistor (mosfet) | |
| US20120292693A1 (en) | Fabrication of trench dmos device having thick bottom shielding oxide | |
| US20050170593A1 (en) | Method for forming a FinFET by a damascene process | |
| KR101116361B1 (ko) | 반도체 장치 제조 방법 | |
| KR100653536B1 (ko) | 반도체 소자의 핀 전계효과 트랜지스터 제조방법 | |
| KR101087779B1 (ko) | 반도체 소자 및 그 형성방법 | |
| US20110127611A1 (en) | Semiconductor device and method for manufacturing the same | |
| CN101944531A (zh) | 具有掩埋栅的半导体器件及其制造方法 | |
| TWI362104B (en) | Semiconductor device and method for manufacturing the same | |
| CN101211912B (zh) | 具有凹陷沟道结构的半导体器件及其制造方法 | |
| CN113764418A (zh) | 存储单元结构 | |
| KR100919576B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2001257325A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2005183954A (ja) | 窪んだゲート電極の形成方法 | |
| KR101159985B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| CN109494151B (zh) | 垂直金属氧化物半导体晶体管及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |