JP2008010482A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】メモリセルの縮小化に伴うYupin効果の増大を抑制すると共に、カップリング比の低減も抑制する。
【解決手段】
本発明の半導体装置は、素子分離領域により区画形成された素子形成領域を備えた半導体基板と、前記素子形成領域に形成された第1のゲート絶縁膜と、この第1のゲート絶縁膜上に単結晶により形成され、上部側の面が前記第1のゲート絶縁膜と接する側の結晶面方位に対して傾斜する結晶面方位の面を有する第1のゲート電極と、この第1のゲート電極上に形成された第2のゲート絶縁膜と、この第2のゲート絶縁膜上に形成された第2のゲート電極とを備えたところに特徴を有する。
【選択図】図1
【解決手段】
本発明の半導体装置は、素子分離領域により区画形成された素子形成領域を備えた半導体基板と、前記素子形成領域に形成された第1のゲート絶縁膜と、この第1のゲート絶縁膜上に単結晶により形成され、上部側の面が前記第1のゲート絶縁膜と接する側の結晶面方位に対して傾斜する結晶面方位の面を有する第1のゲート電極と、この第1のゲート電極上に形成された第2のゲート絶縁膜と、この第2のゲート絶縁膜上に形成された第2のゲート電極とを備えたところに特徴を有する。
【選択図】図1
Description
本発明は、絶縁膜を介して形成されたゲート電極を備えたトランジスタを有する半導体装置に関する。
フラッシュメモリに代表される不揮発性記憶装置は、電源の供給がなくても記憶を保持できるため、マルチメディアカード用の記憶素子として広く普及している。近年更なる大容量化が望まれており、メモリセルをさらに高集積化することが要求されている。この場合、高集積化にともなう問題点として、「Yupin効果の増大」があげられる。これは、隣接するメモリセルの間隔が狭くなってくると、隣接素子間の寄生容量が大きくなるため、本来書き込みたくないメモリセルに対しても隣接セルへの書き込み動作の影響をうけて、誤って書き込まれてしまう誤動作が起きやすくなるというものである。
そこで、このような「Yupin効果の増大」を抑制する為には、メモリセルの間隔を広げる事が有効な方法であるが、従来のセル形成方法を用いている場合においては、間隔を広げる分だけメモリセル自体の幅寸法が細くなってしまうことになる。このことは、逆に、個々のメモリセルにおいては必要なカップリング比を得られないという事態を招いてしまう。そこで、カップリング比を高めるために、メモリセルの高さ寸法を大きくすることが考えられるが、この場合には、素子分離用絶縁膜の形成で不具合を来たしたり、メモリセルの加工時にゲート間絶縁膜(インターポリ絶縁膜)が加工しきれずに残ってしまう等の不具合が生じる。
上記したような不具合を解決するものとして、例えば特許文献1に示すような技術がある。これは、フローティングゲート電極の形状を断面が凸状となるように加工形成するものである。しかし、このような構成を得るためには複雑な加工工程を経る必要があり、コストや工数の増大を招くことになり、更なる改善が要求される。
また、上記した不具合を解決する方法として、例えば、特許文献2に示されるような構造を採用することが考えられる。これは、フローティングゲートの形状を上面に斜辺を有する形、例えば三角形や台形に形成するというものである。
特開2004−22819号公報
特開平10−125812号公報
しかしながら、上述のような特許文献2に示されるものは、その基本構造としてLOCOSを素子分離領域に使用した構成であり、この構成をそのままSTIを採用した構成に適用することはできない。また、フローティングゲート電極の形状を加工することについての目的も相違しており、上記した技術的課題を解決するためにそのまま利用することができないものであった。
本発明は、上記事情を考慮してなされたもので、その目的は、メモリセルの縮小化に伴うYupin効果の増大を抑制すると共に、カップリング比の低減も抑制することができるようにした半導体装置およびその製造方法を提供することにある。
本発明の半導体装置は、素子分離領域により区画形成された素子形成領域を備えた半導体基板と、前記素子形成領域に形成された第1のゲート絶縁膜と、この第1のゲート絶縁膜上に単結晶により形成され、上部側の面が前記第1のゲート絶縁膜と接する側の結晶面方位に対して傾斜する結晶面方位の面を有する第1のゲート電極と、この第1のゲート電極上に形成された第2のゲート絶縁膜と、この第2のゲート絶縁膜上に形成された第2のゲート電極とを備えたところに特徴を有する。
また、本発明の半導体装置の製造方法は、半導体基板の上面に第1のゲート絶縁膜および単結晶からなる第1のゲート電極の下層部が形成された絶縁分離基板に素子分離領域を形成するための溝を形成する工程と、前記溝内に絶縁膜を埋め込む工程と、前記第1のゲート電極の下層部上にその結晶面方位に対して傾斜した結晶面方位の面を含むように上面側に露出する上層部を選択成長法により形成する工程と、前記素子分離領域の溝内に形成した絶縁膜を所定高さまでエッチングする工程と、第2のゲート絶縁膜を形成する工程と、第2のゲート電極を形成する工程とを有するところに特徴を有する。
本発明の半導体装置によれば、メモリセルのYupin効果の増大を抑制して誤動作の防止を図れ、しかもカップリング比の低減も抑制して消費電力を低く抑える事が出来るようになる。
(第1の実施形態)
以下、本発明の第1の実施形態について図1〜図9を参照して説明する。
図1はフラッシュメモリのメモリセル領域の構成を模式的に示す斜視図で、図2はこの部分を示す模式的な平面図である。まず、図2において、半導体基板としてのシリコン基板1の表面には、所定間隔でSTI(Shallow Trench Isolation)2が素子分離領域として形成されており、これによって素子形成領域である活性領域3が分離形成されている。これらの活性領域3と直交するようにして所定間隔でゲート電極4が形成されている。ゲート電極4と活性領域3とが交差する部分にはメモリセルトランジスタが形成されている。
以下、本発明の第1の実施形態について図1〜図9を参照して説明する。
図1はフラッシュメモリのメモリセル領域の構成を模式的に示す斜視図で、図2はこの部分を示す模式的な平面図である。まず、図2において、半導体基板としてのシリコン基板1の表面には、所定間隔でSTI(Shallow Trench Isolation)2が素子分離領域として形成されており、これによって素子形成領域である活性領域3が分離形成されている。これらの活性領域3と直交するようにして所定間隔でゲート電極4が形成されている。ゲート電極4と活性領域3とが交差する部分にはメモリセルトランジスタが形成されている。
次に、図2中破線で示す領域Sに相当する部分を立体的に示す図1において、ゲート電極4が形成されていない部分では、シリコン基板1がSTI2により分離されて活性領域3が露出する状態に形成されている。実際には、この部分には層間絶縁膜が埋め込まれた状態となっている。
ゲート電極4の部分では、活性領域3の表面にゲート絶縁膜(第1のゲート絶縁膜)5が形成され、この上に第1のゲート電極としてのフローティングゲート電極6が積層形成されている。このフローティングゲート電極6は、シリコンの単結晶で形成されており、下面側つまりゲート絶縁膜5と接する側の面は結晶面方位が(100)面となっており、上面側は中央部を頂点としてSTI2の形成部に向かって下がるように傾斜する2つの屋根状の斜面から構成され、それぞれの面の結晶面方位が(110)面となっている。
後述するように、フローティングゲート電極6を構成しているシリコン単結晶膜は、下層部の第1のシリコン層6aと上層部の第2のシリコン層6bとを積層した構成となっており、第1のシリコン層6aはSOI(Silicon On Insulator)基板のシリコン単結晶層を使用しており、第2のシリコン層6bは切妻の屋根状の傾斜面となるように選択成長法により形成して結晶面方位(110)面が露出する状態となっている。
フローティングゲート電極6およびSTI2の上面には、ONO(Oxide-Nitride-Oxide)膜などのゲート間絶縁膜(第2のゲート絶縁膜)7が形成されている。そして、この上面には、第2のゲート電極として多結晶シリコン膜からなるコントロールゲート電極8が積層形成されている。フローティングゲート電極6、ゲート間絶縁膜7およびコントロールゲート電極8により前述したゲート電極4が構成されている。
さらに、図示はしないが、実際には、ゲート電極4上および隣接するゲート電極4間には層間絶縁膜などが積層形成され、この後、コンタクトなどを形成する通常の工程を経た上でフラッシュメモリが形成される。
上記したように、フローティングゲート電極6の上面を傾斜面で構成し、その上にゲート間絶縁膜7を形成する構成としているので、隣接するフローティングゲート電極6間の寄生容量を低減することができ、これによって設計ルールの縮小化に伴うYupin効果の増大を抑制できる。また、同時に、フローティングゲート電極6とコントロールゲート電極8との対向面積を確保することができるので、カップリング比も確保することができる。
次に、上記構成の製造工程について図3〜図9も参照して説明する。
図3は、シリコン基板1上にゲート絶縁膜5およびフローティングゲート電極6の第1のシリコン層6aとなるシリコン単結晶の半導体層6aが形成された状態のSOI基板9を示している。SOI基板9は、貼り合せ法やSIMOX法などを用いて形成されるもので、貼り合せ法では、シリコン基板1にシリコン酸化膜ゲート絶縁膜5となるシリコン酸化膜を形成しておき、これにシリコン単結晶の基板を貼り合せ処理し、この後、貼り合せたシリコン単結晶の基板を研削して所定の膜厚となるように形成したものである。
図3は、シリコン基板1上にゲート絶縁膜5およびフローティングゲート電極6の第1のシリコン層6aとなるシリコン単結晶の半導体層6aが形成された状態のSOI基板9を示している。SOI基板9は、貼り合せ法やSIMOX法などを用いて形成されるもので、貼り合せ法では、シリコン基板1にシリコン酸化膜ゲート絶縁膜5となるシリコン酸化膜を形成しておき、これにシリコン単結晶の基板を貼り合せ処理し、この後、貼り合せたシリコン単結晶の基板を研削して所定の膜厚となるように形成したものである。
この場合、ゲート絶縁膜5としては、フラッシュメモリセルのトンネル絶縁膜に適したものとして、例えば窒素やその他の添加物を予め含ませておいても良い。また、SOI基板9に代えて、シリコン単結晶の半導体層を構成する材料をSiGe単結晶としたSGOI(SiGe On Insulator)基板を用いても良い。
次に、図4に示すように、フローティングゲート電極6の第1のシリコン層6a上にパターンニング用のマスク層として例えばシリコン窒化膜10をLPCVD(Low Pressure CVD)法により積層形成する。マスク層としては、シリコン窒化膜10に代えてシリコン酸化膜を用いても良い。
続いて、図5に示すように、STI2形成用のトレンチ11を形成する。まず、フォトリソグラフィ処理によりレジストを塗布し、STI2形成用のパターンニングを行い、続いてRIE(Reactive Ion Etching)法を用いて、このレジストをマスクとしてシリコン窒化膜10をエッチングし、さらに、パターンニングしたシリコン窒化膜10もマスク層として用いて第1のシリコン層6a、ゲート絶縁膜5およびシリコン基板1をエッチングして除去し、トレンチ11を形成している。
次に、図6に示すように、トレンチ11内に絶縁膜を埋め込み、この後、シリコン窒化膜10をストッパーとしてCMP(Chemical Mechanical Polishing)処理を行い埋め込んだ絶縁膜をシリコン窒化膜10の表面と同じ高さにそろえた状態とする。これにより、素子分離領域としてのSTI2が形成される。この後、図7に示すように、シリコン窒化膜10をリン酸ウェットエッチング処理により除去する。
次に、図8に示すように、フローティングゲート電極6の第1のシリコン層6a上に、第2のシリコン層6bを形成する。ここでは、まず、基板上に露出しているシリコン単結晶からなる第1のシリコン層6aの表面に形成されている自然酸化膜を除去する為に弗酸を含む溶液に浸す処理を実施する。続いて基板のクリーニング処理を行うべく、真空チャンバの中に導入し、水素(H2)を流しながら第1のシリコン層6a表面のクリーニングを行う。この処理では、具体的には例えば、H2流量=10〜30L/min、温度=600〜850℃、圧力=50〜500Torrで、1〜5分程度の処理条件で行う。
この後、選択成長法により、シリコンソースガスおよびエッチング性を有するガスを供給し、第1のシリコン層6a上にのみ第2のシリコン層6bをエピタキシャル成長する。より具体的には、例えば、SiH2Cl2=0.1〜0.5slm、HCL=0.1〜1.0slm、基板温度=750〜850℃、圧力=50〜300Torrの処理条件で実施する。
形成された第2のシリコン層6bの表面には、シリコンの結晶面方位(110)面が現れ、第1のシリコン層6a表面との成す角は、45°である。これによって、屋根状の傾斜面が形成された第2のシリコン層6bを得ることができ、フローティングゲート電極6の上部を所望の形状に加工することができる。
なお、第2のシリコン層6bを形成する際の選択成長の条件として、上記した成膜温度や成膜圧力を、その範囲内で調整して実施することにより、第2のシリコン層6bの表面に現れる結晶面方位を(111)面、(311)面、あるいは(511)面など種々の面が露出するように形成することが可能である。これによって、傾斜面の傾斜角度を適宜選択することができるようになる。なお、上記した(111)面、(311)面、あるいは(511)面を採用した場合には、それぞれ傾斜角度は54.7°程度、76.7°程度、あるいは82.0°程度となる。
また、上記の選択成長の条件としては、他に、ソースガスとしてGeH4を導入し、形成する第2のシリコン層6bに代えてシリコンとゲルマニウムの混合物として形成する半導体層を設けることもできる。そしてこれによっても上記したものと同様の効果を得ることができる。
次に、図9に示すように、埋め込んだSTI2の絶縁膜をエッチングにより所望の深さまで除去する。ここでは、図示のように例えば第1のシリコン層6aと同じ高さとなる程度にエッチングする。続いて、フローティングゲート電極6およびSTI2上にゲート間絶縁膜7を形成する。
この後、コントロールゲート電極8となる多結晶シリコン膜を堆積させ、種々の膜の積層形成を行った後にゲート加工を行い、図1に示す構成を得る。この後、さらに層間絶縁膜などを形成すると共に配線用の導体をパターンニング形成するなど、通常の加工工程を経てフラッシュメモリが形成される。
上述のように加工して形成するので、フローティングゲート電極6の表面を、従来の「堆積+イオンを用いた加工」という方法では得ることのできなかった形状、すなわち選択成長法により第1のシリコン層6a上に形成する第2のシリコン層6bの表面がシリコン基板1の表面に対して45°の角度を有する構造とすることができる。
また、本実施形態のように、第1のシリコン層6aが単結晶シリコンを採用するので、選択成長法により上に成長形成する第2のシリコン層6bも単結晶シリコンとすることができる。従来の形成方法では、フローティングゲート電極の下層部に多結晶シリコン膜を採用しているので、選択成長法で上層のシリコン膜を形成した場合には多結晶シリコン膜が形成され、表面形状が第1のシリコン層のグレイン(結晶粒界)の大きさや面方位の影響を受けて、メモリセル間での形状のばらつきを大きく生ずることになる。
この点、本実施形態によれば、第1のシリコン層6aが単結晶シリコンであるから、第2のシリコン層6bも単結晶シリコンを形成することができ、その成膜条件を調整することでメモリセル間での形状ばらつきを抑制することができるようになる。
また、本実施形態のようなフローティングゲート電極6の構造を採用することにより、Yupin効果による隣接素子への誤書き込みという半導体素子の誤動作を低減する事が可能であると同時に、フローティングゲート表面が凸形状になっているため、カップリング比も大きくする事ができる。
(第2の実施形態)
図10および図11は本発明の第2の実施形態を示すもので、第1の実施形態と異なるところはフローティングゲート電極6に代えて、第2のシリコン層6bの断面形状を台形状としたフローティングゲート電極12を設けたところである。すなわち、第1の実施形態において図7で示した工程を経た後に、選択成長法により第2のシリコン層6bを形成する場合の形成条件を変更し、これによって図10に示すような断面が台形状をなす第2のシリコン層6cを形成している。この場合、第2のシリコン層6cは、傾斜面が(110)面となり、水平面が(100)面となっている。
図10および図11は本発明の第2の実施形態を示すもので、第1の実施形態と異なるところはフローティングゲート電極6に代えて、第2のシリコン層6bの断面形状を台形状としたフローティングゲート電極12を設けたところである。すなわち、第1の実施形態において図7で示した工程を経た後に、選択成長法により第2のシリコン層6bを形成する場合の形成条件を変更し、これによって図10に示すような断面が台形状をなす第2のシリコン層6cを形成している。この場合、第2のシリコン層6cは、傾斜面が(110)面となり、水平面が(100)面となっている。
この後、図11に示すように、埋め込んだSTI2の絶縁膜をエッチングにより所望の深さまで除去する。ここでは、図示のように第2のシリコン層6cの傾斜面の下端部と同じ高さとなる程度にエッチングしている。この後、フローティングゲート電極12およびSTI2上にゲート間絶縁膜7を形成する。
このような第2の実施形態によっても、第1の実施形態と同様の作用効果を得ることができる。また、コントロールゲート電極12の形状を、第1の実施形態の構成に限らず適宜の形状に形成して作製することができる。
(第3の実施形態)
図12および図13は本発明の第3の実施形態を示すもので、第1の実施形態と異なるところはフローティングゲート電極6に代えて、第2のシリコン層6bを大きくした第2のシリコン層6dを有するフローティングゲート電極13を設けたところである。
図12および図13は本発明の第3の実施形態を示すもので、第1の実施形態と異なるところはフローティングゲート電極6に代えて、第2のシリコン層6bを大きくした第2のシリコン層6dを有するフローティングゲート電極13を設けたところである。
すなわち、第1の実施形態において図7で示した工程を経た後に、第2のシリコン層6bを形成する前に、図12に示すように、STI2の上部形状を図示のように凸状部2aを形成するように加工する。ここでは、第1の実施形態において説明した第2のシリコン層6bを形成する前の溶液による第1のシリコン層6a表面の自然酸化膜除去の工程において、そのエッチング時間を制御することにより、STI2に埋め込まれている絶縁膜を横方向に除去し、凸状部2aを形成する。
具体的には、露出している第1のシリコン層6a表面の自然酸化膜を除去する為に弗酸を含む溶液に浸す工程で、STI2を除去する為に比較的長い時間溶液にさらすように処理する。第1の実施形態においては、STI2は殆ど横方向には減少しなかったが、本実施形態においては、STI2を横方向に除去する為、意図的に溶液に浸す時間を長くしている。
続いて、基板を真空チャンバの中に導入し、水素を流しながら第1のシリコン層6aの表面のクリーニングを行う。より具体的には、H2流量=10〜30L/min、温度=600〜850℃、圧力=50〜500Torrで、1〜5min程度処理する。
上記のように作製すると、STI2の上部に凸状部2aが形成され、これが第1のシリコン層6aとの境界部の上部においては、STI2が後退した形状となる。この結果、続く選択成長工程においては、図13に示すように、第2のシリコン層6dとして、第1のシリコン層6aよりも横方向に突出した形状の単結晶シリコンを形成することができる。第2のシリコン層6dは、STI2の凸状部2aの側壁部まで張り出した形状に形成され、第1の実施形態における第2のシリコン層6bよりも大きく形成することができる。
この後、図示はしないが、STI2の上部である凸状部2aがエッチングにより除去され、続いて、前述同様に、フローティングゲート電極13およびSTI2上にゲート間絶縁膜7が形成される。
上記したような工程を採用することにより、フローティングゲート電極13を横方向にも大きく形成する事が出来る為、第1の実施形態と同様の作用効果を得ることができると共に、第1の実施形態と比較して、よりカップリング比を大きくする事が可能となる。また、第1の実施形態と同じカップリング比を得ようとした場合、本実施形態では隣接するメモリセルにおける第1のシリコン層同士の距離を第1の実施形態のものと比較して大きくすることが可能となるため、よりYupin効果を抑制することができる。
(他の実施形態)
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
フローティングゲート電極6を構成している第1のシリコン層6aとして、結晶面方位が(100)面のものを用いる場合で示したが、これに限らず、(110)面や(111)面などのものを用い、これに対して、選択成長する第2のシリコン層6b、6c、6dなどの上面に露出する傾斜面をこれと異なる結晶面方位となるように形成しても良い。
フローティングゲート電極6を構成する第2のシリコン層6b〜6dの上面に露出させる結晶面方位は、上記した以外の結晶面方位を採用することもでき、第1のシリコン層6aの結晶面方位に対して傾斜する面を呈する結晶面方位となるように選択成長することができる。
第2の実施形態と第3の実施形態を組み合わせた形状の第2のシリコン層、すなわち、横方向に張り出した状態で断面が台形状をなす第2のシリコン層を設ける構成とすることもできる。
図面中、1はシリコン基板(半導体基板)、2はSTI(素子分離領域)、3は活性領域(素子形成領域)、4はゲート電極、5はゲート絶縁膜(第1のゲート絶縁膜)、6はフローティングゲート電極(第1のゲート電極)、6aは第1のシリコン層、6b〜6dは第2のシリコン層、7はゲート間絶縁膜(第2のゲート絶縁膜)、8はコントロールゲート電極(第2のゲート電極)、9はSOI基板である。
Claims (6)
- 素子分離領域により区画形成された素子形成領域を備えた半導体基板と、
前記素子形成領域に形成された第1のゲート絶縁膜と、
この第1のゲート絶縁膜上に単結晶により形成され、上部側の面が前記第1のゲート絶縁膜と接する側の結晶面方位に対して傾斜する結晶面方位の面を有する第1のゲート電極と、
この第1のゲート電極上に形成された第2のゲート絶縁膜と、
この第2のゲート絶縁膜上に形成された第2のゲート電極とを備えたことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1のゲート電極は、前記第1のゲート絶縁膜と接する側の結晶面方位が(100)面で、上部側の傾斜を有する面の結晶面方位が(110)面または(111)面であることを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置において、
前記第1のゲート電極は、上面側が二つの傾斜面で形成されていることを特徴とする半導体装置。 - 請求項1ないし3のいずれかに記載の半導体装置において、
前記第1のゲート電極は、上面側の中央部に下面と平行な面を有すると共にその両側に二つの傾斜面を備えた構成とされていることを特徴とする半導体装置。 - 請求項1ないし4のいずれかに記載の半導体装置において、
前記素子分離領域は、前記第1のゲート電極の上部に対応する部分で幅を狭めた形状に形成され、
前記第1のゲート電極は、上部側の端部が前記素子分離領域の幅を狭めた部分に乗り上げるように形成されていることを特徴とする半導体装置。 - 半導体基板の上面に第1のゲート絶縁膜および単結晶からなる第1のゲート電極の下層部が形成された絶縁分離基板に素子分離領域を形成するための溝を形成する工程と、
前記溝内に絶縁膜を埋め込む工程と、
前記第1のゲート電極の下層部上にその結晶面方位に対して傾斜した結晶面方位の面を含むように上面側に露出する上層部を選択成長法により形成する工程と、
前記素子分離領域の溝内に形成した絶縁膜を所定高さまでエッチングする工程と、
第2のゲート絶縁膜を形成する工程と、
第2のゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
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