JP2007220892A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】STI構造素子分離領域のアスペクト比が高くなっても品質及び信頼性の高さを確保することが可能な構成を有する半導体装置及びその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、シリコン基板上に絶縁膜を堆積し、上記絶縁膜を加工して素子分離領域を形成するとともに、後に能動素子形成領域となる領域における上記シリコン基板の表面を露出させ、露出させた上記シリコン基板の表面上にシリコン膜を、厚さが自体の垂直断面における短辺幅よりも厚くかつ上記素子分離領域の深さ方向寸法よりも薄くなるようにエピタキシャル成長させて、能動素子形成領域を形成する、ことを含む。
【選択図】図4
【解決手段】本発明の一態様に係る半導体装置の製造方法は、シリコン基板上に絶縁膜を堆積し、上記絶縁膜を加工して素子分離領域を形成するとともに、後に能動素子形成領域となる領域における上記シリコン基板の表面を露出させ、露出させた上記シリコン基板の表面上にシリコン膜を、厚さが自体の垂直断面における短辺幅よりも厚くかつ上記素子分離領域の深さ方向寸法よりも薄くなるようにエピタキシャル成長させて、能動素子形成領域を形成する、ことを含む。
【選択図】図4
Description
本発明は、半導体装置及びその製造方法に係り、特に、半導体記憶装置を含む半導体装置の能動素子形成領域及び素子分離領域の構造並びにそれらを形成するプロセスに関するものである。
半導体記憶装置を含む半導体装置の従来の技術において、相互に隣接する素子同士を分離するために能動素子形成領域及び素子分離領域を形成する場合、シリコン基板をエッチングして溝を形成し、その溝に例えば酸化シリコン膜等の絶縁膜を埋め込んで平坦化することによりSTI(Shallow Trench Isolation)構造の素子分離領域を形成し、素子分離領域間の領域を能動素子形成領域(AA:Active Area)としていた。
しかし、今後、素子の微細化がさらに進展すると、STI構造素子分離領域の断面における縦/横寸法比、即ち、アスペクト比(A/R:aspect ratio)が高くなり、STI構造の溝における絶縁膜の埋め込み構造の品質が劣化する懸念がある。
従って、アスペクト比が高くなっても絶縁膜の埋め込み構造における品質の劣化を防止又は抑制することができる方策が求められている。
この点に関しては、これまでにも構造を改良する提案が行われているが(例えば、特許文献1参照)、さらなる改良や異なった観点での改良を行う余地が残されていると考えられる。
特開2004−266291号公報
本発明の目的は、STI構造素子分離領域のアスペクト比が高くなっても品質及び信頼性の高さを確保することが可能な構成を有する半導体装置及びその製造方法を提供することである。
本発明の一態様に係る半導体装置によれば、シリコン基板と、上記シリコン基板上に堆積された絶縁膜を加工して形成された素子分離領域と、厚さが自体の垂直断面における短辺幅よりも厚くかつ上記素子分離領域の深さ方向寸法よりも薄く、上面に面方位(111)が現れたシリコン膜からなり、一の素子分離領域と他の素子分離領域との間に形成された能動素子形成領域と、を備えていることを特徴とする。
本発明の一態様に係る半導体装置の製造方法によれば、シリコン基板上に絶縁膜を堆積し、上記絶縁膜を加工して素子分離領域を形成するとともに、後に能動素子形成領域となる領域における上記シリコン基板の表面を露出させ、露出させた上記シリコン基板の表面上にシリコン膜を、厚さが自体の垂直断面における短辺幅よりも厚くかつ上記素子分離領域の深さ方向寸法よりも薄くなるようにエピタキシャル成長させて、能動素子形成領域を形成する、ことを含むことを特徴とする。
本発明の一態様に係る半導体装置及びその製造方法は、上記各構成により、STI構造素子分離領域のアスペクト比が高くなっても品質及び信頼性の高さを確保することが可能な構成を有する半導体装置及びその製造方法を提供することができる。
以下、図面を参照しながら、本発明に係る半導体装置及びその製造方法の実施の形態について詳細に説明する。尚、以下の各実施の形態においては、半導体装置の一例として半導体記憶装置について説明するが、本発明は、ロジックの半導体装置等、半導体装置全般に適用可能である。
図1乃至図4は、本発明の第一の実施の形態に係る半導体記憶装置の製造方法の各工程における断面構造を示した断面図である。尚、図1(a)、図2(a)、図3(a)、図4(a)は、ビット線に垂直な方向における断面図であり、図1(b)、図2(b)、図3(b)、図4(b)は、ワード線に垂直な方向における断面図である。また、図4(a)及び図4(b)は、完成した本発明の第一の実施の形態に係る半導体記憶装置の断面構造を示した断面図である。
本発明の第一の実施の形態に係る半導体記憶装置の製造方法においては、図1(a)及び図1(b)に示すように、シリコン基板1上に、後に素子分離領域を構成することとなる例えば酸化シリコン膜等の絶縁膜4を適当な膜厚だけ堆積させ、フォトリソグラフィ法により絶縁膜4の上に所定のパターンのフォトレジスト5を形成する。
フォトレジスト5の形成後、図2(a)及び図2(b)に示すように、フォトレジスト5と、後に能動素子形成領域となる領域の絶縁膜4とに対して異方性エッチングを行うことにより、能動素子形成領域のシリコン基板1の表面を露出させ、STI素子分離領域2となる絶縁膜4を残存させる。
異方性エッチング後に残存しているフォトレジスト5は、除去する。
その後、図3(a)及び図3(b)に示すように、能動素子形成領域のシリコン基板1の露出させた表面上にシリコン膜をエピタキシャル成長させて、能動素子形成領域3を形成する。
このとき、シリコン膜の成長膜厚は、能動素子形成領域3の短辺幅よりも厚く、かつ、絶縁膜4をエッチングした深さよりも薄くすることが重要である。
シリコン膜の成長膜厚を能動素子形成領域3の短辺幅よりも厚くする理由は、不規則な凹凸形状を持って成長し始めたシリコン膜の表面を、さらに成長させて面方位(111)を有する一つの山形形状に統合させるためである。即ち、シリコン膜の表面に不規則な凹凸形状が残存していると、複数の素子間で動作の不均一が発生するので、それを防止する意図がある。
尚、能動素子形成領域3となるシリコン膜の上面の山形形状部分は、面方位(111)が現れた形状であるため、多面体形状を有する。
また、シリコンの成長膜厚を、絶縁膜4をエッチングした深さよりも薄くする理由は、シリコンの成長膜厚を厚くしすぎると、相互に隣接する能動素子形成領域3のシリコン膜同士が結合してしまい、また、その結合部に空洞が生ずることもあり、構造及び動作の不具合を招くからである。
シリコン膜をエピタキシャル成長させて能動素子形成領域3を形成した後、図4(a)及び図4(b)に示すように、必要に応じて絶縁膜4を適当な膜厚だけエッチバックしてSTI素子分離領域2を所定の形状に形成する。
以上の一連の工程により、絶縁膜からなるSTI素子分離領域2と、表面に面方位(111)を有するシリコン膜からなる能動素子形成領域3とを備えた本発明の第一の実施の形態に係る半導体記憶装置のメモリセル部の基本構造が完成する。
メモリセル部の周辺部の構造は、上記各工程により同時に形成してもよいし、上記一連の工程の後で、従来と同様の絶縁膜埋め込みプロセスを用いて形成してもよい。
その後、必要に応じて所定の構造を従来と同様に形成することにより、半導体記憶装置が完成する。
以上の説明のように、本発明の第一の実施の形態に係る半導体記憶装置及びその製造方法においては、STI素子分離領域2の形成に絶縁膜埋め込みプロセスを用いていないので、STI構造素子分離領域のアスペクト比の高さに拘わらず、高品質で信頼性の高い構造を形成することができる。
また、本発明の第一の実施の形態に係る半導体記憶装置及びその製造方法においては、異方性エッチングにより露出させたシリコン基板1の表面上にシリコン膜をエピタキシャル成長させて能動素子形成領域3を形成しているので、能動素子形成領域3を形成するシリコン膜の表面には面方位(111)が現れている。
従って、ある半導体装置の構造が本発明の第一の実施の形態に係る半導体記憶装置及びその製造方法による構造と同一か否かを識別することは、容易である。
また、本発明の第一の実施の形態に係る半導体記憶装置及びその製造方法による構造においては、能動素子形成領域3を形成するシリコン膜の表面が面方位(111)の山形形状を有しているので、能動素子形成領域3の表面積が従来の構造よりも拡大している。従って、図4(a)に示すビット線に垂直な方向の断面における能動素子形成領域3の表面部分に相当するゲート幅Wが拡大し、従来の構造よりも素子の駆動電流量を増大させることができる。
図5乃至図7は、本発明の第二の実施の形態に係る半導体記憶装置の製造方法の各工程における断面構造を示した断面図である。尚、図5(a)、図6(a)、図7(a)は、ビット線に垂直な方向における断面図であり、図5(b)、図6(b)、図7(b)は、ワード線に垂直な方向における断面図である。また、図7(a)及び図7(b)は、完成した本発明の第二の実施の形態に係る半導体記憶装置の断面構造を示した断面図である。
本発明の第二の実施の形態に係る半導体記憶装置の製造方法の工程は、シリコン基板1の上に堆積させた絶縁膜4に対して異方性エッチングを行うことにより、後に能動素子形成領域となる領域のシリコン基板1の表面を露出させる工程までは、第一の実施の形態の工程と同様である。
但し、本発明の第二の実施の形態に係る半導体記憶装置の製造方法においては、図5(a)及び図5(b)に示すように、STI素子分離領域2として残存する絶縁膜4を、第一の実施の形態の絶縁膜4よりも順テーパ形状となるようにエッチングを行う。
その後、さらに等方性エッチングを行うことにより、順テーパ形状を有する絶縁膜4(STI素子分離領域2)を加工して、図6(a)及び図6(b)に示すように、STI素子分離領域2の間の後に能動素子形成領域となる空間を拡大する。即ち、この後の工程においてシリコン膜をエピタキシャル成長させるための空間を拡大する。
その後、図7(a)及び図7(b)に示すように、能動素子形成領域のシリコン基板1の露出させた表面上にシリコン膜をエピタキシャル成長させて、能動素子形成領域3を形成する。
このとき、シリコン膜の成長膜厚は、第一の実施の形態と同様に、能動素子形成領域3の短辺幅よりも厚く、かつ、絶縁膜4をエッチングした深さよりも薄くすることが重要である。
以上の一連の工程により、絶縁膜からなるSTI素子分離領域2と、表面に面方位(111)を有するシリコン膜からなる能動素子形成領域3とを備えた本発明の第二の実施の形態に係る半導体記憶装置のメモリセル部の基本構造が完成する。
メモリセル部の周辺部の構造は、上記各工程により同時に形成してもよいし、上記一連の工程の後で、従来と同様の絶縁膜埋め込みプロセスを用いて形成してもよい。
その後、必要に応じて所定の構造を従来と同様に形成することにより、半導体記憶装置が完成する。
以上の説明のように、本発明の第二の実施の形態に係る半導体記憶装置及びその製造方法においても、STI素子分離領域2の形成に絶縁膜埋め込みプロセスを用いていないので、STI構造素子分離領域のアスペクト比の高さに拘わらず、高品質で信頼性の高い構造を形成することができる。
また、本発明の第二の実施の形態に係る半導体記憶装置及びその製造方法においても、異方性エッチングにより露出させたシリコン基板1の表面上にシリコン膜をエピタキシャル成長させて能動素子形成領域3を形成しているので、能動素子形成領域3を形成するシリコン膜の表面には面方位(111)が現れている。
従って、ある半導体装置の構造が本発明の第二の実施の形態に係る半導体記憶装置及びその製造方法による構造と同一か否かを識別することは、容易である。
また、本発明の第二の実施の形態に係る半導体記憶装置及びその製造方法による構造においては、能動素子形成領域3を形成するシリコン膜の表面が面方位(111)の山形形状を有していることに加えて、STI素子分離領域2の間の空間が第一の実施の形態よりも拡大しているので、能動素子形成領域3の表面積が第一の実施の形態よりもさらに拡大している。
従って、図7(a)に示すビット線に垂直な方向の断面における能動素子形成領域3の表面部分に相当するゲート幅Wがさらに拡大し、第一の実施の形態の構造よりも素子の駆動電流量をさらに増大させることができる。
図8は、本発明の第三の実施の形態に係る半導体記憶装置のビット線に垂直な方向における断面構造を示した断面図である。
本発明の第三の実施の形態に係る半導体記憶装置は、前述の本発明の第一の実施の形態に係る半導体記憶装置の構造に、さらに、ゲート絶縁膜6及びゲート電極7を追加的に形成したMOSFETの構造を有するものである。
即ち、本発明の第三の実施の形態に係る半導体記憶装置は、シリコン基板1と、シリコン基板1上に堆積された絶縁膜を加工して形成された素子分離領域2と、厚さが自体の垂直断面における短辺幅よりも厚くかつ素子分離領域2の深さ方向寸法よりも薄く、上面に面方位(111)が現れたシリコン膜からなり、一の素子分離領域2と他の素子分離領域2との間に形成された能動素子形成領域3と、能動素子形成領域3上に形成されたゲート絶縁膜6と、ゲート絶縁膜6上に形成されたゲート電極7と、を備えている。
ゲート電極7に電圧を印加すると、チャネル8が形成されて、MOSFETは導通状態となる。
能動素子形成領域3となるシリコン膜の上面の山形形状部分は、面方位(111)が現れた形状であるため、多面体形状、即ち、ファセット(facet)形状を有しており、能動素子形成領域3の表面積が従来の構造よりも拡大している。
従って、図8に示すビット線に垂直な方向の断面における能動素子形成領域3の表面部分に相当するゲート幅Wが拡大し、従来の構造よりもMOSFETの駆動電流量を増大させることができる。
図9は、本発明の第四の実施の形態に係る半導体記憶装置のビット線に垂直な方向における断面構造を示した断面図である。
本発明の第四の実施の形態に係る半導体記憶装置は、前述の本発明の第一の実施の形態に係る半導体記憶装置の構造に、さらに、トンネル絶縁膜9、フローティングゲート(FG)10、二重ゲート間絶縁膜11及びコントロールゲート(CG)12を追加的に形成したEPROM、EEPROM等のメモリの構造を有するものである。この本発明の第四の実施の形態に係る半導体記憶装置を用いて、例えばNAND論理回路等の論理回路を構成することができる。
コントロールゲート12に電圧を印加すると、チャネル8が形成されて、フローティングゲート10への電子の出入りが可能な状態となる。
能動素子形成領域3となるシリコン膜の上面の山形形状部分は、面方位(111)が現れた形状であるため、多面体形状、即ち、ファセット形状を有しており、能動素子形成領域3の表面積が従来の構造よりも拡大している。
従って、図9に示すビット線に垂直な方向の断面における能動素子形成領域3の表面部分に相当するゲート幅Wが拡大し、従来の構造よりもEPROM、EEPROM等のメモリの制御電流量を増大させることができる。
本発明の第四の実施の形態に係る半導体記憶装置の製造工程においては、能動素子形成領域3を形成する工程の都合上、フローティングゲート(FG)10は、能動素子形成領域3の形成後に形成する必要がある。いわば「ゲート後作り」プロセスを採用する必要がある。
以上の各実施の形態においては、半導体装置の一例として半導体記憶装置について説明したが、本発明は、ロジックの半導体装置等、半導体装置全般に適用可能である。
1 半導体基板(シリコン基板)
2 素子分離領域(STI構造素子分離領域)
3 能動素子形成領域
4 絶縁膜(酸化シリコン膜)
5 フォトレジスト
6 ゲート絶縁膜
7 ゲート電極
8 チャネル
9 トンネル絶縁膜
10 フローティングゲート(FG)
11 二重ゲート間絶縁膜
12 コントロールゲート(CG)
2 素子分離領域(STI構造素子分離領域)
3 能動素子形成領域
4 絶縁膜(酸化シリコン膜)
5 フォトレジスト
6 ゲート絶縁膜
7 ゲート電極
8 チャネル
9 トンネル絶縁膜
10 フローティングゲート(FG)
11 二重ゲート間絶縁膜
12 コントロールゲート(CG)
Claims (5)
- シリコン基板と、
前記シリコン基板上に堆積された絶縁膜を加工して形成された素子分離領域と、
厚さが自体の垂直断面における短辺幅よりも厚くかつ前記素子分離領域の深さ方向寸法よりも薄く、上面に面方位(111)が現れたシリコン膜からなり、一の素子分離領域と他の素子分離領域との間に形成された能動素子形成領域と、
を備えていることを特徴とする半導体装置。 - 前記能動素子形成領域の上面部分は、多面体形状を有することを特徴とする請求項1に記載の半導体装置。
- 前記素子分離領域は、順テーパ形状を有することを特徴とする請求項1又は2に記載の半導体装置。
- シリコン基板上に絶縁膜を堆積し、
前記絶縁膜を加工して素子分離領域を形成するとともに、後に能動素子形成領域となる領域における前記シリコン基板の表面を露出させ、
露出させた前記シリコン基板の表面上にシリコン膜を、厚さが自体の垂直断面における短辺幅よりも厚くかつ前記素子分離領域の深さ方向寸法よりも薄くなるようにエピタキシャル成長させて、能動素子形成領域を形成する、
ことを含むことを特徴とする半導体装置の製造方法。 - 前記絶縁膜を加工して前記素子分離領域を形成する際に、前記絶縁膜を順テーパ形状に加工することを特徴とする請求項4に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006039368A JP2007220892A (ja) | 2006-02-16 | 2006-02-16 | 半導体装置及びその製造方法 |
US11/412,044 US20070187799A1 (en) | 2006-02-16 | 2006-04-27 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006039368A JP2007220892A (ja) | 2006-02-16 | 2006-02-16 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007220892A true JP2007220892A (ja) | 2007-08-30 |
Family
ID=38367521
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006039368A Abandoned JP2007220892A (ja) | 2006-02-16 | 2006-02-16 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20070187799A1 (ja) |
JP (1) | JP2007220892A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110084355A1 (en) * | 2009-10-09 | 2011-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Isolation Structure For Semiconductor Device |
CN102610521B (zh) * | 2011-01-19 | 2014-10-08 | 上海华虹宏力半导体制造有限公司 | 非对称高压mos器件的制造方法及结构 |
CN102751229B (zh) * | 2011-04-20 | 2015-09-30 | 中国科学院微电子研究所 | 浅沟槽隔离结构、其制作方法及基于该结构的器件 |
US20130071992A1 (en) * | 2011-09-21 | 2013-03-21 | Nanya Technology Corporation | Semiconductor process |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6281103B1 (en) * | 1993-07-27 | 2001-08-28 | Micron Technology, Inc. | Method for fabricating gate semiconductor |
EP1172856A1 (en) * | 2000-07-03 | 2002-01-16 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same |
US6882025B2 (en) * | 2003-04-25 | 2005-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained-channel transistor and methods of manufacture |
US6767831B1 (en) * | 2003-08-01 | 2004-07-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming cobalt salicides |
-
2006
- 2006-02-16 JP JP2006039368A patent/JP2007220892A/ja not_active Abandoned
- 2006-04-27 US US11/412,044 patent/US20070187799A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20070187799A1 (en) | 2007-08-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080805 |
|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20090202 |