JP2005167249A - 熱的安定性に優れるシリサイド膜の形成方法、その方法で形成されたシリサイド膜を備える半導体素子と半導体メモリ素子およびそれらの素子の製造方法 - Google Patents

熱的安定性に優れるシリサイド膜の形成方法、その方法で形成されたシリサイド膜を備える半導体素子と半導体メモリ素子およびそれらの素子の製造方法 Download PDF

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Abstract

【課題】 熱的安定性に優れるシリサイド膜を形成することができ、この方法で形成されたシリサイド膜を有する半導体素子、半導体メモリ素子は、シート抵抗が低く、かつ熱的安定性に優れる。さらに、それらの素子の製造方法を提供する。
【解決手段】 シリコン含有基板上にゲルマニウム膜とニッケル膜とを順次に積層した後、その結果物を熱処理して、ゲルマニウムを含むニッケルモノシリサイド膜を形成する方法を提供と、このように形成されたニッケルモノシリサイド膜を備える半導体素子と半導体メモリ素子およびこれら素子の製造方法。
【選択図】 図２

Description

本発明は、物質膜の形成方法に係り、さらに詳細には熱的安定性に優れるシリサイド膜の形成方法、その方法で形成されたシリサイド膜を備える半導体素子と半導体メモリ素子およびそれらの素子の製造方法に関する。
半導体装置の集積度が高くなるにつれて、半導体素子、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ）やキャパシタのサイズもサブミクロン以下に小さくなっている。
このように半導体素子のサイズがサブミクロン以下に小さくなるにつれて、半導体素子のコンタクト領域、例えば、ＭＯＳＦＥＴのゲート、ソースおよびドレインのコンタクト領域の寄生抵抗も増加する。寄生抵抗が増加すれば、ＲＣ遅延が増加して半導体素子の動作速度が低下する。
これにより、コンタクト領域にシリコン（Ｓｉ）と金属との反応生成物であるシリサイド膜を形成して、前記コンタクト領域の面抵抗と接触抵抗とを低下させる方法が広く使われている。
従来広く使われている代表的なシリサイドとして、チタンシリサイド（ＴｉＳｉ2）とコバルトシリサイド（ＣｏＳｉ2）とが挙げられる。これら二つのシリサイドは、全て半導体素子の高速動作に適した低い比抵抗値を有している。
しかし、ＴｉＳｉ2とＣｏＳｉ2とは、次のような短所を有している。
すなわち、ＴｉＳｉ2の場合、ブリッジングに起因した短絡が比較的容易に発生し、狭ライン効果（ｎａｒｒｏｗ ｌｉｎｅ ｅｆｆｅｃｔ）を示す。したがって、チタンシリサイド層を半導体素子に適用することは困難である。
ＣｏＳｉ2の場合、ＴｉＳｉ2より良好な特性を有しているが、その形成過程でシリコン消耗量が多いという短所を有している。したがって、ＣｏＳｉ2を浅い接合を有する半導体素子に適用し難い。
このようなＴｉＳｉ2とＣｏＳｉ2の問題を解決するため、最近、これらのシリサイドに代替可能な新たなシリサイドが紹介され、ニッケルモノシリサイド（ＮｉＳｉ）はそのうちの一つである。
ＮｉＳｉは、ＴｉＳｉ2やＣｏＳｉ2に類似した比抵抗（１４μΩ・ｃｍ）を有するとともに、ブリッジングによる問題点と、狭いライン効果とがないことが知られている。そして、シリコン消耗量もＣｏＳｉ2を形成するときよりはるかに少ないことが知られている。
しかし、このようなＮｉＳｉを半導体素子の製造工程に使用する場合、次のような問題点が生じる。
すなわち、半導体素子の製造過程において、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）膜のような層間絶縁膜を形成した後にはリフローのための熱処理工程が行われる。このとき、前記熱処理工程は、ＮｉＳｉを形成するときよりはるかに高い７００℃以上の温度で行われる。このような熱処理工程で、ＮｉＳｉが、比抵抗のはるかに高いＮｉＳｉ2に変換されるため、半導体素子の寄生抵抗が増加して半導体素子の性能が低下する。
本発明が解決しようとする第１の技術的課題は、前記従来の技術の問題点を改善するためのものであって、シート抵抗が低く、かつ熱的安定性に優れたシリサイド膜を備える半導体素子を提供することである。
本発明が解決しようとする第２の技術的課題は、このような半導体素子を含む半導体メモリ素子を提供することである。
本発明が解決しようとする第３の技術的課題は、前記半導体素子と前記半導体メモリ素子とに使われるシリサイド膜の製造方法を提供することである。
本発明が解決しようとする第４の技術的課題は、前記半導体素子の製造方法を提供することである。
本発明が解決しようとする第５の技術的課題は、前記半導体メモリ素子の製造方法を提供することである。
前記第１の技術的課題を解決するために、本発明は、シリコンを含有する基板にソースおよびドレインが形成されており、前記ソースおよびドレインの間の前記基板上にゲートを備える半導体素子において、前記ソース、ドレインおよびゲートのうちの少なくとも一つの表面に、ゲルマニウムを含むニッケルモノシリサイド膜が形成されていることを特徴とする半導体素子を提供する。
前記第２の技術的課題を解決するために、本発明は、トランジスタとそのトランジスタに連結されたデータ保存手段とを備える半導体メモリ素子において、前記トランジスタとデータ保存手段との間に、ゲルマニウムを含むニッケルシリサイド膜が介設されていることを特徴とする半導体メモリ素子を提供する。
ここで、前記データ保存手段は、キャパシタまたは磁気トンネル接合（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌｉｎｇ Ｊｕｎｃｔｉｏｎ：ＭＴＪ）セルのような磁気抵抗体であってもよい。したがって、前記半導体メモリ素子は、磁気メモリ素子であってもよい。また、前記半導体メモリ素子は、埋め込み型メモリ素子（ｅｍｂｅｄｄｅｄ ｍｏｍｏｒｙ ｄｅｖｉｃｅ）であってもよい。
前記トランジスタのドレインと前記キャパシタの下部電極とは、導電性プラグを通じて連結され、前記導電性プラグの表層にゲルマニウムを含むニッケルシリサイド膜が設けられていてもよい。また、前記ドレインの表層にゲルマニウムを含むニッケルシリサイド膜が設けられていてもよい。
本発明は、前記第３の技術的課題を解決するために、シリコンを含有する基板上に前記シリコンと金属との反応物に吸収される臨時膜を形成する第１段階と、前記臨時膜の上に後続の熱処理段階で前記シリコンと反応する金属膜を形成する第２段階と、前記金属膜が形成された結果物を熱処理して前記基板の表層に金属シリサイド膜を形成する第３段階とを含むことを特徴とするシリサイド膜の形成方法を提供する。
前記基板は、単結晶シリコン基板、ポリシリコン基板、ドーピングされたシリコン基板、非晶質シリコン基板、シリコンゲルマニウム（ＳｉXＧｅ1-X）基板、シリコン窒化物（ＳｉXＮ1-X）基板およびシリコンカーバイド（ＳｉＣ）基板よりなる群から選ばれる１種である。
前記第３段階は、前記金属膜が形成された結果物を、３００〜１,０００℃かつ窒素ガス雰囲気下で急速熱アニーリング（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ：ＲＴＡ）方式によって１０〜９０秒間熱処理して行うことができる。
前記第４の技術的課題を解決するために、本発明は、シリコンを含有する基板上にゲート絶縁膜とゲート電極とを含むゲート積層物を形成する第１段階と、前記ゲート積層物の周りの前記基板に浅い不純物層を形成する第２段階と、前記ゲート積層物の側面にゲートスペーサを形成する第３段階と、前記ゲートスペーサの周りの浅い不純物層に深い不純物層を形成して前記浅い不純物層と前記深い不純物層とからなるソースおよびドレインを形成する第４段階と、前記ソース、ドレインおよびゲート電極のうち少なくとも一つの表層にゲルマニウムを含むニッケルシリサイド膜を形成する第５段階とを含むことを特徴とするトランジスタの形成方法を提供する。
このとき、前記第５段階は、前記基板上に前記ソースおよびドレインと前記ゲート積層物とを覆い、前記シリコンと金属との反応物に吸収されるゲルマニウム（Ｇｅ）膜を形成する段階と、前記Ｇｅ膜上にニッケル膜を形成する段階と、前記ニッケル膜が形成された結果物を熱処理する段階とを含むことができる。このとき、前記ニッケル膜が形成された結果物は、３００〜１,０００℃かつ窒素ガス雰囲気下でＲＴＡ方式で１０〜９０秒間熱処理することができる。
本発明は、前記第５の技術的課題を解決するために、シリコンを含有する基板にトランジスタを形成する第１段階と、前記基板上に前記トランジスタを覆う層間絶縁層を形成する第２段階と、前記層間絶縁層に前記トランジスタの一部が露出されるコンタクトホールを形成する第３段階と、前記コンタクトホールを導電性プラグで充填する第４段階と、前記導電性プラグの表層にＴｉＳｉ、ＣｏＳｉおよびＮｉＳｉより熱的安定性に優れたシリサイド膜を形成する第５段階と、前記層間絶縁層上に前記導電性プラグの全面と接触するデータ保存手段を形成する第６段階とを含むことを特徴とする半導体メモリ素子の製造方法を提供する。
前記第２段階において、前記層間絶縁層を形成する前に、前記コンタクトホールを通じて露出される前記トランジスタの一部にＴｉＳｉ、ＣｏＳｉおよびＮｉＳｉより熱的安定性に優れたシリサイド膜を形成してもよい。
前記データ保存手段は、キャパシタまたはＭＴＪセルであってもよい。また、前記シリサイド膜は、ゲルマニウムを含むニッケルシリサイド膜で形成してもよい。
前記ゲルマニウムを含むニッケルシリサイド膜は、前記ゲルマニウムを含むニッケルシリサイド膜が形成される下部物質膜の上に前記ゲルマニウムを含むニッケルシリサイド膜に吸収されるＧｅ膜を形成する段階と、前記Ｇｅ膜上にニッケル膜を形成する段階と、前記ニッケル膜が形成された結果物を熱処理する段階と、前記残留するニッケル膜を除去する段階とを含む工程によって形成してもよい。
本発明によるシリサイド形成方法は、Ｇｅ膜をＮｉ膜とシリコン含有基板の間に蒸着した後、熱処理してＮｉＳｉ膜を形成する。この本発明を利用すれば、シート抵抗が低く、かつ熱的安定性に優れる半導体素子を製作することができる。したがって、本発明のシリサイド膜の形成方法を、現在、生産されている半導体素子、半導体メモリ素子および次世代素子に適用する場合、高品質の素子を効果的に製作できるだけでなく、素子の性能を極大化させて製品競争力を向上させることができる。
以下、本発明の実施形態による熱的安定性に優れるシリサイド膜の形成方法、その方法で形成したシリサイド膜が適用された半導体素子と半導体メモリ素子、およびそれらの素子の製造方法を、添付された図面を参照して詳細に説明する。なお、図面に示された層や領域の厚さは、明細書の明確性のために誇張して示した。
まず、図１および図２を参照して、本発明の実施形態によるシリサイド膜の形成方法を説明する。
図１に示すとおり、シリコン（Ｓｉ）を含む基板１０の上に臨時膜１２を形成する。臨時膜１２は、後の工程でシリサイド膜が形成されるときにシリサイド膜に吸収される。したがって、前記シリサイド膜が形成されると臨時膜１２は消失する。臨時膜１２は、前記シリサイド膜が形成された後に残っていてもよいが、その厚さは膜と言えないほど極めて薄い。次いで、臨時膜１２の上にシリサイドを形成する金属膜１４を形成する。基板１０と金属膜１４とは、後続熱処理工程で互いに反応して金属化合物、すなわちシリサイド膜を形成する。この工程において、臨時膜１２は、前記シリサイド膜に吸収されて前記シリサイド膜の熱的安定性を向上させる。したがって、臨時膜１２は、前記シリサイド膜との相溶性が良好で、シリサイドと溶融混合される物質で形成することが望ましい。基板１０は、単結晶シリコン基板、ポリシリコン基板、ドーピングされたシリコン基板、非晶質シリコン基板、シリコンゲルマニウム（ＳｉXＧｅ1-X）基板、シリコンナイトライド（ＳｉXＮ1-X）基板またはシリコンカーバイド（ＳｉＣ）基板等のシリコンを含む基板であれば、何れも使用することができる。金属膜１４は、所定厚さのニッケル（Ｎｉ）膜で形成することができる。臨時膜１２を構成する物質は、基板１０と金属膜１４とを構成する物質によって変わる。前記のように、基板１０がシリコンを含む基板で形成され、金属膜１４がニッケル膜で形成される場合、臨時膜１２は、所定厚さのＧｅ膜で形成することができる。本発明のシリサイド膜の形成方法が適用される分野によって異なるが、臨時膜１２がニッケル膜で形成される場合、臨時膜１２の厚さは１ｎｍ以上に形成することができ、２〜１０ｎｍ程度の厚さに形成することが望ましい。
臨時膜１２と金属膜１４とは、電子ビーム蒸発器を使用して形成することができるが、厚さの調節が容易なＣＶＤ、ＰＶＤ、ＭＯＣＶＤ、ＭＢＥまたはスパッタリングによって形成することが望ましい。
前記のように、基板１０上に臨時膜１２および金属膜１４を順次形成した後、その結果物を所定の温度で所定の時間加熱する。例えば、臨時膜１２が厚さ２〜１０ｎｍのＧｅ膜であり、金属膜１４が厚さ３０ｎｍ程度のニッケル膜である場合、窒素ガス雰囲気下、３００〜１０００℃で３０秒間、臨時膜１２と金属膜１４とが順次に積層されて形成された積層体を急速熱処理する。この過程で、金属膜１４の成分と、基板１０の成分とが、互いに反応して、図２に示すように、基板１０上に、金属膜１４の成分と基板１０の成分とを含むシリサイド膜１６が形成される。このようなシリサイド膜１６の形成過程で、臨時膜１２の成分はシリサイド膜１６に拡散されて、シリサイド膜１６は臨時膜１２の成分を含む。これにより、シリサイド膜１６の形成過程が完了する間に、臨時膜１２は完全に消失する。
一方、シリサイド膜１６の形成過程が完了した後にも臨時膜１２が残留してもよいが、シリサイド膜１６の形成過程で臨時膜１２がシリサイド膜１６にほとんど吸収される。そのため、シリサイド膜１６の形成過程が完了した後、残りの臨時膜の厚さは最初に形成された臨時膜１２の厚さに比べて極めて薄く、膜として何らの意味もない。したがって、シリサイド膜１６の特性は、シリサイド膜１６の形成後に残った臨時膜から大きい影響を受けない。
シリサイド膜１６は、ＮｉＳｉ膜であることが望ましい。金属膜１４は、シリサイド膜１６の形成過程で完全に消尽されることが望ましいが、図２に示すように、その一部１４ａが残留してもよい。シリサイド膜１６の形成過程が完了した後、シリサイド膜１６上に残っている残留金属膜１４ａは、所定の方法、例えば、湿式エッチングで除去することができる。
下記の説明は、シリサイド膜１６がＮｉＳｉ膜であるときの各種の重要な物理的特性に関するものである。
前述したように、金属膜１４と臨時膜１２としてそれぞれニッケル膜とＧｅ膜とを使用してＮｉＳｉ膜（以下、本発明のＮｉＳｉという）を形成する場合、ＮｉＳｉ膜の自由エネルギーは、従来の方法で形成したＮｉＳｉ（以下、従来のＮｉＳｉという）より増加する。
図３および図４は、それぞれ従来のＮｉＳｉと、本発明のＮｉＳｉとが、それぞれＮｉＳｉ2に変わるときの自由エネルギー変化を示す。
図３および図４に示すとおり、従来のＮｉＳｉがＮｉＳｉ2に変わるときの自由エネルギー変化（△Ｇ1）より本発明のＮｉＳｉがＮｉＳｉ2に変わるときの自由エネルギー変化（△Ｇ2）がはるかに大きいことが分かる。このような事実から、本発明のＮｉＳｉが、従来のＮｉＳｉより熱的にはるかに安定であることが分かる。
図５は、本発明のＮｉＳｉと従来のＮｉＳｉとに対するシート抵抗の測定結果を表す図面である。図５から、各ＮｉＳｉを形成するときのアニーリング温度によって各ＮｉＳｉのシート抵抗が変化する様相が分かる。シート抵抗は、シート抵抗測定器を利用し、４箇所で測定した。図５において、参照符号△は、３０ｎｍのニッケル膜を使用した従来のＮｉＳｉのシート抵抗変化を表す。そして、参照符号□は、２ｎｍのＧｅ膜と３０ｎｍのニッケル膜とを使用した本発明のＮｉＳｉ（以下、第１ＮｉＳｉという）のシート抵抗変化を表す。また、参照符号○は、５ｎｍのＧｅ膜と３０ｎｍのニッケル膜とを使用した本発明のＮｉＳｉ（以下、第２ＮｉＳｉという）のシート抵抗変化を表す。
図５に示すとおり、従来のＮｉＳｉのシート抵抗は、７００℃まで一定であり、それ以上の温度で急に高くなることが分かる。一方、前記第１ＮｉＳｉおよび第２ＮｉＳｉのシート抵抗は、７５０℃まで一定であり、それ以上の温度で徐々に高くなることが分かる。
図５に示された結果から、前記第１ＮｉＳｉおよび第２ＮｉＳｉの場合、アニーリング温度が高くなるにしたがって発生するシート抵抗の減少を効果的に防止できることが分かる。
次いで、色々な温度で熱処理して形成した従来のＮｉＳｉ、前記第１ＮｉＳｉおよび前記第２ＮｉＳｉに対する視射角Ｘ線回折（Ｇｌａｎｃｉｎｇ ａｎｇｌｅ Ｘ−ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ：ＧＸＲＤ）の結果を説明する。
図６は、従来のＮｉＳｉに対するＧＸＲＤ結果を示し、図７および図８は、それぞれ前記第１ＮｉＳｉおよび第２ＮｉＳｉに対するＧＸＲＤ結果を示す。図６ないし図７において、参照符号□はＮｉＳｉに対するピークを表し、参照符号○はＮｉＳｉ2に対するピークを表す。
図６に示すとおり、従来のＮｉＳｉの場合、ＲＴＡ温度が６００℃になるまで、ＮｉＳｉのみ存在することが分かる。しかし、ＲＴＡ温度が７００℃以上になれば、ＮｉＳｉとＮｉＳｉ2とが共に存在することが分かり、特に、ＲＴＡ温度が８００℃以上である場合には、ＮｉＳｉ2のみ存在することが分かる。
このような結果から、従来のＮｉＳｉの場合、その形成温度が７００℃になってＮｉＳｉの一部がＮｉＳｉ2に変わることが分かる。
一方、図７および図８を参照すれば、図６に示された従来のＮｉＳｉのＧＸＲＤ結果と、本発明のＮｉＳｉのＧＸＲＤ結果とは、相当に異なるということが分かる。
具体的に、図７に示すように、前記第１ＮｉＳｉの場合、形成温度が８００℃になってもＮｉＳｉのみ存在することが分かり、８５０℃になってＮｉＳｉとＮｉＳｉ2が共存し、９００℃になってＮｉＳｉ2のみ存在することが分かる。このような結果は、第１ＮｉＳｉの形成温度が８５０℃になると第１ＮｉＳｉの一部がＮｉＳｉ2に変わり、形成温度が９００℃になって第１ＮｉＳｉの全てがＮｉＳｉ2に変わることを意味する。
次いで、図８に示すとおり、厚さ５ｎｍのＧｅ膜を使用して形成した前記第２ＮｉＳｉの場合、従来のＮｉＳｉはもとより、前記第１ＮｉＳｉの場合よりも望ましい形成温度の範囲がさらに増大することが分かる。
すなわち、前記第２ＮｉＳｉの場合、形成温度が８５０℃になるまではＮｉＳｉのみ存在し、形成温度が８５０℃になってＮｉＳｉとＮｉＳｉ2が共存することが分かる。これは、すなわち第２ＮｉＳｉの形成温度が８５０℃になって一部のＮｉＳｉがＮｉＳｉ2に変わることを意味する。
図６ないし図８に示した結果から、Ｇｅ膜を利用してＮｉＳｉを形成する場合、そうでないときよりＮｉＳｉがＮｉＳｉ2に変わる温度が高くなることが分かる。また、Ｇｅ膜を利用してＮｉＳｉを形成するときも、Ｇｅ膜を厚く形成するほどＮｉＳｉがＮｉＳｉ2に変わる温度が高くなることが分かる。
図９ないし図１１は、７００℃で３０秒間ＲＴＡ方式で熱処理して形成した、従来のＮｉＳｉ、前記第１ＮｉＳｉ（ＳＦ１）および前記第２ＮｉＳｉ（ＳＦ２）のそれぞれの断面を示す透過電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ：ＴＥＭ）写真である。
図９から、従来のＮｉＳｉの場合、ＮｉＳｉとＳｉ基板の間の界面が非常に粗いことが分かる。また、左側下段に示した高解像度電子顕微鏡（Ｈｉｇｈ Ｒｅｓｏｌｕｔｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ：ＨＲＥＭ）映像から、従来のＮｉＳｉの場合、ＮｉＳｉとＮｉＳｉ2とが共存していることが分かる。特に、ＮｉＳｉ2が存在する部分は、ＮｉＳｉが存在する部分より基板の深さ方向にさらに多く形成されていることが分かる。これは、ＮｉＳｉ2が生成するとき、ＮｉＳｉが生成されるときより多量のシリコン（Ｓｉ）が消費されるためである。これにより、従来のＮｉＳｉと基板の間に粗い界面が形成される主要原因は、ＮｉＳｉ2の生成と言える。
一方、図１０は前記第１ＮｉＳｉ（ＳＦ１）の場合を示し、図１１は前記第２ＮｉＳｉ（ＳＦ２）の場合を示し、これらの図から、前記第１ＮｉＳｉおよび第２ＮｉＳｉ（ＳＦ１，ＳＦ２）の場合、図９に示した従来のＮｉＳｉの場合よりもＮｉＳｉと基板の間の界面の均一度がはるかに優秀であることが分かる。
図９ないし図１１に示す結果から、ゲルマニウムを使用してＮｉＳｉを形成する場合が、そうでない場合よりＮｉＳｉと基板の間の界面の均一度がはるかに優秀であることが分かる。
図１２は、７００℃で３０秒間ＲＴＡ方式で熱処理して形成した第２ＮｉＳｉ膜（ＳＦ２）に対する走査透過電子顕微鏡（Ｓｃａｎｎｉｎｇ ＴＥＭ：ＳＴＥＭ）のＺ−コントラスト映像（以下、ＳＴＥＭ映像という）を示す。そして、図１３は、第２ＮｉＳｉ膜（ＳＦ２）の色々な位置で測定したエネルギー分散Ｘ線分光スペクトル（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸＳ）プロファイルを示す。図１３に示したＥＤＸＳプロファイルは、図１２に示した直線Ｌに沿って測定したものであって、直線Ｌに沿って上方から下方に測定した。図１３において、参照符号□は第２ＮｉＳｉ膜（ＳＦ２）におけるニッケル分布を表し、参照符号◇は第２ＮｉＳｉ膜（ＳＦ２）におけるシリコン分布を表す。そして、参照符号○は、第２ＮｉＳｉ膜（ＳＦ２）におけるゲルマニウム分布を表す。
図１２を参照すれば、第２ＮｉＳｉ膜（ＳＦ２）のコントラストが一定であることが分かるが、これは、第２ＮｉＳｉ膜（ＳＦ２）を構成する成分が膜全体にわたって均一に分布していることを意味する。
図１３から、第２ＮｉＳｉ膜（ＳＦ２）にゲルマニウムが含まれていることが分かる。そして、ゲルマニウム分布曲線○に、第１ピークｐ１および第２ピークｐ２が見られるが、第１ピークｐ１は第２ＮｉＳｉ膜（ＳＦ２）の表面に対応し、第２ピークｐ２は第２ＮｉＳｉ膜（ＳＦ２）と基板との界面に該当する。これにより、第２ＮｉＳｉ膜（ＳＦ２）にゲルマニウムが均一に分布し、第２ＮｉＳｉ膜（ＳＦ２）の表面と、第２ＮｉＳｉ膜（ＳＦ２）と基板との界面にさらに多くのゲルマニウムが分布していることが分かる。
一方、ゲルマニウム分布曲線○から第２ＮｉＳｉ膜（ＳＦ２）に含まれるゲルマニウム含有量を計算すれば、２.５〜３％のゲルマニウムが第２ＮｉＳｉ膜（ＳＦ２）に均一に分布していることが分かる。
このように、第２ＮｉＳｉ膜（ＳＦ２）にゲルマニウムが含まれているので、第２ＮｉＳｉ膜（ＳＦ２）はＮｉＳｉ1-XＧｅXと表わすことができる。
図１４は、７００℃で３０秒間ＲＴＡ方式で熱処理して形成した第１ＮｉＳｉ膜（ＳＦ１）に対するＳＴＥＭ映像を示す。そして、図１５は、第１ＮｉＳｉ膜（ＳＦ１）の色々な位置で測定したＥＤＸＳプロファイルを示す。
図１５に示したＥＤＸＳプロファイルは、図１４に示した直線Ｌ１に沿って測定したものであって、直線Ｌ１に沿って上方から下方に測定した。図１５において、参照符号□は、第１ＮｉＳｉ膜（ＳＦ１）におけるニッケル分布を表し、参照符号◇は、第１ＮｉＳｉ膜（ＳＦ１）におけるシリコン分布を表す。そして、参照符号○は、第１ＮｉＳｉ膜（ＳＦ１）におけるゲルマニウム分布を表す。
図１４から、第１ＮｉＳｉ膜（ＳＦ１）の二つの部分Ｐ１，Ｐ２が互いにコントラストが異なることが分かるが、これは、第１ＮｉＳｉ膜（ＳＦ１）内に相異なる組成を有する二つの層が存在することを意味する。
図１５に示したＥＤＸＳの定量分析によって、明るいコントラストを有する第２部分Ｐ２に２〜３％のゲルマニウムが存在し、これに対して、第２部分Ｐ２に比べて相対的に暗いコントラストを有する第１部分Ｐ１にはゲルマニウムが存在していないことが分かる。
すなわち、基板と第１ＮｉＳｉ膜（ＳＦ１）の間の界面である第１部分Ｐ１にＮｉＳｉ1-XＧｅXが存在し、第２部分Ｐ２には主にＮｉＳｉのみ存在することが分かる。
図１５のゲルマニウム分布曲線（○）から、第２ＮｉＳｉ膜（ＳＦ２）と同様に、基板と第１ＮｉＳｉ膜（ＳＦ１）の界面の付近と表面とにゲルマニウムが存在することが分かるが、第２ＮｉＳｉ膜（ＳＦ２）と比較するとき、第１ＮｉＳｉ膜（ＳＦ１）におけるゲルマニウム含有量は、その程度ははるかに劣ることが分かる。
一方、実際の半導体素子の製造工程において、第１ＮｉＳｉ膜（ＳＦ１）または第２ＮｉＳｉ膜（ＳＦ２）のようなシリサイド膜が形成された後、層間絶縁層の形成のための層間絶縁層のリフロー工程が行われる。前記リフロー工程は、第１ＮｉＳｉ膜（ＳＦ１）または第２ＮｉＳｉ膜（ＳＦ２）の形成工程に比べて長時間かつ高温の熱処理工程を伴う。
第１ＮｉＳｉ膜（ＳＦ１）または第２ＮｉＳｉ膜（ＳＦ２）を適用して形成した半導体素子が、従来のＮｉＳｉを適用した半導体素子より優秀な性能を有するためには、前記リフロー工程のような後続の高温工程における第１ＮｉＳｉ膜（ＳＦ１）および第２ＮｉＳｉ膜（ＳＦ２）の熱的安定性が確保されなければならない。
後続の高温工程における第１ＮｉＳｉ膜（ＳＦ１）および第２ＮｉＳｉ膜（ＳＦ２）の熱的安定性の確保如何を検証し、従来のＮｉＳｉ膜と比較するために、次のような実験を行った。
第一に、従来のＮｉＳｉ膜、第１ＮｉＳｉ膜（ＳＦ１）および第２ＮｉＳｉ膜（ＳＦ２）を形成した。このとき、各ＮｉＳｉ膜は、５５０℃の温度で３０秒間ＲＴＡ処理して形成した。そして、各ＮｉＳｉ膜を形成した後、未反応のＮｉは除去した。
第二に、このように形成した従来のＮｉＳｉ膜、第１ＮｉＳｉ膜（ＳＦ１）および第２ＮｉＳｉ膜（ＳＦ２）を４つの温度で、例えば、５５０℃、６００℃、６５０℃および７００℃で３０分ずつ熱処理した。この熱処理は、管状炉中で窒素ガス雰囲気下に行った。そして、前記各温度での熱処理が完了する毎に、従来のＮｉＳｉ膜と第１ＮｉＳｉ膜（ＳＦ１）および第２ＮｉＳｉ膜（ＳＦ２）のシート抵抗を測定した。
図１６は、このように測定した従来のＮｉＳｉ膜、第１ＮｉＳｉ膜（ＳＦ１）および第２ＮｉＳｉ膜（ＳＦ２）のそれぞれのシート抵抗を表す。図１６において、参照符号□は従来のＮｉＳｉ膜に対するものであり、参照符号△は第１ＮｉＳｉ膜（ＳＦ１）に対するものであり、参照符号○は第２ＮｉＳｉ膜（ＳＦ２）に対するものである。
図１６に示すとおり、従来のＮｉＳｉ膜、第１ＮｉＳｉ膜（ＳＦ１）および第２ＮｉＳｉ膜（ＳＦ２）に対する熱処理温度が高くなるにつれて、従来のＮｉＳｉ膜のシート抵抗□は増加するのに対して、第１ＮｉＳｉ膜および第２ＮｉＳｉ膜（ＳＦ１，ＳＦ２）のシート抵抗△,○は、従来のＮｉＳｉ膜のシート抵抗□より減少するだけでなく、従来のＮｉＳｉ膜よりはるかに緩やかに増加した。特に、熱処理温度が７００℃になると従来のＮｉＳｉ膜のシート抵抗は急増したのに対して、第１ＮｉＳｉ膜および第２ＮｉＳｉ膜（ＳＦ１，ＳＦ２）のシート抵抗はあまり変わらなかった。
このような結果から、後続の熱処理工程における第１ＮｉＳｉ膜および第２ＮｉＳｉ膜（ＳＦ１，ＳＦ２）の熱的安定性は、従来のＮｉＳｉよりはるかに高いことが分かる。
一方、図１６において、第１ＮｉＳｉ膜および第２ＮｉＳｉ膜（ＳＦ１，ＳＦ２）の熱的安定性を比較すれば、第１ＮｉＳｉ膜（ＳＦ１）のシート抵抗が第２ＮｉＳｉ膜（ＳＦ２）のシート抵抗より低く、第１ＮｉＳｉ膜（ＳＦ１）が第２ＮｉＳｉ膜（ＳＦ２）より熱的に安定であることが分かる。これは、本発明によるＮｉＳｉ膜の形成工程において、Ｇｅ膜を薄く形成するほどＮｉＳｉ膜の熱的安定性は高くなることを意味する。
次いで、前述したような本発明の実施形態によるシリサイド膜の形成方法が適用された半導体素子の製造方法を説明する。
図１７ないし図２０は、本発明の実施形態によるシリサイド膜の形成方法が適用されたＭＯＳＦＥＴの製造方法を段階別に表す。
図１７に示すとおり、前述したようなシリコンを含む基板４０を活性領域とフィールド領域とに区分した後、前記フィールド領域に素子分離膜（図示せず）を形成し、前記活性領域上に、ゲート絶縁膜４２とゲート電極Ｇとを含むゲート積層物を形成する。このようなゲート積層物をマスクとして使用して、基板４０の前記活性領域に浅い導電性不純物層を形成する。次に、前記ゲート積層物の側面にゲートスペーサ４４を形成する。前記ゲート積層物とゲートスペーサ４４とをマスクとして使用して、基板４０の前記活性領域に深い導電性不純物層を形成する。これにより、基板４０の前記活性領域にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）状のソース領域Ｓおよびドレイン領域Ｄが形成される。
次いで、図１８および図１９に示したように、基板４０上に、前記ゲート積層物とゲートスペーサ４４とを覆うＧｅ膜４６とニッケル膜４８とを順次に形成する。Ｇｅ膜４６は、１ｎｍ以上、望ましくは２〜１０ｎｍの厚さに形成することができる。そして、ニッケル膜４８は、３０ｎｍの厚さに形成することができるが、所望のシリサイド膜の厚さによって変えることができる。ニッケル膜４８の代わりに、シリコンと反応してシリサイドを形成する他の金属膜が形成されてもよい。このとき、Ｇｅ膜４６も、前記他の金属膜とシリコンとの反応物の熱的安定性を高める物質膜に代替してもよい。
Ｇｅ膜４６とニッケル膜４８とを順次に積層した後、その結果物を前記のような条件でＲＴＡ処理する。シリサイド反応は、シリコンを含む物質膜でのみ起こるので、前記ＲＴＡ処理過程において、ニッケルシリサイド反応は、ニッケルがシリコンと反応するゲート電極Ｇ、ソースおよびドレイン領域Ｓ，Ｄでのみ選択的に起こる。これにより、図２０に示すように、ソースおよびドレイン領域Ｓ，Ｄおよびゲート電極Ｇの上にのみＮｉＳｉ膜５０が形成される。ＮｉＳｉ膜５０が形成された後、残りのニッケル膜４８は湿式エッチングで除去する。ＮｉＳｉ膜５０は、前述した第１ＮｉＳｉ膜（ＳＦ１）または第２ＮｉＳｉ膜（ＳＦ２）と同じであるので、ＮｉＳｉ膜５０の相転移に必要な活性エネルギーは、従来のＮｉＳｉ膜より高くなる。したがって、ＮｉＳｉ膜５０は、従来のＮｉＳｉより熱的に安定である。
次いで、半導体メモリ素子の製造方法に、本発明の実施形態によるシリサイド膜の形成方法が適用された例を説明する。
図２１は、一つのトランジスタと一つのキャパシタとを含む半導体メモリ素子の製造方法に、本発明の実施形態によるシリサイド膜の形成方法を適用した場合を示す。
図２１に示すとおり、半導体基板４０の所定領域上にフィールド酸化膜５２を形成する。フィールド酸化膜５２の間の半導体基板４０上に、ゲート絶縁膜４２とゲート電極Ｇとを含むゲート積層物を形成する。前記ゲート積層物とフィールド酸化膜５２の間の基板４０に、ソース領域Ｓおよびドレイン領域Ｄを形成する。ソース領域Ｓ、ドレイン領域Ｄおよびゲート電極Ｇの表層に、前述した本発明によるシリサイド膜の形成方法によってＮｉＳｉ膜５０を形成する。ＮｉＳｉ膜５０が形成された結果物の全面に層間絶縁層５４を形成した後、層間絶縁層５４にドレイン領域ＤのＮｉＳｉ膜５４が露出されるコンタクトホールｈを形成する。層間絶縁層５４は、例えば、ＢＰＳＧ膜で形成することができる。コンタクトホールｈを導電性プラグ５６で充填した後、導電性プラグ５６の上面に本発明の実施形態によるシリサイドの形成方法を利用してＮｉＳｉ膜５８を形成する。導電性プラグ５６は、層間絶縁層５４上に拡張されるように形成してもよい。層間絶縁層５４上に、ＮｉＳｉ膜５８の全面と接触するキャパシタＣを形成する。キャパシタＣの下部電極（図示せず）は、単純な積層型だけでなくシリンダー状や円筒状のように多様な形態に形成することができる。そして、このような下部電極とＮｉＳｉ膜５８の間に、拡散防止膜のような他の物質膜がさらに形成されていてもよい。また、キャパシタＣの誘電膜は、強誘電膜より形成することが望ましい。前記誘電膜の種類によって、キャパシタＣの上部および下部電極の材質を変えることができる。
本発明の実施形態によるシリサイド膜の形成方法は、図２１に示したような形態の半導体メモリ素子と異なるメモリ素子にも適用することができる。例えば、磁気メモリ素子（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の製造方法において、スイッチング素子のトランジスタと磁気抵抗体、例えば、ＭＴＪセルの接触面に本発明のシリサイドの形成方法によってゲルマニウムを含むＮｉＳｉ膜を形成することができる。
前記説明において、多くの事項を具体的に記載したが、それらの記載事項は発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されなければならない。例えば、当業者ならば、ＮｉＳｉ膜が形成される位置によってその厚さを異なるものとし、また、Ｇｅ膜の厚さも異なるものとすることを容易に想到することができる。また、ＭＯＳＦＥＴではない他のトランジスタの製造方法にも、前述した本発明のシリサイドの形成方法を適用することができる。したがって、本発明の範囲は、前記の実施形態に限定されず、特許請求の範囲に記載された技術的思想によって決定されなければならない。
本発明は、各種の電子製品に基本素子として使われる素子、例えば、トランジスタ、メモリチップ、キャパシタなどの製造に適用可能である。
本発明の実施形態によるシリサイド膜の形成方法を段階別に示す断面図である。 本発明の実施形態によるシリサイド膜の形成方法を段階別に示す断面図である。 従来の技術によってＮｉＳｉ膜をＮｉＳｉ2膜に変化させる場合の自由エネルギーの変化量を表すグラフである。 本発明の実施形態によるシリサイド膜の形成方法で形成したＮｉＳｉ膜をＮｉＳｉ2膜に変化させる場合の自由エネルギーの変化量を表すグラフである。 従来の技術および本発明の実施形態に係るシリサイド膜の形成方法において、アニーリング温度によるシリサイド膜のシート抵抗変化を表すグラフである。 従来のシリサイド膜の形成方法によって形成したニッケルシリサイド膜のＸ線回折による分析結果を表すグラフである。 本発明の実施形態に係るシリサイド膜の形成方法によって、２ｎｍのＧｅ膜を使用して形成したニッケルシリサイド膜のＸ線回折による分析結果を表すグラフである。 本発明の実施形態に係るシリサイド膜の形成方法によって、５ｎｍのＧｅ膜を使用して形成したニッケルシリサイド膜のＸ線回折による分析結果を表すグラフである。 従来の技術によって、３０ｎｍのニッケルを使用して形成したニッケルシリサイド膜のＴＥＭ写真である。 本発明の実施形態によるシリサイド膜の形成方法によって、２ｎｍのＧｅ膜を使用して形成したニッケルシリサイド膜のＴＥＭ写真である。 本発明の実施形態によるシリサイド膜の形成方法によって、５ｎｍのＧｅ膜を使用して形成したニッケルシリサイド膜のＴＥＭ写真である。 本発明の実施形態によるシリサイド膜の形成方法によって、５ｎｍのＧｅ膜を使用して形成したニッケルシリサイド膜のＳＴＥＭ写真である。 本発明の実施形態によるシリサイド膜の形成方法によって、５ｎｍのＧｅ膜を使用して形成したニッケルシリサイド膜の成分分布を示すＥＤＸＳのプロファイルを表すグラフである。 本発明の実施形態によるシリサイド膜の形成方法によって、２ｎｍのＧｅ膜を使用して形成したニッケルシリサイド膜のＳＴＥＭ写真である。 本発明の実施形態によるシリサイド膜の形成方法によって、２ｎｍのＧｅ膜を使用して形成したニッケルシリサイド膜の成分分布を示すＥＤＸＳのプロファイルを表すグラフである。 従来の技術によるニッケルシリサイド膜の形成方法と、本発明の実施形態によるシリサイド膜の形成方法とによって、それぞれ２ｎｍおよび５ｎｍのＧｅ膜を使用して形成したニッケルシリサイド膜における後続熱処理温度によるシート抵抗の変化を表すグラフである。 本発明の実施形態によるシリサイド膜の形成方法をトランジスタ製造方法に適用した例を示す断面図である。 本発明の実施形態によるシリサイド膜の形成方法をトランジスタ製造方法に適用した例を示す断面図である。 本発明の実施形態によるシリサイド膜の形成方法をトランジスタ製造方法に適用した例を示す断面図である。 本発明の実施形態によるシリサイド膜の形成方法をトランジスタ製造方法に適用した例を示す断面図である。 本発明の実施形態によるシリサイド膜の形成方法で形成したシリサイド膜を備える半導体メモリ素子の断面図である。
符号の説明
１０ 基板
１４ａ 残留金属膜
１６ シリサイド膜

Claims (25)

  1. シリコンを含有する基板にソースおよびドレインが形成されており、前記ソースおよびドレインの間の前記基板上にゲートを備える半導体素子において、
    前記ソース、ドレインおよびゲートのうちの少なくとも一つの表面に、ゲルマニウムを含むニッケルモノシリサイド膜が形成されていることを特徴とする半導体素子。
  2. トランジスタとそのトランジスタに連結されたデータ保存手段とを備える半導体メモリ素子において、
    前記トランジスタとデータ保存手段との間に、ゲルマニウムを含むニッケルシリサイド膜が介設されていることを特徴とする半導体メモリ素子。
  3. 前記トランジスタのドレインと前記キャパシタの下部電極とは、導電性プラグを通じて連結され、前記導電性プラグの表層にゲルマニウムを含むニッケルシリサイド膜が設けられていることを特徴とする請求項２に記載の半導体メモリ素子。
  4. 前記ドレインの表層にゲルマニウムを含むニッケルシリサイド膜が設けられていることを特徴とする請求項３に記載の半導体メモリ素子。
  5. トランジスタと磁気抵抗体とを備える磁気メモリ素子において、
    前記トランジスタと前記磁気抵抗体との間にゲルマニウムを含むニッケルシリサイド膜が介設されていることを特徴とする磁気メモリ素子。
  6. 前記磁気抵抗体は、磁気トンネル接合セルであることを特徴とする請求項５に記載の磁気メモリ素子。
  7. シリコンを含有する基板上に前記シリコンと金属との反応物に吸収される臨時膜を形成する第１段階と、
    前記臨時膜の上に後続の熱処理段階で前記シリコンと反応する金属膜を形成する第２段階と、
    前記金属膜が形成された結果物を熱処理して前記基板の表層に金属シリサイド膜を形成する第３段階と、を含むことを特徴とするシリサイド膜の形成方法。
  8. 前記臨時膜は、ゲルマニウム膜であることを特徴とする請求項７に記載のシリサイド膜の形成方法。
  9. 前記金属膜は、ニッケル膜であることを特徴とする請求項７または８に記載のシリサイド膜の形成方法。
  10. 前記基板は、単結晶シリコン基板、ポリシリコン基板、ドーピングされたシリコン基板、非晶質シリコン基板、シリコンゲルマニウム基板、シリコン窒化物基板およびシリコンカーバイド基板よりなる群から選ばれる１種であることを特徴とする請求項７に記載のシリサイド膜の形成方法。
  11. 前記第３段階は、前記金属膜が形成された結果物を、３００〜１,０００℃かつ窒素ガス雰囲気下で急速熱アニーリング方式によって１０〜９０秒間熱処理して行うことを特徴とする請求項７に記載のシリサイド膜の形成方法。
  12. 前記金属シリサイド膜が形成された後、残留する前記金属膜を除去することを特徴とする請求項７に記載のシリサイド膜の形成方法。
  13. 前記ゲルマニウム膜は、２〜１０ｎｍの厚さに形成することを特徴とする請求項８に記載のシリサイド膜の形成方法。
  14. シリコンを含有する基板上にゲート絶縁膜とゲート電極とを含むゲート積層物を形成する第１段階と、
    前記ゲート積層物の周りの前記基板に浅い不純物層を形成する第２段階と、
    前記ゲート積層物の側面にゲートスペーサを形成する第３段階と、
    前記ゲートスペーサの周りの浅い不純物層に深い不純物層を形成して前記浅い不純物層と前記深い不純物層とからなるソースおよびドレインを形成する第４段階と、
    前記ソース、ドレインおよびゲート電極のうち少なくとも一つの表層にゲルマニウムを含むニッケルシリサイド膜を形成する第５段階と、を含むことを特徴とするトランジスタの形成方法。
  15. 前記第５段階は、
    前記基板上に前記ソースおよびドレインと前記ゲート積層物とを覆い、前記シリコンと金属との反応物に吸収されるゲルマニウム膜を形成する段階と、
    前記ゲルマニウム膜上にニッケル膜を形成する段階と、
    前記ニッケル膜が形成された結果物を熱処理する段階と、を含むことを特徴とする請求項１４に記載のトランジスタの形成方法。
  16. 前記基板は、単結晶シリコン基板、ポリシリコン基板、ドーピングされたシリコン基板、非晶質シリコン基板、シリコンゲルマニウム基板、シリコン窒化物基板およびシリコンカーバイド基板よりなる群から選ばれる１種であることを特徴とする請求項１４に記載のトランジスタの形成方法。
  17. 前記ニッケル膜が形成された結果物は、３００〜１,０００℃かつ窒素ガス雰囲気下でＲＴＡ方式で１０〜９０秒間熱処理することを特徴とする請求項１５に記載のトランジスタの形成方法。
  18. 前記熱処理後に残留する前記ニッケル膜を除去することを特徴とする請求項１５に記載のトランジスタの形成方法。
  19. シリコンを含有する基板にトランジスタを形成する第１段階と、
    前記基板上に前記トランジスタを覆う層間絶縁層を形成する第２段階と、
    前記層間絶縁層にコンタクトのための前記トランジスタの一部が露出されるコンタクトホールを形成する第３段階と、
    前記コンタクトホールを導電性プラグで充填する第４段階と、
    前記導電性プラグの表層にＴｉＳｉ、ＣｏＳｉおよびＮｉＳｉより熱的安定性に優れるシリサイド膜を形成する第５段階と、
    前記層間絶縁層上に前記導電性プラグの全面と接触するデータ保存手段を形成する第６段階と、を含むことを特徴とする半導体メモリ素子の製造方法。
  20. 前記第２段階において、前記層間絶縁層を形成する前に、前記コンタクトホールを通じて露出される前記トランジスタの一部にＴｉＳｉ、ＣｏＳｉおよびＮｉＳｉより熱的安定性に優れたシリサイド膜を形成することを特徴とする請求項１９に記載の半導体メモリ素子の製造方法。
  21. 前記基板は、単結晶シリコン基板、ポリシリコン基板、ドーピングされたシリコン基板、非晶質シリコン基板、シリコンゲルマニウム基板、シリコン窒化物基板およびシリコンカーバイド基板よりなる群から選ばれる１種であることを特徴とする請求項１９に記載の半導体メモリ素子の製造方法。
  22. 前記データ保存手段は、キャパシタまたは磁気トンネル接合セルであることを特徴とする請求項１９に記載の半導体メモリ素子の製造方法。
  23. 前記シリサイド膜は、ゲルマニウムを含むニッケルシリサイド膜より形成することを特徴とする請求項１９または請求項２０に記載の半導体メモリ素子の製造方法。
  24. 前記ゲルマニウムを含むニッケルシリサイド膜は、
    前記ゲルマニウムを含むニッケルシリサイド膜が形成される下部物質膜の上に前記ゲルマニウムを含むニッケルシリサイド膜に吸収されるゲルマニウム膜を形成する段階と、
    前記ゲルマニウム膜上にニッケル膜を形成する段階と、
    前記ニッケル膜が形成された結果物を熱処理する段階と、
    前記残留するニッケル膜を除去する段階と、を経て形成することを特徴とする請求項２３に記載の半導体メモリ素子の製造方法。
  25. 前記ニッケル膜が形成された結果物は、３００〜１,０００℃かつ窒素ガス雰囲気下でＲＴＡ方式で１０〜９０秒間熱処理することを特徴とする請求項２４に記載の半導体メモリ素子の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008053627A1 (fr) * 2006-11-02 2008-05-08 Sumitomo Electric Industries, Ltd. Électrode ohmique pour semi-conducteur sic, procédé de fabrication d'une électrode ohmique pour semi-conducteur sic, dispositif semi-conducteur et procédé de fabrication d'un dispositif semi-conducteur
WO2011033623A1 (ja) * 2009-09-16 2011-03-24 株式会社 東芝 半導体装置及びその製造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060246720A1 (en) * 2005-04-28 2006-11-02 Chii-Ming Wu Method to improve thermal stability of silicides with additives
KR100685898B1 (ko) * 2005-07-27 2007-02-26 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
FR2896339A1 (fr) 2006-01-18 2007-07-20 St Microelectronics Crolles 2 Procede de retrait selectif d'un metal non-siliciure
US7972897B2 (en) 2007-02-05 2011-07-05 Intermolecular, Inc. Methods for forming resistive switching memory elements
US7704789B2 (en) 2007-02-05 2010-04-27 Intermolecular, Inc. Methods for forming resistive switching memory elements
US7678607B2 (en) 2007-02-05 2010-03-16 Intermolecular, Inc. Methods for forming resistive switching memory elements
US8097878B2 (en) 2007-03-05 2012-01-17 Intermolecular, Inc. Nonvolatile memory elements with metal-deficient resistive-switching metal oxides
US7629198B2 (en) 2007-03-05 2009-12-08 Intermolecular, Inc. Methods for forming nonvolatile memory elements with resistive-switching metal oxides
WO2008109199A1 (en) * 2007-03-05 2008-09-12 Intermolecular, Inc. Methods for forming nonvolatile memory elements with resistive-switching metal oxides
US8367548B2 (en) * 2007-03-16 2013-02-05 Asm America, Inc. Stable silicide films and methods for making the same
JP5422552B2 (ja) 2007-05-09 2014-02-19 インターモレキュラー， インコーポレイテッド 抵抗性スイッチング不揮発性メモリ要素
US8101937B2 (en) 2007-07-25 2012-01-24 Intermolecular, Inc. Multistate nonvolatile memory elements
US8294219B2 (en) 2007-07-25 2012-10-23 Intermolecular, Inc. Nonvolatile memory element including resistive switching metal oxide layers
US7881093B2 (en) * 2008-08-04 2011-02-01 International Business Machines Corporation Programmable precision resistor and method of programming the same
CN102184946B (zh) * 2011-03-17 2017-04-12 复旦大学 金属半导体化合物薄膜和dram存储单元及其制备方法
FR2989517B1 (fr) * 2012-04-12 2015-01-16 Commissariat Energie Atomique Reprise de contact sur substrat semi-conducteur heterogene
JP2015211108A (ja) * 2014-04-25 2015-11-24 ルネサスエレクトロニクス株式会社 半導体装置
FR3100377A1 (fr) * 2019-08-30 2021-03-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Prise de contact sur du germanium
US11495599B2 (en) * 2021-02-19 2022-11-08 Nanya Technology Corporation Semiconductor device with self-aligning contact and method for fabricating the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5381302A (en) * 1993-04-02 1995-01-10 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same
KR20010089572A (ko) 1998-12-16 2001-10-06 피터 엔. 데트킨 전계 효과 트랜지스터의 채널 영역내로의 실리사이드침식을 방지하기 위한 기판의 비결정질화
KR20000046959A (ko) * 1998-12-31 2000-07-25 김영환 반도체장치의 트랜지스터 제조방법
KR20010045773A (ko) * 1999-11-08 2001-06-05 윤종용 니켈 실리사이드막을 갖는 반도체 소자의 트랜지스터제조방법
KR100442145B1 (ko) * 2001-12-27 2004-07-27 동부전자 주식회사 아르곤, 게르마늄, 비소 가스를 이용한 실리사이드 개선방법
US6787864B2 (en) * 2002-09-30 2004-09-07 Advanced Micro Devices, Inc. Mosfets incorporating nickel germanosilicided gate and methods for their formation
US6963500B2 (en) * 2003-03-14 2005-11-08 Applied Spintronics Technology, Inc. Magnetic tunneling junction cell array with shared reference layer for MRAM applications

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008053627A1 (fr) * 2006-11-02 2008-05-08 Sumitomo Electric Industries, Ltd. Électrode ohmique pour semi-conducteur sic, procédé de fabrication d'une électrode ohmique pour semi-conducteur sic, dispositif semi-conducteur et procédé de fabrication d'un dispositif semi-conducteur
US8623752B2 (en) 2006-11-02 2014-01-07 Sumitomo Electric Industries, Ltd. Ohmic electrode for SiC semiconductor, method of manufacturing ohmic electrode for SiC semiconductor, semiconductor device, and method of manufacturing semiconductor device
WO2011033623A1 (ja) * 2009-09-16 2011-03-24 株式会社 東芝 半導体装置及びその製造方法
US8574993B2 (en) 2009-09-16 2013-11-05 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP5355702B2 (ja) * 2009-09-16 2013-11-27 株式会社東芝 半導体装置及びその製造方法

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Publication number Publication date
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