TW201913767A - 製造半導體裝置的方法 - Google Patents

製造半導體裝置的方法 Download PDF

Info

Publication number
TW201913767A
TW201913767A TW106140790A TW106140790A TW201913767A TW 201913767 A TW201913767 A TW 201913767A TW 106140790 A TW106140790 A TW 106140790A TW 106140790 A TW106140790 A TW 106140790A TW 201913767 A TW201913767 A TW 201913767A
Authority
TW
Taiwan
Prior art keywords
layer
metal
source
germanium
drain region
Prior art date
Application number
TW106140790A
Other languages
English (en)
Inventor
吳家揚
張簡旭珂
王廷君
劉全璞
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201913767A publication Critical patent/TW201913767A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/782—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/326—Application of electric currents or fields, e.g. for electroforming
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本揭示內容描述了一種矽化金屬形成製程，其在金屬沉積製程期間，通過施加基板偏電壓以在矽-鍺源極/汲極區域中形成非晶層。例如，方法包括提供一基板，基板具有設置於其上之一閘極結構和與閘極結構相鄰的一源極/汲極區域。形成一介電質於閘極結構和源極/汲極區域之上。形成一接觸件開口於介電質中，以暴露出閘極結構的一部分和源極/汲極區域的一部分。形成一非晶層於源極/汲極區域的暴露部分中，其中非晶層具有基於施加到基板的一可調偏電壓的一厚度和一組成。此外，執行一退火以形成一矽化金屬於源極/汲極區域上。

Description

製造半導體裝置的方法
本發明實施例係有關一種製造半導體裝置的方法。
在積體電路(integrated circuit，IC)製造中，可以在金屬接觸件和諸如電晶體的源極/汲極區域的矽交界面之間形成矽化金屬。在矽化金屬形成期間，藉由減少矽界面處的殘餘氧化物，矽化金屬可以改善電晶體中的接觸件電阻。矽化金屬形成溫度可以取決於矽化金屬材料的期望相。
根據本揭露內容之多個實施方式，係提供一種製造半導體裝置的方法，包括提供一基板，基板具有設置於其上之一閘極結構；形成與閘極結構相鄰的一源極/汲極區域；形成一介電質於閘極結構和源極/汲極區域之上；形成一接觸件開口於介電質中，以暴露出閘極結構的一部分和源極/汲極區域的一部分；形成一非晶層於源極/汲極區域的暴 露部分中，其中非晶層具有基於施加到基板的一可調偏電壓的一厚度；以及執行一退火以形成一矽化金屬於源極/汲極區域上。
100‧‧‧結構
110‧‧‧基板
120、130‧‧‧介電質
140‧‧‧源極/汲極區域
150‧‧‧接觸件開口
160‧‧‧閘極結構
170‧‧‧間隔件
180‧‧‧界面層
190‧‧‧高k介電質
200‧‧‧多閘極金屬堆疊
210‧‧‧蝕刻停止層
220‧‧‧非晶層
300‧‧‧障壁金屬層
410‧‧‧矽化金屬層
420‧‧‧區域
500‧‧‧界面層
600‧‧‧方法
610~670‧‧‧操作
700‧‧‧金屬填充物
當結合附圖閱讀時，從以下詳細描述中可以更好地理解本揭露之各個方面。應注意，依據工業中之標準實務，多個特徵並未按比例繪製。實際上，多個特徵之尺寸可任意增大或縮小，以便使論述明晰。
第1圖為根據一些實施例的暴露出閘極結構的一部分和源極/汲極接觸件的一部份的接觸件開口的剖面圖。
第2圖為根據一些實施例的在接觸件開口中沉積金屬層和在源極/汲極區域形成非晶層之後的接觸件開口的剖面圖。
第3圖為根據一些實施例的在接觸件開口中沉積障壁金屬層之後的接觸件開口的剖面圖。
第4圖為根據一些實施例的在源極/汲極區域的頂表面上形成矽化金屬層之後的接觸件開口的剖面圖。
第5圖為根據一些實施例的在障壁金屬層、矽化金屬、以及源極/汲極區域之間的界面的剖面圖。
第6圖為根據一些實施例的形成非晶層於源極/汲極區域的頂表面中的例示性矽化金屬製造方法的流程圖。
第7圖為根據一些實施例的接觸件的剖面圖。
以下揭示內容提供許多不同實施例或實例以用於實現所提供標的物之不同的特徵。下文描述組件及排列之特定實例以簡化本揭露。當然，此等僅僅為實例，並不旨在限制本揭露。舉例而言，在隨後描述中的在第二特徵之上或在第二特徵上形成第一特徵可包括形成直接接觸的第一特徵和第二特徵之實施例，還可以包括在第一特徵和第二特徵之間形成額外特徵，從而使第一特徵和第二特徵不直接接觸之實施例。另外，本揭露在各實例中可重複元件符號及/或字母。此重複係出於簡化及清楚之目的，且本身不指示所論述各實施例及/或構造之間的關係。
另外，空間相對用語，諸如「下方」、「以下」、「下部」、「上方」、「上部」及類似者，在此用於簡化描述附圖所示的一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除附圖中描繪之方向外，空間相對用語旨在包含於使用或操作中之裝置的不同方向。裝置可為不同之方向(旋轉90度或在其他的方向)，並且在此使用之空間相關描述詞也可相應地被解釋。
本揭示內容所用的術語「名義上」是指在產品或製程的設計階段期間所設置的組件或製程操作的特徵或參數的期望值或目標值，以及高於和/或低於此期望值的範圍值。範圍值通常是由於輕微變化的製造製程或公差所產生。
本揭示內容所用的術語「垂直」是指名義上垂直於基板的表面。
矽化金屬是可以在金屬接觸件和電晶體的經摻雜的矽區域(例如源極/汲極區域)之間，提供低電阻率(例如13~70μΩ-cm)的金屬化合物。作為實例但非限制性的，可用於積體電路製造的矽化金屬包括矽化鈦(TiSi2)、矽化鎳鉑(NiPtSi)、矽化鈷(CoSi2)、矽化鎢(WSi2)、矽化鉭(TaSi2)、以及矽化鉬(MoSi2)。
可以藉由沉積合適的金屬(例如難熔金屬)於矽晶圓的表面上，並且隨後在矽化金屬形成溫度或高於矽化金屬形成溫度的條件下，對晶圓進行退火來形成矽化金屬，合適的金屬例如鈦、鎳、鈷、鎢、鉭或鉬。矽化金屬形成溫度可以取決於矽化金屬材料，並且可以在約550℃至約1100℃的範圍內。在暴露出矽的區域，金屬可與矽進行反應而形成矽化金屬。在晶圓的沒有矽存在之其他區域(例如矽被氧化物、氮化物層或金屬所覆蓋的區域)中，很少或沒有矽化金屬形成。在矽化金屬形成之後，視需要可以使用濕式蝕刻製程來去除「未反應的」金屬。可以使用額外的金屬來形成具有穩定的低電阻相(例如晶粒結構)的矽化金屬。此外，退火條件(例如退火溫度、退火時間、以及加熱方法)可以影響矽化金屬的厚度、組成、以及相(晶粒結構)。針對一些矽化金屬，可能需要多於一個退火步驟來實現低電阻相。
在使用矽-鍺(SiGe)磊晶材料的P型源極/汲極接觸件中，於矽化金屬形成期間，可能在源極/汲極接觸 件和矽化金屬之間形成富含鍺(Ge)的層(富鍺層)。富鍺層可能導致含鍺「擠壓」，從而可能造成源極/汲極區域和相鄰閘極結構之間的電短路。
本揭示內容涉及可以在電晶體的矽-鍺源極/汲極區域的頂表面中，形成薄金屬非晶層(例如約3nm至約8nm)的原位製程。此非晶層可以在矽化金屬形成期間，抑制富鍺層之形成，並限制或消除含鍺擠壓的形成。
第1圖為一例示性結構100的剖面圖，包括基板110、閘極結構160、一對源極/汲極區域140、介電質120和130、以及接觸件開口150。在一些實施例中，接觸件開口150可以是閘極結構160和其中一個源極/汲極區域140之間的「共用」開口。在一些實施例中，接觸件開口150可以是暴露源極/汲極區域140(例如僅暴露源極/汲極區域140)的接觸件開口，例如單一接觸件。在三維空間中，接觸件開口150是一特徵，此特徵可被認為是沿著X軸的介電質120和130中的溝槽。
在一些實施例中，例示性基板110可以是主體半導體晶圓或絕緣體上半導體(semiconductor on insulator，SOI)晶圓的頂層。或者，基板110可以是垂直於晶圓頂表面的鰭片(例如在Y軸方向上)。通過實例但並非限制性的，基板110可以由矽或諸如鍺之其它元素半導體所製成。
在一些實施例中，源極/汲極區域140可以是P型磊晶生長的矽-鍺堆疊。矽-鍺堆疊可以包括兩個或更多個 磊晶層，其可以連續生長並且具有不同的鍺(Ge)原子百分比(原子%)和硼(B)摻雜劑濃度。作為實例但非限制性的，第一層可以具有0至約40%範圍的鍺原子%，而硼摻雜劑濃度範圍為約5×1019atoms/cm3至約1×1021atoms/cm3。第二磊晶層可以具有約20%至約80%範圍的鍺原子%，而硼摻雜劑濃度範圍為約3×1020atoms/cm3至約5×1021atoms/cm3。最後，第三磊晶層是能夠具有與第一層相似的鍺原子%和硼摻雜劑濃度的覆蓋層(例如0至約40%的鍺，以及約5×1019atoms/cm3至約1×1021atoms/cm3的硼摻雜劑)。這些層的厚度可以根據裝置性能需求而變化。例如，第一磊晶層可以具有約10nm至約20nm之間的厚度範圍，第二磊晶層可以具有約30nm至約60nm之間的厚度範圍，以及第三磊晶層(覆蓋層)可以具有0nm至約10nm之間的厚度範圍。在一些實施例中，可以在約450℃至約740℃的高溫下進行矽-鍺磊晶生長製程。在磊晶生長期間，製程壓力可以在1至100Torr之間，並且反應氣體可以包括矽烷(SiH4)、乙矽烷(Si2H6)、鍺烷(GeH4)、乙硼烷(B2H6)、鹽酸(HCl)，其中一種或多種上述之反應氣體可與氫(H2)、氮氣(N2)或氬氣(Ar)組合。上述範圍和氣體類型是例示性的，並不意圖限制本揭示內容。
在一些實施例中，介電質120和130可以由二氧化矽(SiO2)、碳摻雜氧化矽(SiOxC)、氮氧化矽(SiON)、矽氧碳氮化物(SiOCN)、碳化矽(SiC)或碳氮化矽(SiCN) 所製成。介電質120和130亦稱為「層間介電質(interlayer dielectric，ILD)層」。介電質120和130可以在閘極結構160和金屬接觸件之間提供電隔離，其中金屬接觸件係相鄰於閘極結構160而形成。介電質120和130可以經由化學氣相沉積、可流動式化學氣相沉積、物理氣相沉積等技術來進行沉積，或者可以是熱生長的。
閘極結構160可以是多層堆疊結構，其可以包括界面層180、高k介電質190、多閘極(multiple gate，MPG)金屬堆疊200、以及一對相對的間隔件170。
界面層180可以是天然氧化物，例如厚度範圍為約20Å至約30Å的氧化矽(SiO2)。高k介電質190可以通過原子層沉積(atomic layer deposition，ALD)技術來沉積，並且其厚度範圍可以為約10Å至約20Å。在一些實施例中，高k介電質可以是氧化鉿(HfO2)、矽酸鉿基材料或介電常數(k值)大於3.9的介電材料，其中3.9是SiO2的介電常數並用作實例參考。
多閘極金屬堆疊200可以包括高k介電質190的覆蓋層、一個或多個金屬層、功函數金屬(work function metal，WFM)堆疊、以及金屬填充層。為了簡單起見，覆蓋層、一個或多個金屬層、功函數金屬堆疊、以及金屬填充層並沒有個別地描繪於第1圖中的多閘極金屬堆疊200。在一些實施例中，高k介電質190的覆蓋層可以經由原子層沉積技術來沉積。原子層沉積是一種沉積方法，此沉積方法可以在埃(Å)層級中，提供受控的和保形的層生長。在一 些實施例中，高k介電質190的覆蓋層可具有約5Å至約15Å的厚度範圍。高k介電質190的覆蓋層用於保護高k介電質190免於受到後續處理操作影響，後續處理操作例如形成多閘極金屬堆疊200的一個或多個金屬層。在一些實施例中，高k介電質190的覆蓋層是鈦(Ti)基材料。
多閘極堆疊200中的金屬層的數量和類型可能取決於電晶體的閾值電壓(threshold voltage)需求。多閘極堆疊200中的例示性金屬層可以包括氮化鉭(TaN)底層和一個或多個氮化鈦(TiN)層。在一些實施例中，通過化學氣相沉積來沉積氮化鉭底層。作為實例但非限制性的，氮化鉭底層的厚度範圍可以為約10Å至約15Å。在一些實施例中，一個或多個氮化鈦層可以通過原子層沉積或擴散製程來形成。通過原子層沉積製程所沉積的氮化鈦層可以具有約8Å至約12Å之間的厚度，而通過擴散製程所沉積的氮化鈦層則可以更厚，例如厚度範圍為約12Å至約50Å。
在一些實施例中，功函數金屬堆疊可以包括鈦/鋁(Ti/Al)雙層或Ti-Al合金，兩者都可以通過原子層沉積製程來沉積。作為實例但非限制性的，功函數金屬堆疊的厚度範圍可以為約20Å至約35Å之間。功函數金屬堆疊可以微調金屬閘極電極的功函數，並影響電晶體的閾值電壓。一個或多個氮化鈦層的厚度和數量與功函數金屬堆疊的組合可以設定電晶體的閾值電壓。
在一些實施例中，金屬填充層可以包括氮化鈦阻擋層和鎢(W)金屬堆疊。氮化鈦阻擋層(可經由原子層 沉積製程來沉積)可以在沉積鎢金屬堆疊期間，保護底層的功函數金屬堆疊不受所使用的氟化學物質作用。根據一些實施例，氮化鈦阻擋層的厚度可以在約40Å至約50Å之間。在形成共用的接觸件開口150期間，形成氮化物蝕刻停止層210以保護多閘極金屬堆疊200。在一些實施例中，氮化物蝕刻停止層210為氮化矽(SixNy)。
在一些實施例中，間隔件170可以由介電材料所製成，例如二氧化矽(SiO2)、氮氧化矽(SiON)、碳摻雜氮化矽(SiCN)、碳氧化矽(SiOxCy)或氮化矽(SixNy)。在一些實施例中，間隔件170的厚度可以在約2nm至約5nm的範圍內。間隔件170可以是由相同或不同材料所製成的一層或多層之堆疊。在一些實施例中，於形成電晶體的源極/汲極區域140期間，間隔件170可作為對齊罩幕。
可以通過使用光微影和蝕刻製程來圖案化介電質120和130，從而形成接觸件開口150。作為實例但非限制性的，接觸件開口150可在單一或雙重操作製程中形成。舉例來說，在單一操作製程中，可以於介電質130上施用一層光阻劑。可以根據期望的圖案來曝光和顯影光阻劑；例如，期望的圖案可以是介電質130和120中的開口，以暴露出至少一部分的閘極結構160和至少一部分的源極/汲極區域140。光阻劑的未暴露區域可以用濕式或乾式蝕刻剝離，以在介電質130上留下所需的顯影光阻劑圖案。可以使用乾式蝕刻製程，例如用以去除介電質130的暴露區域。由顯影 光阻劑所覆蓋的介電質130的區域，可被保護以避免受到蝕刻製程的蝕刻化學物質作用，從而不會被蝕刻。蝕刻製程可以是各向異性的，使得接觸件開口150的側壁可以大致上是垂直的、大於80°的(例如87°)。作為實例但非限制性的，乾式蝕刻化學物質可以包括氟化碳氣體(CFx)的混合物。在蝕刻製程期間和介電質120被蝕刻時，蝕刻停止覆蓋層210可以保護閘極堆疊160。蝕刻製程也可能蝕刻間隔件170的一部分，然而，針對介電質120的選擇性可以更高(例如大於5：1)，從而介電質120將更快速地被蝕刻。當源極/汲極區域140暴露時，可以是蝕刻製程的結束點。
替換地，雙步驟製程可以利用兩次光微影和兩次蝕刻操作。例如，在第一次操作期間，第一光微影和第一蝕刻操作可以形成第一接觸件開口，此第一接觸件開口暴露了一部分的閘極結構160；並且第二光微影和第二蝕刻操作可以形成第二接觸件開口，此第二接觸件開口相較於第一接觸件開口部分地位移，並且可以暴露出一部分的源極/汲極區域140。第一接觸件開口和第二接觸件開口的組合，形成第1圖所示的「共享」接觸件開口150。
如果接觸件開口150是單個接觸件開口，則可以使用單次光微影和蝕刻操作。
在形成接觸件開口150期間，根據一些實施例，可以部分地蝕刻源極/汲極區域140的頂表面。在一些實施例中，當源極/汲極區域的頂表面被蝕刻時，可以從源極/汲極區域的頂表面濺射源極/汲極材料(例如矽-鍺)並 「再沉積」到接觸件開口150的底部的側壁表面。為了簡單起見，第1圖中未顯示出再沉積的矽-鍺層。
第2圖為在接觸件開口150中沉積金屬層200之後的結構100的剖面圖。金屬層200覆蓋接觸件開口150的側壁表面和閘極結構160及源極/汲極區域140的暴露的表面。作為實例但非限制性的，金屬層200可以是鈦(Ti)、鈷(Co)或鎳(Ni)層。在一些實施例中，金屬層200在接觸件開口150的底部較厚(例如在源極/汲極區域140的頂部)。在一些實施例中，源極/汲極矽-鍺區域上的金屬層200的厚度可以在約8至約14nm的範圍內。
在一些實施例中，金屬層200可以使磊晶生長的矽-鍺源極/汲極區域的頂表面「非晶化」，以形成非晶層220，此非晶層220可以在矽-鍺源極/汲極區域140中，從約3nm延伸至約8nm。在一些實施例中，非晶層220可以包含微量的金屬層200(Ti、Co、Ni)、Si、以及Ge。
在一些實施例中，金屬層200可以用諸如物理氣相沉積之濺射製程來沉積。在一些實施例中，物理氣相沉積製程可以包括射頻(radio frequency，RF)源和直流(direct current，DC)源，射頻源和直流源可以提供射頻能量和直流電能，以產生將從金屬目標濺射材料的電漿。在一些實施例中，射頻和直流電能可以在約100kW至約5000kW的範圍內。作為實例但非限制性的，金屬目標可以由Ti、Co、Ni或NiPt所製成。在一些實施例中，阻抗控制器被用於在處理期間，調整基板(例如晶圓)上的偏電壓。 阻抗控制器具有調諧電路的可變電容，使得在調諧電路的可變電容中，阻抗的設定點可以例如表示為可變電容的滿量電容的百分比。在調諧電路的可變電容中，由於可以通過阻抗控制器的阻抗設定點來調節基板偏電壓，因此在基板偏電壓和可變電容的滿量電容的百分比之間存在相互關係。例如，較高的阻抗「百分比」可以對應於基板上較低的偏電壓值，反之亦然。
從金屬目標濺射的金屬可以在沉積於基板110的暴露表面上之前離子化。因此，阻抗設定(基板偏電壓)調整可以調節撞擊在基板110的暴露表面上之金屬離子能量。這表示基板偏電壓可以作為在處理期間，調整與基板相互作用的電漿和離子之手段。例如，基板110上的負偏電壓(例如高阻抗百分比)可以增加帶正電荷的金屬離子在基板110的暴露表面上的撞擊能量。因此，基板偏電壓可以調控一深度，在此深度下，金屬離子可以穿透矽-鍺源極/汲極區域140的暴露表面。
根據一些實施例，高能金屬離子可以穿透矽-鍺源極/汲極區域140表面，並且破壞磊晶層的對稱性，從而形成非晶層220。在一些實施例中，基板偏電壓(阻抗百分比)可以調整非晶層220的厚度(深度)。由於可用於金屬層200的金屬(例如Ti、Co、Ni或NiPt)的質量可能不同，針對每個金屬目標，非晶層220形成可能需要不同的基板偏電壓或阻抗百分比設定。在一些實施例中，非晶層的形成(其在源極/汲極區140內從約3nm延伸到約8nm，並且可 以在矽化期間抑制含鍺侵入物的形成)可能需要約75%至95%之間的阻抗百分比。在一些實施例中，非晶層220的形成可以與金屬濺射製程同時發生。在一些實施例中，於金屬濺射製程期間的阻抗百分比可以增加、減小或保持不變。
根據一些實施例，在沉積期間的壓力可以在約40mTorr至約80mTorr的範圍內，阻抗設定可以在約75%至約95%的範圍內(對於給定的反應器幾何形狀，其可以對應於約150V至約230V之間的基板偏電壓)，以及製程溫度可以在約20℃至約100℃的範圍內。
第3圖為在金屬層200之上保形地沉積障壁金屬層300之後的例示性結構100的剖面圖。在一些實施例中，障壁金屬層300在金屬層200之後沉積，沒有「真空斷裂」(原位)，以防止或限制金屬層200的氧化。作為實例但非限制性的，障壁金屬層300可以在約2nm至約4nm的厚度範圍內，並以化學氣相沉積或原子層沉積等技術來沉積。在一些實施例中，障壁金屬層沉積期間的基板溫度可以在約350℃至約500℃的範圍內。在一些實施例中，障壁金屬層300可為例如氮化鈦(TiN)。可以使用其它沉積方法來形成金屬層300，例如電漿增強化學氣相沉積(PECVD)或電漿增強原子層沉積(PEALD)。障壁金屬層300可以保護金屬層200不受後續處理所影響、在矽化製程中防止矽化金屬氧化、以及作為任何後續金屬沉積的黏結層。
在一些實施例中，結構100進行快速熱退火(rapid thermal anncal，RTA)製程，使得金屬層200可 以與矽-鍺源極/汲極區域中的矽進行反應，以形成矽化金屬。在一些實施例中，退火溫度取決於金屬層200。例如，對於Ti或Co金屬層，退火溫度可以在約500℃至約600℃的範圍內；而對於NiPt金屬層，退火溫度則可以在約300℃至約500℃的範圍內。快速熱退火製程可以持續約30秒到約200秒。在一些實施例中，於快速熱退火製程中使用照射器。然而，亦可使用其它退火方法(例如雷射退火)。在一些實施例中，單次快速熱退火操作已足以形成矽化金屬層。但是，亦可使用多次快速熱退火操作。第4圖揭示在矽-鍺源極/汲極區域上形成矽化金屬層410的快速熱退火製程之後的結構100。在一些實施例中，矽化金屬層410的厚度可以在約5nm至約15nm的範圍內。
第5圖為第4圖的區域420的放大圖。在一些實施例中，於快速熱退火操作期間，非晶層220可被「消耗」，因為非晶層220的金屬也可與矽-鍺源極/汲極區域140中的矽進行反應以形成矽化金屬層410。在一些實施例中，在矽化製程中，矽-鍺源極/汲極區域140的頂部的金屬層200也被「消耗」。在一些實施例中，可以在矽-鍺源極/汲極區域140和矽化金屬410之間形成界面層500。如果金屬層200例如為Ti層，則界面層500可以包括矽-鍺和鈦-鍺(TiGc)的混合物。在一些實施例中，界面層500可以小於1nm(例如0至約0.5nm之間)。如果金屬層200例如為Ti層，則矽化金屬層可以包括Ti、Ge、以及Si(TiSiGe)。在一些實施例中，磊晶矽-鍺層140和矽化金屬層410之間的界面層 500，可以很薄(例如約幾個原子)，並且藉由透射式電子顯微鏡(transmission electron microscope，TEM)圖像或顯微照片仍不容易分辨。
第6圖為例示性矽化金屬形成方法600的流程圖，其在矽-鍺源極/汲極區域的頂表面中形成非晶層，以抑制在矽化製程期間的含鍺侵入物的形成。可以在例示性矽化金屬形成方法600的各種操作之間執行其它製造操作，並且為了清楚起見，可以省略其它製造操作。例示性矽化金屬形成方法不限於方法600。
方法600係從操作610開始，其中提供具有設置於其上的閘極結構之基板。在第1圖中揭示出了例示性基板110上的例示性閘極結構160。在一些實施例中，例示性基板110可以是主體半導體晶圓或絕緣體上半導體晶圓的頂層。可替換地，基板110可以是垂直於晶圓的頂表面之鰭片(例如在Y軸方向上)。作為實例但非限制性的，基板110可以由矽或諸如鍺之其它元素半導體所製成。閘極結構160可以是多層堆疊結構，其可包括界面層180、高k介電質190、多閘極金屬堆疊200、以及一對相對的間隔件170。
界面層180可以是天然氧化物，例如厚度範圍為約20Å至約30Å的氧化矽(SiO2)。可以通過原子層沉積技術來沉積高k介電質190，並且其厚度範圍可以從約10Å至約20Å。在一些實施例中，高k介電質可以是氧化鉿(HfO2)、矽酸鉿基材料或k值大於3.9的其他合適的介電材料，其中3.9是SiO2的介電常數並用作實例參考。
多閘極金屬堆疊200可以包括高k介電質190的覆蓋層、一個或多個金屬層、功函數金屬堆疊、以及金屬填充層。為了簡單起見，覆蓋層、一個或多個金屬層、功函數金屬堆疊、以及金屬填充層並沒有個別地描繪於第1圖的多閘極金屬堆疊200中。在一些實施例中，高k介電質190的覆蓋層可以藉由原子層沉積技術來沉積，並且其厚度範圍在約5Å至約15Å之間。如上所述，可以使用高k介電質190的覆蓋層來保護高k介電質190不受後續處理操作的影響，後續處理操作例如形成多極極堆疊200的一個或多個金屬層。在一些實施例中，高k介電質190的覆蓋層為Ti基材料。
多閘極堆疊200中的例示性金屬層可以包括氮化鉭(TaN)底層和一個或多個氮化鈦(TiN)層。在一些實施例中，通過化學氣相沉積來沉積氮化鉭底層。作為實例但非限制性的，氮化鉭底層的厚度範圍可以在約10Å至約15Å的範圍內。在一些實施例中，可以通過原子層沉積或擴散製程來形成一個或多個氮化鈦層。以原子層沉積製程所沉積的氮化鈦層可具有約8Å至約12Å之間的厚度，而以擴散製程所沉積的氮化鈦層則可以更厚，例如厚度範圍為約12Å至約50Å。
在一些實施例中，功函數金屬堆疊可以包括鈦/鋁(Ti/Al)雙層或Ti-Al合金，其中兩者皆可經由原子層沉積製程所沉積。作為實例但非限制性的，功函數金屬堆疊的厚度範圍可以在約20Å至約35Å之間。功函數金屬堆疊可以調節金屬閘極電極的功函數，並影響電晶體的閾值電壓。 一個或多個氮化鈦層的厚度和數量與功函數金屬堆疊的組合可以設定電晶體的閾值電壓。
在一些實施例中，金屬填充層可以包括氮化鈦阻擋層和鎢金屬堆疊。氮化鈦阻擋層(其可經由原子層沉積製程所沉積)，可在沉積鎢金屬堆疊期間，保護底層的功函數金屬堆疊不受所使用的氟化學物質影響。根據一些實施例，氮化鈦阻擋層的厚度可以在約40Å至約50Å之間。在形成共用的接觸件開口150期間，形成氮化物蝕刻停止層210以保護多閘極金屬堆疊200。在一些實施例中，氮化物蝕刻停止層210為SixNy。
在一些實施例中，間隔件170可由介電材料所製成，例如SiO2、SiON、SiCN、SiOxCy或SixNy。在一些實施例中，間隔件170的厚度可以在約2nm至約5nm的範圍內。間隔件170可以是由相同或不同材料所製成的一層或多層的堆疊。
在操作620中，並且參考第1圖，源極/汲極區域140可被形成以與閘極結構160相鄰。在一些實施例中，在形成電晶體的源極/汲極區域140期間，間隔件170可作為對齊罩幕。在一些實施例中，源極/汲極區域140可以是P型磊晶生長的矽-鍺堆疊。矽-鍺堆疊可以包括兩個或更多個的磊晶層，其可以連續生長並具有不同的鍺原子%和硼摻雜劑濃度。作為實例但非限制性的，第一層可以具有0至約40%範圍的鍺原子%，而硼摻雜劑濃度範圍為約5×1019atoms/cm3至約1×1021atoms/cm3。第二磊晶層可以具有 約20%至約80%範圍的鍺原子%，而硼摻雜劑濃度範圍為約3×1020atoms/cm3至約5×1021atoms/cm3。最後，第三磊晶層是能夠具有與第一層相似的鍺原子%和硼摻雜劑濃度的覆蓋層(例如0至約40%的鍺，以及約5×1019atoms/cm3至約1×1021atoms/cm3的硼摻雜劑)。這些層的厚度可以根據裝置性能需求而變化。例如，第一磊晶層可以具有約10nm至約20nm之間的厚度範圍，第二磊晶層可以具有約30nm至約60nm之間的厚度範圍，以及第三磊晶層(覆蓋層)可以具有0nm至約10nm之間的厚度範圍。在一些實施例中，可以在約450℃至約740℃的高溫下進行矽-鍺磊晶生長製程。
在操作630中，介電質設置於閘極結構和源極/汲極區域之上。在一些實施例中，介電質可以是兩個或更多個介電質的堆疊。例如，在第1圖中，介電質為介電質層120和130的堆疊。介電質120圍繞閘極結構160，介電質130在介電質120和閘極結構160之上。在一些實施例中，介電質120和130可以由SiO2、SiOxC、SiON、SiOCN、SiC或SiCN所製成。介電質120和130可以經由化學氣相沉積、可流動式化學氣相沉積、物理氣相沉積等技術來進行沉積，或者可以是熱生長的。
在操作640中，在介電質中形成接觸件開口，以暴露出閘極結構的一部分和源極/汲極區域的一部分。第1圖揭示出根據操作640所描述的例示性接觸件開口150。在一些實施例中，接觸件開口150可以是在閘極堆疊160與其 中一個源極/汲極區域140之間的「共享」開口。在一些實施例中，接觸件開口150可以是暴露源極/汲極區域140(例如僅暴露源極/汲極區域140)的接觸件開口，例如單一接觸件。在三維空間中，接觸件開口150是一特徵，此特徵可被認為是沿著X軸的介電質120和130中的溝槽。
參考第1圖，可以通過使用光微影和蝕刻製程來圖案化介電質120和130，從而形成接觸件開口150。作為實例但非限制性的，接觸件開口150可在單一或雙重操作製程中形成。舉例來說，在單一操作製程中，可以於介電質130上施用一層光阻劑。可以根據期望的圖案來曝光和顯影光阻劑；例如，期望的圖案可以是介電質130和120中的開口，以暴露出至少一部分的閘極結構160和至少一部分的源極/汲極區域140。光阻劑的未暴露區域可以用濕式蝕刻製程來剝離，以在介電質130上留下所需的顯影光阻劑圖案。可以使用乾式蝕刻製程，例如用以去除介電質130的暴露區域。由顯影光阻劑所覆蓋的介電質130的區域，可被保護以避免受到乾式蝕刻製程的蝕刻化學物質作用，從而不會被蝕刻。蝕刻製程可以是各向異性的，使得接觸件開口150的側壁可以大致上是垂直的、大於80°的(例如87°)。作為實例但非限制性的，乾式蝕刻化學物質可以包括CFx的混合物。在蝕刻製程期間和介電質120被蝕刻時，蝕刻停止覆蓋層210可以保護閘極結構160。蝕刻製程也可能蝕刻間隔件170的一部分，然而，針對介電質120的選擇性可以更高(例如大於 5：1)，從而介電質120將更快速地被蝕刻。當源極/汲極區域140暴露時，蝕刻製程可能會自動停止。
替換地，雙步驟製程可以利用兩次光微影和兩次蝕刻操作。例如，在第一次操作期間，第一光微影和第一蝕刻操作可以形成第一接觸件開口，此第一接觸件開口暴露了一部分的閘極結構160；並且第二光微影和第二蝕刻操作可以形成第二接觸件開口，此第二接觸件開口相較於第一接觸件開口部分地位移，並且可以暴露出一部分的源極/汲極區域140。第一接觸件開口和第二接觸件開口的組合，形成第1圖所示的「共享」接觸件開口150。如果接觸件開口150是單個接觸件開口，則可以使用單次光微影和蝕刻操作。在一些實施例中，可以使用濕式蝕刻化學物質，以從接觸件開口150的底部和側壁表面去除形成的聚合物，此聚合物可能是在乾式蝕刻製程期間所形成的。
接著，進行方法600的操作650，在通過從金屬目標濺射以沉積金屬層時，形成非晶層於源極/汲極區域的暴露部分中。施加到基板(晶圓)的可調偏電壓可以調整非晶層的厚度和組成。在一些實施例中，非晶層的厚度可以在3至8nm的範圍內。
第2圖為在接觸件開口中沉積金屬層200之後的結構100的剖面圖。金屬層200覆蓋接觸件開口150的側壁表面和閘極結構160和源極/汲極區域140的暴露表面。作為實例但非限制性的，金屬層200可以是Ti、Co或Ni層。在一些實施例中，金屬層200在接觸件開口150的底部較 厚，而在接觸件開口150的側壁表面上較薄。在一些實施例中，矽-鍺源極/汲極區域上的金屬層200的厚度可以在約8nm至約14nm的範圍內。
在一些實施例中，金屬層200可以用諸如物理氣相沉積之濺射製程來沉積。在一些實施例中，物理氣相沉積製程可以包括射頻源和直流源，射頻源和直流源可以提供射頻能量和直流電能，以產生將從金屬目標濺射材料的電漿。在一些實施例中，射頻和直流電能可以在約100kW至約5000kW的範圍內。作為實例但非限制性的，金屬目標可以由Ti、Co、Ni或NiPt所製成。在一些實施例中，阻抗控制器被用於在處理期間，調整基板(例如晶圓)上的偏電壓。阻抗控制器具有調諧電路的可變電容，使得在調諧電路的可變電容中，阻抗的設定點可以例如表示為可變電容的滿量電容的百分比。因此，在調諧電路的可變電容中，於基板偏電壓和可變電容的滿量電容的百分比之間存在相互關係。例如，較高的阻抗「百分比」可以對應於基板上較低的偏電壓值，反之亦然。
如上所述，阻抗設定(基板偏電壓)調整可以調節撞擊在基板110的暴露表面上之金屬離子能量。這表示阻抗設定可以作為在處理期間，調整與基板相互作用的電漿和離子之手段。例如，基板110上的負偏電壓(例如高阻抗百分比)可以增加帶正電荷的金屬離子在基板110的暴露表面上的撞擊能量。因此，基板偏電壓可以調控一深度，在此 深度下，金屬離子可以穿透矽-鍺源極/汲極區域140的暴露表面。
根據一些實施例，高能金屬離子可以穿透矽-鍺源極/汲極區域140表面，並且破壞磊晶層的對稱性，從而形成非晶層220。在一些實施例中，基板偏電壓(阻抗百分比)可以調整非晶層220的厚度(深度)。由於可用於金屬層200的金屬(例如Ti、Co、Ni或NiPt)的質量可能不同，針對每個金屬目標，非晶層220的形成可能需要不同的基板偏電壓或阻抗百分比設定。在一些實施例中，非晶層的形成(其在源極/汲極區140內從約3nm延伸到約8nm，並且可以在矽化期間抑制含鍺侵入物的形成)可能需要約75%至95%之間的阻抗百分比。在一些實施例中，非晶層220的形成可以與金屬濺射製程同時發生。在一些實施例中，於金屬濺射製程期間的阻抗百分比可以增加、減小或保持不變。
根據一些實施例，在沉積期間的壓力可以在約40mTorr至約80mTorr的範圍內，阻抗設定可以在約75%至約95%的範圍內(對於給定的反應器幾何形狀，其可以對應於約150V至約230V之間的基板偏電壓)，以及製程溫度可以在約20℃至約100℃的範圍內。
在沉積金屬層200和形成非晶層220之後，保形地沉積障壁金屬層於金屬層200之上。例如，第3圖揭示了障壁金屬層300。在一些實施例中，障壁金屬層300在金屬層200之後沉積，沒有「真空斷裂」(原位)。作為實例但 非限制性的，障壁金屬層300可以在約2nm至約4nm的厚度範圍內，並以化學氣相沉積或原子層沉積等技術來沉積。在一些實施例中，障壁金屬層沉積期間的基板溫度可以在約350℃至約500℃的範圍內。
在一些實施例中，障壁金屬層300可為例如氮化鈦(TiN)。可以使用其它沉積方法來形成金屬層300，例如電漿增強化學氣相沉積或電漿增強原子層沉積。障壁金屬層300可以保護金屬層200不受後續處理影響、在矽化製程中防止矽化金屬氧化、以及提供任何後續金屬沉積的黏結層。
接著，進行方法600的操作660，其中可以使用退火(例如快速熱退火)以形成矽化金屬層於源極/汲極區域上。在退火期間，金屬層200可以與矽-鍺源極/汲極區域140中的矽進行反應，以形成矽化金屬。在一些實施例中，退火溫度取決於金屬層200。例如，對於Ti或Co金屬層，快速熱退火溫度可以在約500℃至約600℃的範圍內；而對於NiPt金屬層，快速熱退火溫度則可以在約300℃至約500℃的範圍內。快速熱退火製程可以持續約30秒到約200秒。在一些實施例中，於快速熱退火製程中使用照射器。然而，亦可使用其它退火方法(例如雷射退火)。在一些實施例中，單次快速熱退火操作已足以形成矽化金屬層。但是，亦可使用兩步快速熱退火操作。第4圖揭示在矽-鍺源極/汲極區域上形成矽化金屬層410的快速熱退火製程之後的結構100。 在一些實施例中，矽化金屬層410的厚度可以在約5nm至約15nm的範圍內。
第5圖是第4圖的區域420的放大圖。在一些實施例中，於快速熱退火操作期間，非晶層220可被「消耗」，因為非晶層220的金屬也可與矽-鍺源極/汲極區域140中的矽進行反應以形成矽化金屬層410。在一些實施例中，在矽化製程中，矽-鍺源極/汲極區域140的頂部的金屬層200也被「消耗」。在一些實施例中，可以在矽-鍺源極/汲極區域140和矽化金屬410之間形成界面層500。如果金屬層200例如為Ti層，則界面層500可以包括矽-鍺和鈦-鍺(TiGe)的混合物。在一些實施例中，界面層500可以小於1nm(例如0至約0.5nm之間)。如果金屬層200例如為Ti層，則矽化金屬層可以包括Ti、Ge、以及Si(TiSiGe)。在一些實施例中，磊晶矽-鍺層140和矽化金屬層410之間的界面層500，可以很薄)，並且藉由透射式電子顯微鏡(transmission electron microscope，TEM)圖像或顯微照片仍不容易分辨。
在操作670中，沉積金屬以填充接觸件開口(例如接觸件開口150)。第7圖為在金屬填充物700的沉積之後的接觸件開口150的剖面圖。在一些實施例中，金屬填充物700可以包括鎢金屬堆疊，其可以在兩步製程中沉積，例如首先沉積薄層，接著沉積厚層。可以原子層沉積製程保形地沉積第一層，其厚度可以在約2nm至約4nm的範圍內。第一層被稱為鎢成核。可以用化學氣相沉積製程沉積第二層，其 厚度可以在約130nm至約180nm的範圍內。此厚層填滿接觸件開口150。為了簡單起見，第7圖中未揭示出成核層。作為實例但非限制性的，金屬填充物700可以包括其他金屬，例如鈷(Co)或鋁(Al)。這些金屬可以化學氣相沉積、原子層沉積、物理氣相沉積、電漿增強化學氣相沉積或電漿增強原子層沉積等方式來沉積。這些金屬選擇可能需要不同的障壁金屬層300。
本揭示內容揭示一種矽化金屬形成製程，以在矽化製程期間，抑制富鍺層和含鍺突起物的形成，其中此矽化金屬形成製程可以在金屬層沉積期間，通過施加基板偏電壓，以在矽-鍺源極/汲極區域中形成非晶層。在金屬沉積期間和矽化金屬退火之前形成非晶層。在金屬沉積期間，非晶層的厚度或深度可以通過基板偏電壓來調整。因此，可以使用金屬層沉積來原位進行非晶層形成製程，並且不需要額外的處裡操作。從而，可以在矽化金屬和矽-鍺源極/汲極區域之間，獲得非常薄的界面(例如幾個原子)。
在一些實施例中，本揭示內容涉及一種方法，此方法包括具有閘極結構設置於其上之基板，以及與閘極結構相鄰的源極/汲極區域。在閘極結構和源極/汲極區域之上形成介電質，並且在介電質中形成接觸件開口，以暴露出閘極結構的一部分和源極/汲極區域的一部分。在源極/汲極區域的暴露部分中形成非晶層，此非晶層具有基於施加到基板的可調偏電壓之一厚度。此外，執行退火以形成矽化金屬於源極/汲極區域上。
在其他實施例中，形成非晶層包括同時地通過濺射來沉積金屬，並且其中濺射包括物理氣相沉積製程，其製程壓力在約40mTorr至約80mTorr之間，製程溫度在約20℃至約100℃之間。
在其他實施例中，可調偏電壓係基於可調阻抗，此可調阻抗係在調諧電路的可變電容中的電容的75%至90%，並且非晶層的厚度在約3nm和約8nm。
在其他實施例中，在形成非晶層期間，可調偏電壓可以增加、減小或保持不變。
在其他實施例中，源極/汲極區域包括矽-鍺(SiGe)。
在其他實施例中，矽化金屬包括具有矽和鍺的鈦、具有矽和鍺的鈷、具有矽和鍺的鎳或具有矽和鍺的鎳鉑。
在其他實施例中，執行退火包括在約500℃至約600℃之間的溫度下的快速熱退火製程，且持續時間為約30秒至約200秒。
在其他實施例中，介電質包括具有一個或多個介電質層的介電質堆疊。
在一些實施例中，本揭示內容涉及一種方法，此方法包括具有源極/汲極區域和在源極/汲極區域上所形成的介電質的基板。在介電質中形成接觸件開口，以暴露出源極/汲極區域的一部分。在源極/汲極區域的暴露部分中形成含金屬的非晶層，其中此含金屬的非晶層的厚度係基於基 板偏電壓，此基板偏電壓經由可調阻抗所調控。執行退火以在源極/汲極區域上形成矽化金屬。
在其他實施例中，形成含金屬的非晶層包括同時地通過濺射來沉積金屬，並且其中濺射包括物理氣相沉積製程，其製程壓力在約40mTorr至約80mTorr之間，製程溫度在約20℃至約100℃之間。
在其他實施例中，可調阻抗係基於調諧電路的可變電容中之滿量電容的百分比，並且在調諧電路的可變電容中，範圍可以在電容的約75%至約95%。
在其他實施例中，非晶層的厚度範圍為約3nm至約8nm。
在其他實施例中，基板偏電壓與可調阻抗的值成反比。
在其他實施例中，含金屬的非晶層包括具有鍺和矽的鈦、具有鍺和矽的鈷、具有鍺和矽的鎳或具有鍺和矽的鎳鉑。
在一些實施例中，本揭示內容涉及一半導體裝置，此半導體裝置包括具有設置於其上之鰭片的基板。在鰭片上形成源極/汲極區域，形成界面層於源極/汲極區域上，其中界面層的厚度係基於施加到基板的可調電壓。在界面層上形成矽化金屬層，在矽化金屬之上形成障壁金屬層。此外，在障壁金屬層之上形成金屬。
在其他實施例中，矽化金屬層包括鈦、矽、以及鍺；鈷、矽、以及鍺；鎳、矽、以及鍺；或鎳-鉑、矽、以及鍺。
在其他實施例中，界面層的厚度小於1nm，並且包括具有矽-鍺的鈦-鍺；具有矽-鍺的鈷-鍺；具有矽-鍺的鎳-鍺；或具有矽-鍺的鎳-鉑-鍺。
在其他實施例中，源極/汲極區域包括矽鍺。
在其他實施例中，障壁金屬層包括氮化鈦。
在其他實施例中，金屬包括鎢。
應當理解，詳細描述部分但並非揭露部分的摘要，旨在用於解釋申請專利範圍。揭露部分的摘要可以闡述發明人所設想的本揭示內容的一個或多個但不是全部的可能實施例，並且不旨在以任何方式限制所附申請專利範圍。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本文的各種變化、替代及更改。

Claims (1)

  1. 一種製造半導體裝置的方法，包括：提供一基板，該基板具有設置於其上之一閘極結構；形成與該閘極結構相鄰的一源極/汲極區域；形成一介電質於該閘極結構和該源極/汲極區域之上；形成一接觸件開口於該介電質中，以暴露出該閘極結構的一部分和源極/汲極區域的一部分；形成一非晶層於該源極/汲極區域的該暴露部分中，其中該非晶層具有基於施加到該基板的一可調偏電壓的一厚度；以及執行一退火以形成一矽化金屬於該源極/汲極區域上。
TW106140790A 2017-08-30 2017-11-23 製造半導體裝置的方法 TW201913767A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/690,693 2017-08-30
US15/690,693 US10763338B2 (en) 2017-08-30 2017-08-30 Silicide implants

Publications (1)

Publication Number Publication Date
TW201913767A true TW201913767A (zh) 2019-04-01

Family

ID=65435589

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106140790A TW201913767A (zh) 2017-08-30 2017-11-23 製造半導體裝置的方法

Country Status (3)

Country Link
US (1) US10763338B2 (zh)
CN (1) CN109427662A (zh)
TW (1) TW201913767A (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629708B2 (en) 2017-11-14 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with barrier layer and method for forming the same
US10381307B1 (en) * 2018-05-14 2019-08-13 Nanya Technology Corporation Method of forming barrier layer over via, and via structure formed thereof
US11502197B2 (en) * 2019-10-18 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain epitaxial layers
US11189525B2 (en) 2020-02-21 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Via-first process for connecting a contact and a gate electrode
US11309402B2 (en) 2020-03-05 2022-04-19 Sandisk Technologies Llc Semiconductor device containing tubular liner spacer for lateral confinement of self-aligned silicide portions and methods of forming the same
CN113903665A (zh) * 2020-07-06 2022-01-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11652149B2 (en) 2020-08-13 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Common rail contact
US20220093757A1 (en) * 2020-09-22 2022-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Middle-of-line interconnect structure and manufacturing method
US20220238373A1 (en) 2021-01-27 2022-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Gate contact structure

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555880B2 (en) * 2001-06-07 2003-04-29 International Business Machines Corporation Self-aligned silicide process utilizing ion implants for reduced silicon consumption and control of the silicide formation temperature and structure formed thereby
JP4387355B2 (ja) * 2003-02-19 2009-12-16 パナソニック株式会社 不純物導入方法
US8013445B2 (en) * 2008-02-29 2011-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Low resistance high reliability contact via and metal line structure for semiconductor device
US8202773B2 (en) * 2008-08-29 2012-06-19 Texas Instruments Incorporated Engineered oxygen profile in metal gate electrode and nitrided high-k gate dielectrics structure for high performance PMOS devices
US8048790B2 (en) * 2009-09-17 2011-11-01 Globalfoundries Inc. Method for self-aligning a stop layer to a replacement gate for self-aligned contact integration
US8436404B2 (en) * 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8421077B2 (en) * 2010-06-08 2013-04-16 International Business Machines Corporation Replacement gate MOSFET with self-aligned diffusion contact
US8373239B2 (en) * 2010-06-08 2013-02-12 International Business Machines Corporation Structure and method for replacement gate MOSFET with self-aligned contact using sacrificial mandrel dielectric
CN102437088B (zh) * 2010-09-29 2014-01-01 中国科学院微电子研究所 一种半导体结构及其制造方法
US8981565B2 (en) * 2012-03-23 2015-03-17 International Business Machines Corporation Techniques to form uniform and stable silicide
US9324830B2 (en) * 2014-03-27 2016-04-26 International Business Machines Corporation Self-aligned contact process enabled by low temperature
US10825724B2 (en) * 2014-04-25 2020-11-03 Taiwan Semiconductor Manufacturing Company Metal contact structure and method of forming the same in a semiconductor device
US10084063B2 (en) * 2014-06-23 2018-09-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9673101B2 (en) * 2015-09-30 2017-06-06 International Business Machines Corporation Minimize middle-of-line contact line shorts
US10811262B2 (en) * 2016-01-14 2020-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a uniform and thin silicide layer on an epitaxial source/ drain structure and manufacturing method thereof
CN108807276A (zh) * 2017-05-05 2018-11-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109427880B (zh) * 2017-08-22 2021-12-28 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法

Also Published As

Publication number Publication date
CN109427662A (zh) 2019-03-05
US20190067436A1 (en) 2019-02-28
US10763338B2 (en) 2020-09-01

Similar Documents

Publication Publication Date Title
TW201913767A (zh) 製造半導體裝置的方法
US9735268B2 (en) Method for forming metal semiconductor alloys in contact holes and trenches
US10043885B2 (en) Bi-layer metal deposition in silicide formation
US8642471B2 (en) Semiconductor structure and method for manufacturing the same
TWI564995B (zh) 半導體裝置及接觸結構的形成方法
US8187962B2 (en) Self aligned silicided contacts
KR102090257B1 (ko) 개구들 내에 금속 층들을 형성하기 위한 방법들 및 그것을 형성하기 위한 장치
TWI420604B (zh) 使用雙間隔物製程之雙金屬矽化物結構
US10651042B2 (en) Salicide bottom contacts
TW201830700A (zh) 半導體裝置
TWI579930B (zh) 半導體裝置與其形成方法
TW202107620A (zh) 半導體裝置及其製造方法
CN111129147A (zh) 制造半导体器件的方法和半导体器件
US9570348B2 (en) Method of forming contact strucutre
TWI790157B (zh) 接點插塞
TW202139269A (zh) 半導體裝置的形成方法
CN112530869A (zh) 制造半导体器件的方法和半导体器件
TW202347431A (zh) 半導體裝置及製造方法
JP2006147897A (ja) 半導体装置の製造方法
CN103632946A (zh) 全硅化物金属栅的形成方法
KR20100026231A (ko) 반도체장치의 풀리실리사이드 게이트 형성 방법