JP2010530128A - 超高密度のキャパシタ及び基板貫通ビアを有する集積基板 - Google Patents

Abstract

システム・イン・パッケージ用の集積基板は、基板貫通ビア及びトレンチキャパシタを備え、少なくとも4つの導電性のキャパシタ電極層を誘電層との交互の配列で含むトレンチ充填物を有する。キャパシタ電極層は、第1又は第2の基板側に設けた2つのキャパシタ端子のそれぞれの1つに、交互に接続される。トレンチキャパシタ及び基板貫通ビアは、半導体基板中に10μmを越える同等の横方向の延びを有するトレンチ開口及びビア開口内にそれぞれ形成される。この構造によれば、基板中にビア開口及びトレンチ開口を同時に製造することができるので、他の利点の中でも特に、集積基板をコスト効率よく製造することができる。

Description

本発明は、例えばシステム・イン・パッケージのようなチップ・アセンブリのための集積装置に関する。本発明は、さらに、集積装置を含むシステム・イン・パッケージ及び集積装置を製造する方法に関する。

特許文献1、特許文献2、及び特許文献3の開示の全体を参照として本出願に組み込むものとする。

電子デバイスは、しばしば、例えば情報処理のための論理回路、情報を格納するためのメモリ及び外界と情報を交換するためのI/O回路のような異なる機能のための、いくつかの個々にパッケージ化した集積回路(IC)で構成される。システム・イン・パッケージ、すなわちSIPは、完全な電子システムを形成する多数のチップを単一のパッケージに組み込んだデバイスである。システム・イン・パッケージの積層したチップ・アセンブリでは、個々のチップの全てを単一のパッケージに組み立てて、スペースを節約することができる。また、デバイスの異なる機能性をモジュール式に組み立て、アップデートすることができるので、SIP技術はシステム・オン・チップ技術と比較して、電子アプリケーションデバイスのための開発費を低減する。三次元ダイの積層においては、基板貫通ビアが異なるチップ上の異なる回路を接続するために用いられる。

例えば、無線周波数デバイス及びDC−DC変換を必要とするデバイスを含む、大部分の電子アプリケーションデバイスでは、抵抗、キャパシタ及びインダクタのような受動コンポーネントが、それぞれのアプリケーションデバイスのサイズ及びコストを決定する主要な要因となっている。必要とされる多数の受動コンポーネントは、流れ作業及び歩留まりの主要な要因となる。従って、受動コンポーネントのウェーハへの集積は、基本的な表面実装デバイス(SMD)のコンポーネントの代わりとなるものとしてとして、ますます考えられるようになった。特に、高密度のキャパシタの基板への集積は、小型化を可能にするという利点がある。

特許文献4には、チップの相互接続スタックに集積されるキャパシタが開示されている。非特許文献1から、シリコン基板に集積されるトレンチキャパシタは既知である。この技術によって、20〜100ナノファラド/平方ミリメートル（nF/mm²）のキャパシタンス密度を達成することができる。

欧州特許出願第05110488.3号 PCT国際出願第2006/054063号(PH001923EP1) 欧州特許出願第06113955.6号(PH005924EP1） 米国特許公開公報第2002/0030216号

F.Roozeboom et al.,Int. J. Microcircuits及びElectronic Packaging、24(3)（2001）、pp. 182-196

しかしながら、システム・イン・パッケージのための受動集積装置に高いキャパシタンス密度を有するかのようなトレンチキャパシタを集積するのは、かなり複雑な処理を必要とし、従って、コスト効率が良くない。

本発明の第１の態様によれば、例えばシステム・イン・パッケージのようなチップ・アセンブリのための集積装置が提供される。この集積装置は、
第1の基板側及び反対側の第2の基板側を有する半導体基板と;
半導体基板の第1の基板側から、第2の基板側まで延在する基板貫通ビアと;
半導体基板におけるトレンチキャパシタと;
を有する集積装置であって、
前記トレンチキャパシタは、少なくとも4つの多数の導電性のキャパシタ電極層を異なるキャパシタ電極層が互いに電気的に絶縁されるように誘電体層と交互の配列で含んでいるトレンチ充填物を有し;
キャパシタ電極層は、第1又は第2の基板側に設けたキャパシタ端子に接続され;
トレンチキャパシタ及び基板貫通ビアは、それぞれ、半導体基板中に10μmを超える同等の横方向の延びを有するトレンチ開口及びビア開口内に形成されることを特徴とする。

本発明の第１の態様の集積装置は、半導体基板中に10μmを越える同等の横方向の延びを有する各トレンチ開口及びビア開口内に形成される、高密度のトレンチキャパシタ及び基板貫通ビアを有する。一実施形態において、同等の横方向の延びは円筒状の形状をなすトレンチ開口の直径である。他の実施形態では、横方向の延びは、上面図において長方形又は四角形状を有するトレンチの辺長である。不規則な形状のトレンチ開口の場合は、同等の横方向の延びは、基板貫通ビア及びキャパシタのためのトレンチ開口のそれぞれの範囲の集積装置の材料パラメータを含む、等しいプロセスパラメータの下でトレンチ開口を同時に形成することによって、達成することができる。

基板中のビア開口及びトレンチ開口は、同時に形成することができるため、本集積装置の構造は、特に集積装置をコスト効率良く製造可能にする。これにより、処理工程を省くことができ、そうでない場合は、基板貫通ビア用と、トレンチキャパシタ用の開口を別々に形成する必要がある。また、本発明の集積装置によれば、例えば低圧化学気相堆積(LPCVD)のような、トレンチキャパシタに導電性のキャパシタ電極層と、誘電体層とを交互に順次堆積する、標準の、よく制御された堆積技術を用いることが可能となる。この利点は、本解決策の費用対効果を増大させる。

加えて、SMD技法と比較するに、複数キャパシタの集積は、別個のキャパシタを形成して、取り付けるのに必要とされる処理コストを低減する。

同時に、本発明の第１の態様の集積装置によれば、集積装置に集積するトレンチキャパシタにとって、これまで未知であった範囲の特に高いキャパシタンス密度を達成することができる。実施形態によっては、集積トレンチキャパシタは、1μF/mm²より大きいキャパシタンス密度を有する。

本発明の第１の態様のトレンチキャパシタでは、キャパシタ電極層を、第1又は第2の基板側に設けた2つのキャパシタ端子のそれぞれに交互に接続する。換言するに、キャパシタ電極層は、2つのキャパシタ端子のそれぞれの1つを介して、当該キャパシタ電極層に2番目に近い隣のキャパシタ電極層に接続する。このようにして、特に高いキャパシタンス密度が達成される。従って、異なるキャパシタ電極層は、トレンチの中で互いに電気的に絶縁されると共に、トレンチキャパシタの2つのキャパシタ電極は、2つのキャパシタ端子のうちの1つへのそれぞれの接続を介して、キャパシタ電極層の2つの各グループによって形成される。

隣接するキャパシタ電極層間の電圧印加の下で、隣接するキャパシタ電極層間の電荷キャリアの直接の移送は、トレンチ内の誘電体層によって回避される。しかしながら、キャパシタ電極層は、トレンチの外側のキャパシタ端子を介して導電接続される。

要するに、本発明の第１の態様の集積装置の前述した構成要素の相乗効果によって、高いキャパシタンス密度を必要とする用途に特に適した、非常に費用対効果の優れた解決策が提供される。

以下に、本発明の集積装置の更なる実施形態について説明する。特に記述しない限り、本明細書に記載の実施形態は互いに組み合わせることができる。

一実施形態において、少なくとも1つのトレンチキャパシタは、半導体基板の第1のドープドウェルに形成する。トレンチキャパシタ用のウェルを設けることにより、半導体基板の伝導型をそれぞれの用途の場合に局所的に適合させることができる。半導体基板は、高抵抗の半導体材料で作成するのが好適である。高抵抗の半導体材料は、抵抗率が1kΩ・cmより大きい半導体材料とする。

しかしながら、半導体基板は、低抵抗の半導体材料で作成することもできる。この場合には、半導体基板に最も近いキャパシタ電極層をフローティングとするのが好ましい。換言すれば、開口の底部及び/又は側壁に最も近い、この最も外側のキャパシタ電極層は、いずれのキャパシタ端子にも接続しないようにする。この層は、下にある低抵抗の基板からキャパシタを遮蔽する。典型的な低抵抗の半導体材料は、ほぼ100mΩ・cm程度の抵抗率を有する。

半導体基板に集積されるトランジスタを有する集積装置の一実施形態において、トランジスタは、約10Vの高電圧を切り換えるのに適している。このようなトランジスタは、電力管理アプリケーションに必要とされる。他の実施形態では、トランジスタをトレンチキャパシタに接続し、それぞれのスイッチング状態において、異なるキャパシタ電極層を電気的に接続するか又は切り離すように設定する。このようにすることの利点は、キャパシタを異なる設定値に切り換えことができることにあり、これは、半導体基板の1つ以上のトレンチキャパシタのキャパシタ電極を用いて実現することができる。変形例では、トランジスタは、それぞれのスイッチング状態において、トレンチキャパシタ全体を半導体基板上又は外部のチップ上に設けた回路に接続するか又は切り離すように接続する。

本実施形態によれば、トランジスタのような能動素子を受動素子の隣にモノリシックに集積することができる。

さらなる実施形態では、トレンチキャパシタの誘電体層を、例えばSiO₂又はSi₃N₄又は酸窒化シリコンで作成する。これらの材料は、集積回路装置の製造中の他の処理でも使用し、従って、周知の確立した処理技術と互換性がある。したがって、本実施形態の集積基板は、既存の製造ラインに特に導入しやすい。もちろん、他の誘電体、特に例えばPLZT及びTaO₂のような高−k誘電体層を特にオープンなウェーハ貫通トレンチ用に、標準の材料の代わりに、又はそれと組み合わせて用いることができる。これらは、例えば原子層堆積(ALD)のような既知の技法によって堆積することができる。しかし、かような高−k材料は、本トレンチキャパシタでは、高いキャパシタンス密度を達成するのに必要としない。これは、高いキャパシタンス密度を有する集積キャパシタに対する半導体産業における既存の技術に勝る利点である。高−k材料は、これらの材料からの微量な材料(material traces)が不所望な不純物として他の機能デバイスの層に入るのを回避するために、高−k材料を集積するための追加の処理を必要とする。高−k誘電体に含まれる多くの金属元素が、例えばシリコンのような半導体材料にて不所望な、いわゆるディープレベルの不純物を形成することが知られている。

同様に、キャパシタ電極層は、多結晶シリコン(ポリシリコン)で作成するのが好ましい。ポリシリコンは、集積装置を製造プロセスにさらに導入しやすくする、他のICコンパチブル材料である。

一実施形態において、トレンチキャパシタ及び基板貫通ビアに対するそれぞれの開口の横方向の延びは、15μmより遥かに大きくする。さらなる実施形態では、それらの横方向の延びは、20μm以上とする。このようにして、特に高いキャパシタンス密度を有するキャパシタを製造することができる。この大きめの横方向の延びによって、導電性のキャパシタ電極層と誘電体層との交互の層順序で多数の層を有するトレンチ充填物を製造することができる。用いることのできる適切な最大の横方向の延びは、トレンチの形状を円形とすると、80〜100μmのトレンチの直径である。計算によると、達成可能な多層キャパシタのキャパシタンス密度は、この横方向の延びを超えると飽和し始める。

一実施形態では、トレンチ開口のアスペクト比は、少なくとも2とする。アスペクト比は、トレンチ開口の第1の基板側から第2の基板側への深さ方向への深さの延びと、第1の基板側上の主基板表面に対して平行な方向への横方向の延びとの比によって定義される。

他の実施形態では、トレンチキャパシタは、1平方ミリメートル当たり少なくとも500ナノファラドのキャパシタンス密度を有する。更なる実施形態では、トレンチキャパシタは、1平方ミリメートル当たり少なくとも2マイクロファラド、好ましくは、1平方ミリメートル当たり5マイクロファラドよりもずっと大きいキャパシタンス密度を有する。

集積装置のトレンチキャパシタは、固定（不変）のキャパシタンス値のものとするか又は、設定可能なキャパシタ形態、すなわち、キャパシタンス値を変えることができるキャパシタとすることができる。更なる実施形態では、集積装置は、固定のキャパシタンス値を有するトレンチキャパシタと設定可能なキャパシタンス値を有するトレンチキャパシタとの双方を有する。半導体基板に設定可能なトレンチキャパシタを有する実施形態では、設定可能なトレンチキャパシタは、異なるキャパシタ電極層が互いに電気的に絶縁されるように少なくとも4つの、多数の導電性のキャパシタ電極層を誘電体層との交互の配列で含んでいるトレンチ充填物を有し、;
前記キャパシタ電極層は、それぞれ、前記第1又は第2の基板側に設けた各割り当てられたキャパシタ端子に接続されるようにする。

設定可能なトレンチキャパシタの構造は、各々のキャパシタ電極層が個々のコンタクトパッドを有して、キャパシタ電極を配線で固定させるか、又は動作中でさえもスイッチング素子を接続することによって、異なるコンステレーションのキャパシタ電極を達成できるようにすることを除けば、基本的に、既に説明したトレンチキャパシタの構造に対応する。コンタクトパッド間をハードワイヤード接続とする場合には、集積装置は、それぞれの適切なキャパシタ構成を選定することのできる、様々な用途に適した製造プラットフォームと見なすことができる。

設定可能なトレンチキャパシタを有する集積装置の一実施形態は、設定可能なトレンチキャパシタのトレンチ充填物の異なるキャパシタ電極層間に電気的に相互接続されるトランジスタのような複数のスイッチング素子を備えたスイッチングユニットを有する。個々のスイッチング素子は、第1のスイッチング状態においては、2つの各キャパシタ電極層を互いに電気的に接続するように設定され、且つ第2のスイッチング状態においては、前記と同一の2つの各キャパシタ電極層を互いに電気的に切り離すように設定され、前記スイッチング素子は、制御入力端子を有し、当該制御入力端子に印加されるスイッチ制御信号に基づいて、第1又は第2のスイッチング状態を担うように設定される。

スイッチングユニットに接続され、且つトレンチ充填物のキャパシタ電極層を用いて複数のマルチキャパシタ構成の各1つを形成するためのそれぞれの制御信号を生成し、スイッチングユニットに供給するように設定される制御ユニットも設けるのが好適である。このような集積装置は、例えばDC−DCコンバータ・デバイスを形成するか、又はDC−DCコンバータ・デバイスに含めることができる。これにより、単一の供給電圧を集積装置への入力として用いることができ、この供給電圧を集積装置の出力にて異なる供給電圧に変換することができ、これらの供給電圧は、集積装置における異なるDC−DCコンバータを用いることで、並列か又は逐次的に提供することができる。たった1つの設定可能なトレンチキャパシタを用いさえすれば、スイッチングユニット及び制御ユニットを用いることによって異なる供給電圧を逐次的に提供して、それぞれが所望の供給電圧を有するDC−DCコンバータを形成するのに適するようにマルチキャパシタ構成を変えることも可能である。

スイッチングユニット及び制御ユニットは、半導体基板に集積するか又は例えば集積装置を含むシステム・イン・パッケージのようなチップ・アセンブリにおける異なるチップに設けることができる。

なお、集積装置の半導体基板は、複合基板の一部を形成することもできる。複合基板は、例えば半導体基板を取り付ける、異なる材料の支持基板を含むものとすることができる。

本発明の第2の態様によれば、本発明の第1の態様による集積装置又は本明細書に記載の実施形態の1つを備えたシステム・イン・パッケージが提供される。

本発明の第2の態様のシステム・イン・パッケージは、本発明の第１の態様の集積装置の利点を共有する。システム・イン・パッケージは、非常に高い容量値のキャパシタを小面積規模で必要とする任意の用途にとって、非常に費用効果的な選択である。

本発明の第3の態様によれば、集積装置を製造する方法が提供される。この方法は、
第1の基板側と反対側の第2の基板側とを有する半導体基板を準備するステップと;
前記半導体基板中に、10μmを越える同等の横方向の延びを有し、且つ前記半導体基板の前記第1の基板側から反対側の前記第2の基板側の方へ延在する、トレンチ開口及びビア開口を同時に形成するステップと;
前記トレンチ開口内に、少なくとも4つの多数の導電性のキャパシタ電極層を誘電層と交互の配列で含むトレンチ充填物を製造し、異なるキャパシタ電極層は互いに電気的に絶縁されるようにする、トレンチ充填物形成ステップと;
前記第1又は第2の基板側上に2つのキャパシタ端子を製造し、設けられたキャパシタ端子に前記キャパシタ電極層を交互に接続するステップと;
前記ビア開口に基板貫通ビアを製造するステップと、を含む。

本発明の方法は、基板貫通ビア及びトレンチキャパシタを有する集積装置のための費用効果的な製造プロセスを提供する。本発明の本態様の方法の利点は、本発明の第１の態様の集積装置について記載した利点に対応する。

なお、基板貫通ビアの製造は、トレンチ開口及びビア開口の同時製造後の任意のステップにて行うことができる。すなわち、それは、トレンチ充填物及びキャパシタ端子の製造の前に行うことができる。

一実施形態において、トレンチ開口及びビア開口の同時製造は、トレンチ開口及びビア開口を形成するための深堀り反応性イオンエッチング処理を行うことを含む。反応性イオンエッチングは、単一のウェーハ処理であるが、この処理にかかる消費時間は、基板貫通ビア及びトレンチキャパシタに別々のエッチング工程を用いる既知の方法と比較して低減させることができる。

本発明の実施形態は、請求項によっても定義される。

本発明のこれら又は他の態様は、以下に記載の実施形態を参照して明確となり、理解されるであろう。

集積化したトレンチキャパシタ及び基板貫通ビアを有する集積基板の形態の集積装置と能動ダイとを備えた積層チップ・アセンブリの概略断面図である。 図1の集積基板におけるトレンチキャパシタの概略上面図である。 トレンチの半径の関数としてのキャパシタンス密度の線図である。 4つの異なるキャパシタンス値を提供する設定可能なキャパシタとしての用途のためのトレンチ・マルチ・キャパシタを示す概略回路図である。 集積装置の製造方法の簡略フロー図である。

図1は、集積基板102の形態の集積装置及び能動ダイ104を備えている積層チップ・アセンブリ100の概略断面図である。この実施形態の集積基板102は、シリコン基板106に基づくものであり、高抵抗のシリコンウェーハから得られる。図1は、集積基板102の2つのセクション108及び110を示しており、それらは、キャパシタセクション108及びビアセクション110とも称する。集積基板の更なる詳細は省略し、能動ダイ104の詳細についても省略してある。

以下、まずキャパシタセクション108について説明する。キャパシタセクション108には、ドープドウェル112及び114が集積基板の第１の側1に設けられる。ドープドウェル112及び114の深さは、相補的な導電型の領域を設けるためにCMOS技術にて用いられる深さに相当する。ウェル112は、トレンチキャパシタ118を集積基板102に集積するのに役立ち、トレンチキャパシタ118に隣接する基板部分を高導電性（n⁺⁺）にするために、高ドーズの注入を有する。この基板部分は、後述するキャパシタ構造の底部電極を形成することができる。ウェル114は、他の集積受動素子のために用いることができる。集積基板102に能動及び受動素子を共に集積することも可能である。

第1の基板側1からウェル112及び114の底部までの基板106の深さの延びは、半導体基板の十分な深さの一例を成す。ウェル112及び114の下方には、基板領域116が、第2の基板側2にまで延在している。この領域には任意の高抵抗材料を用いることができる。しかしながら、産業の製造ラインにおいて実施される技法を用いることが、特にコストの節約となる。従って、注入されたウェル112及び114を備えているシリコン基板106を用いるのが好ましい。基板領域116の深さの延びを適切に選定して、機械的な安定性を十分にする。典型的には、集積基板102の最終的な厚さは、集積基板を製造するために用いるウェーハの最初の厚さと比較すると減少する。これは、ウェーハを第2の基板側2から薄化することによって達成することができる。

ウェル112にトレンチキャパシタ118を配置する。このトレンチキャパシタ118は、円筒状のトレンチ119内に形成される。トレンチ119は、本実施形態では、約10μmの直径を有する。第1の誘電体層120がウェル112をトレンチキャパシタ118の層から分離する。第1の誘電体層120は、集積基板102の表面上にも延在する。

トレンチキャパシタは、第1〜5の導電性のポリシリコン層122、126、130、134及び138と、第1〜5の誘電体層120、124、128、132及び136とが交互する順序の層を有する。この層順序の横方向の完成層スタックは、トレンチ開口119のトレンチ充填物を形成する。トレンチ開口119は、横方向の延びwを有する。本実施形態において、第1〜5のポリシリコン層は、導電性のキャパシタ電極層を形成する。隣接するポリシリコン層は、それぞれの誘電体層によって互いに電気的に絶縁される。誘電体層は、SiO₂、Si₃N₄又はSiON（酸窒化シリコン）で作成する。他の実施形態においては、集積基板の製造に用いられるフロントエンド技術と同等に互換性がある、キャパシタ電極層及び誘電体層に好適な他の材料を用いる。特に、既存のCMOS及びBiCMOS技術との互換性がある層の材料が好ましい。

ウェル112に最も近いポリシリコン層である、第1のポリシリコン層122をフローティングのままとする実施形態(図示せず)の場合を除いて、誘電体層120によってポリシリコン層122から分離されるウェルは、更なるキャパシタ電極層として、トレンチキャパシタのキャパシタンスに寄与する。

ポリシリコン層及び誘電体層は、トレンチ開口119の側壁及び底壁に沿って延在し、従って、これらの各層は、トレンチ充填物を完成するための充填円柱を形成する、一番内側のポリシリコン層138を除いて、それぞれ「U」字状に相当する形状をしており、又は言い換えれば、三次元の構造形状を考慮すれば、開放円筒に相当する形状を有している。ここには示していない、別の実施形態では、異なるトレンチ又は層の形状を用いる。円筒状のトレンチの代わりに、楕円、長円形、又は矩形のフットプリントを有する他のトレンチ形状を用いることができる。トレンチの異なる側壁間の隅部では、層のつながりを鋭い直角な隅部の代わりに、多少曲がった隅部とすることもできる。

キャパシタ電極層と誘電体層とのスタックは、第1の基板側1における基板表面のセクションに沿ってトレンチの両側にも延在する。階段状のピラミッド構造は、バックエンドプロセスにてスタックから製造されるのであって、それぞれ第2及び第4のキャパシタ電極層124及び128とウェル112とに接続するコンタクト構造142〜146のためのテラスが残る。コンタクト構造142〜146は、第1の基板側及び誘電体層120上に配置され、内部端子を形成する第1のコンタクトパッド150にマージする、第1の金属化層148によって電気的に相互接続される。参照符号140によって総称する、中間の誘電体層は、前述のコンタクト構造で充填されるコンタクト開口を除いて、トレンチキャパシタの階段状のピラミッド表面を覆う。

トレンチキャパシタ118の完全なコンタクト配置を説明するために、図1及び2を平行して参照する。図2は、図1の集積基板102におけるトレンチキャパシタ118の概略上面図である。図2からわかるように、追加のコンタクト構造152〜156をトレンチキャパシタの対向側面に設けるも、これらのコンタクト構造152〜156は、図1の断面図ではオフセットして配置されるため、図1では見ることができない。コンタクト構造152〜156は、残りの第1、第3及び第5のキャパシタ電極層122、126及び130に接続し、且つ第1の基板側1及び誘電体層120上に配置される内部端子を形成する第1のコンタクトパッドと同様に第2のコンタクトパッド160にマージする第2の金属化層158によって電気的に相互接続される。中間の誘電体層140は、基板及び第1の誘電体層上に延在する外縁のみを図2に示してある。図1の描写から明らかなように、この描写は、中間誘電体層の実際の延びに対応していない。

前段落の説明から、2つのキャパシタ電極がこのトレンチキャパシタによって提供されることが明らかとなる。第1、第3及び第5のキャパシタ電極層122、126及び130の並列切り換えが、第1のキャパシタ電極を形成し、第2及び第4のキャパシタ電極層とウェル112との並列切り換えが、第2のキャパシタ電極を形成する。このキャパシタ構造に前述の形状パラメータを与えることで、1mm²当たり約1μFの非常に高いキャパシタンス密度が達成される。

次の段落では、集積基板のビアセクション110を参照する。ビアセクション110は、第1の基板側1から第2の基板側2まで延在する基板貫通ビア162を有する。この実施形態の基板貫通ビアは、トレンチ119のそれに等しい横方向の延びwを有する。これにより、単一エッチングステップにて、トレンチキャパシタ118のためのトレンチ開口119と基板貫通ビア162のためのビア開口161とを同時に製造することができる。トレンチ開口119とビア開口161との深さ方向の異なる延びは、エッチング処理を中断して、トレンチセクション108のみを選択的にマスキングして、ビア開口を所望の深さに仕上げる連続エッチング処理中にトレンチセクション108を保護することによって達成することができる。なお、ビア開口は、基板を完全に貫通するまでエッチングする必要はない。後の裏面薄化ステップを用いて、ビア開口を開けることができる。

ビアは、金属で充填される。ビア充填物に適した金属は、Cu、Al又はCuとAlの合金であるが、他の金属も同様に考えることができ、その中の1つはタングステン（W）である。ビア絶縁層164が基板102とビア充填物との間のビア開口の側壁に堆積される。Cuをビア充填物に用いる場合は、拡散バリアもビア充填物と基板との間に設ける。これは、追加の拡散バリア層（図示せず）とすることができる。あるいは、電気的に絶縁性であるのと同時に、基板にCuが拡散するのを防止するビア絶縁層164用の材料を用いることもできる。金属化層166は、ビアをコンタクト層170に接続し、そうでなければコンタクト層を誘電体層によって金属化層166から分離する。

能動ダイ104は、コンタクト層174、バンプ172、及びコンタクト層170を介して集積基板に接続される。例えば、ポリイミド充填物のような、電気的に絶縁性の充填物175が集積基板102と能動ダイ104との間に配置される。

第2の基板側2では、金属化層176が他の能動プリント基板（図示せず）又は他の能動ダイに接続するためのバンプ180に基板貫通ビア162を接続する。

図示しない他の実施形態では、コンタクトパッド150及び160を第2の基板側2に配置して、基板貫通ビア162と、第１及び第２の基板側上の適切に配置した金属化層とによって、コンタクト構造142〜146及び152〜156に接続する。このようにして、キャパシタを集積基板102の第2の基板側2に面するダイ又はプリント基板上の回路に接続することができる。

図3は、多数の層のスタックを用いたトレンチキャパシタで達成することができるキャパシタンス密度の算定値を示す線図である。この線図では、1平方ミリメートル当たりのナノファラドの単位でのキャパシタンス密度を、内部にトレンチキャパシタが形成される円筒状のトレンチの半径の関数(マイクロメートルの単位)としてプロットした。図示の3つの曲線A、B及びCは、絶縁破壊電界強度の値が曲線AとBとで2倍異なる絶縁破壊電界強度の値を有する3つの異なる材料の組合せ及びプロセスで算出したものである。絶縁破壊電界強度は、トレンチキャパシタの誘電体層に用いられる誘電材料の相対誘電定数の平方根の逆数に比例すると見なされる。30Vのキャパシタの一定の降伏電圧を、3つ全ての材料の組合せ及びプロセスに対する制約事項として用いた。それぞれの材料の組み合わせに対する各金属の厚さを決定するのに追加の制約事項、すなわち、トレンチキャパシタのQファクタは、トレンチ内の3つの全ての材料の組み合わせに対して同等の高さレベルで同じであるという制約事項を用いた。Q、すなわち1/ωCR(ωは角周波数を、Cはキャパシタンスを、Rは抵抗値を示す)は、トレンチの底部から測定した高さレベルに反比例して変化する。

所定の仮説及び制約事項によって、トレンチ充填物のキャパシタ電極層及び誘電体層の適切な厚さの値を導出することができ、したがって、層スタックにわたって分布する2つのキャパシタ電極を有するトレンチキャパシタのそれぞれのキャパシタンス密度を導出することができる。比誘電率ε_rが、1、10、100及び1000の場合の誘電体層の算出した厚さは、それぞれ、15、47.4、150及び474nmであった。算出した金属層の厚さは、それぞれ、16.7、52.7、167及び527nmであった。絶縁破壊電界強度が半分の材料及びプロセスの組み合わせでは、前述した高い降伏電圧の場合の値と比べて、得られる誘電体層の厚さの値は倍になり、金属層の厚さの値は因子を1/2に低下し、等しい孔の半径値にてQ値を維持することができる。例えば、ε_r= 1000の場合、誘電層厚さは949nmであり、金属層の厚さは264nmである。

3つ全ての場合の算定に用いる層スタックは、少なくとも3つの誘電体層、したがって、トレンチキャパシタにおける少なくとも4つのキャパシタ電極層を有する。したがって、キャパシタは、MIMIMIMのキャパシタを形成し、説明したように所定の制約事項に依存して、より多くの金属層M及びより多くの絶縁体層I、換言すれば、誘電体層を追加することができる。

3つの曲線によって示されるキャパシタンス密度は、約20μmまでの半径の値に対しては、孔の半径の増加と共にほぼ直線的な増加を呈し、半径の値が高くなるにつれてほぼ直線的となり、飽和領域に入る。一般に予想することができるように、降伏電界強度が高い材料とプロセスとの組み合わせで達成できるキャパシタンス密度は高くなる。20μmの孔の半径では、高い降伏電界強度を有する材料とプロセスとの組合せのキャパシタンス密度は約4000nF/mm²（曲線A参照）であり、一方で、低い降伏電界強度を有する材料とプロセスとの組合せでは約1500 nF/mm²（曲線B参照）である。結局、約100μmの孔の半径の箇所における飽和領域にて達成可能な最大のキャパシタンス密度も曲線A及びBの算定の基礎をなしている2つの材料の組み合わせとプロセスとの間で、約2.5倍異なる。所定の制約事項の下では、示されるキャパシタンス密度曲線は比誘電率に無関係であった。

図3は、2000〜4000nF/mm²の範囲のキャパシタンス密度が約20μmの孔の半径で達成可能であることを示している。5〜10μmの範囲の小さい孔の半径の値の場合でさえも、前述の制約事項の下で達成可能なキャパシタンスは、1000nF/mm²より高い。

図4は、再設定可能なキャパシタとしての用途用の集積基板におけるトレンチ・マルチ・キャパシタ・デバイスを示す概略回路図である。この図は、通常の電気回路図に対応する。しかしながら、この回路図は、キャパシタ電極がキャパシタ電極層によって形成されるトレンチキャパシタによって提供される点に留意すべきである。より具体的には、C1〜C4の4つのキャパシタを、本実施形態では用いる。本明細書に記載の技術では、1つのキャパシタの頂部のキャパシタ電極が、次のキャパシタの底部の電極を形成するので、分かり易くするために、C1〜C4の個々のキャパシタ電極に参照符号を付している。キャパシタ電極は、トレンチ充填物の5つのキャパシタ電極層402〜410とトレンチを囲むウェル412とによって形成される。

図4の説明図は、キャパシタ電極層406及び408によって形成される1つのキャパシタは、再設定可能なキャパシタ・デバイス400には使用されないことを示す。この使用しないキャパシタをダミーキャパシタとしてCdにて示してある。ダミーキャパシタCdは、キャパシタC1、C2とC3 、C4の組み合わせを互いに隔離する必要があるため、使用されない。再設定可能なキャパシタ400は、さらに、4つのスイッチS1〜S4を有する。スイッチS1は、キャパシタ電極層402に接続された端子T1とキャパシタ電極層406との間に相互接続される。第2のスイッチS2は、キャパシタ電極層406と、キャパシタ電極層408との間に相互接続される。第3のスイッチS3は、キャパシタ電極層408と、ウェル412によって形成されるキャパシタ電極に接続される第3の端子T3との間に相互接続される。第4のスイッチS4は第2のキャパシタ電極層404とキャパシタ電極層410との間に相互接続される。端子T2はスイッチS4とキャパシタ電極層410との間に相互接続される。制御ユニット414がスイッチS1〜S4に接続されている。制御ユニット414は、キャパシタ電極層402〜410及びウェル412を用いて複数の可能なマルチキャパシタ設定のそれぞれの1つを形成するための、それぞれの制御信号を生成して、スイッチS1〜S4に供給するように設定される。より具体的には、図4のトレンチ・マルチ・キャパシタ・デバイス400で
マルチキャパシタを4つの異なる設定にすることができる。その設定は、以下の通りである。

a) 第1の設定では、キャパシタC1〜C4を直列に接続する。この設定では、スイッチS2を閉成し、スイッチS1、S3及びS4を開成する。端子T1とT3を使用する。

b) 第2のマルチキャパシタの設定では、キャパシタC1〜C4を並列に接続する。この設定では、スイッチS1〜S4を閉成、すなわち接続し、端子T2と、T1又はT3のいずれかとを使用する。T1及びT3は、このマルチキャパシタの設定では等価である。

c) 第3のマルチキャパシタの設定では、キャパシタC1をキャパシタC2と直列に接続し、それをキャパシタC3とC4との並列構成に直列に接続する。このマルチキャパシタの設定では、スイッチS2及びS3を閉成すると共に、一方で、スイッチS1及びS4を開成する。端子T1及びT2を使用する。

d) 第4のマルチキャパシタの設定では、キャパシタC1をキャパシタC2、C3及びC4の並列構成に直列に接続する。この設定では、スイッチS1を開成し、スイッチS2〜S4を閉成する。端子T1とT3を使用する。

前述の記載から、図4のデバイス400によって4つの異なるキャパシタンス値を形成することができることが明確になる。異なるキャパシタンス値を有する4つの個々のキャパシタを有する状況と比較するに、トレンチ・マルチ・キャパシタ・デバイス400は、必要とする接続が1つ少なくて済む、すなわち、8つの接続の代わりに7つで済む。

なお、4つの異なるキャパシタンス値を提供する、再設定可能なキャパシタ・デバイスのためのトレンチキャパシタのスタックにおける全てのキャパシタを使用することも可能である。

図5は、集積基板を製造するプロセスの実施形態のフロー図を示す。このプロセスは、基板に集積基板（図示せず）の第1の基板側上に半導体基板を設けることから始める。基板は、受動素子集積のための適切なウェルを注入することによって前処理した高抵抗のシリコンウェーハとすることができる。

次の処理ステップ502では、トレンチ開口及びビア開口を同時に製造する。本実施形態では、これらの開口は、10μmを越える等しい横方向の延びを有する各々のマスク開口を介して、深堀り反応性イオンエッチングによって製造する。したがって、トレンチは集積基板の第1の基板側から反対側の第2の基板側へと延在する。前述したように、それぞれの開口の深さは、エッチングプロセスを中断して、トレンチセクション108のみを選択的にマスクして、ビア開口を所望の深さに仕上げる続きのエッチング処理の期間中、トレンチセクション108を保護することによって異なる深さにすることができる。なお、ビア開口は、基板を貫通するまでエッチングする必要はない。後の裏面薄化ステップを用いて、ビア開口を開けることができる。

その後、ステップ504にて、トレンチキャパシタ内にマスキングした多数の堆積ステップによってトレンチ充填物を製造する。スタックのポリシリコン層と誘電層との各組み合わせに、個々のマスクを使用する。これにて得られるトレンチ充填物は、少なくとも4つの導電性のキャパシタ電極層を誘電層との交互の配列で含む。

得られる層のスタックはバックエンド処理段階にて中間の誘電体層で覆われる。ここではまた、次のステップ506で、2つのキャパシタ端子へのコンタクトを製造し、これらのコンタクトを、形成した2つのキャパシタ端子のそれぞれ1つにキャパシタ電極層を交互に接続するために第1又は第2の基板側上のキャパシタ端子に接続する。バックエンド処理では、また、基板貫通ビア開口を金属で充填する。その後、個々の集積基板は、ウェーハ（図示せず）をさいの目に切ることによって切り離す。

要するに、この実施形態の処理は、以下の通りである：
ステップ502：少なくとも10μmの横方向の延びを有するトレンチ開口及びビア開口を同時に形成する;
ステップ504：トレンチキャパシタのためのトレンチ充填物及び貫通基板ビアのためのビア充填物を製造する;
ステップ506：キャパシタ端子を製造して、接続する。

本発明を図面及び前述の説明で詳細に図解し、説明したが、かような図解及び説明は、実例及び模範例であって、限定的なものではなく、本発明は開示した実施形態に限定されるものではない。

図面、開示及び添付の特許請求の範囲の研究から、当業者が特許請求の範囲に記載の発明を実施して、開示された実施形態の他の変更例を理解し、遂行することができる。

「備えている」という用語は、請求項に記載されている以外の要素又はステップの存在を排除するものではない。いくつかの手段が互いに異なる従属請求項に列挙されているということは、これらの手段の組み合わせが有効に使用できないことを示すものではない。

Claims (14)

1. 第1の基板側及び反対側の第2の基板側を有する半導体基板と;
   前記第1の基板側から、前記第2の基板側まで延在する基板貫通ビアと;
   前記半導体基板におけるトレンチキャパシタと;
   を有する集積装置であって、
   前記トレンチキャパシタは、少なくとも4つの多数の導電性のキャパシタ電極層を異なるキャパシタ電極層が互いに電気的に絶縁されるように、誘電層と交互の配列で含んでいるトレンチ充填物を有し、;
   前記キャパシタ電極層は、前記第1又は第2の基板側に設けたキャパシタ端子に接続され;
   前記トレンチキャパシタ及び基板貫通ビアは、それぞれ、前記半導体基板中に10μmを超える同等の横方向の延びを有するトレンチ開口及びビア開口内に形成されることを特徴とする、集積装置。
2. 前記半導体基板は、前記集積基板の第1の基板側から第2の基板側まで延在し、且つ前記トレンチキャパシタは、第1のドープドウェル内に形成される、請求項1に記載の集積装置。
3. 前記開口の底部及び/又は側壁に最も近いキャパシタ電極層は、前記キャパシタ端子のいずれにも接続されない、請求項2に記載の集積装置。
4. 前記半導体基板における第2のドープドウェル内に配置されるトランジスタを備えている、請求項3に記載の集積装置。
5. 前記トレンチキャパシタの誘電体層は、SiO₂又はSi₃N₄又は酸窒化シリコンで作成される、請求項1に記載の集積装置。
6. 前記キャパシタ電極層は、ポリシリコンで作成される、請求項1に記載の集積装置。
7. 前記トレンチキャパシタ及び前記基板貫通ビアは、前記半導体基板に15〜100μmの間の同等の横方向の延びを有するそれぞれの開口内に形成される、請求項1に記載の集積装置。
8. 前記トレンチ開口は、前記第1の基板側から前記第2の基板側までの深さ方向における当該トレンチ開口の深さの延びと、第1の基板側の主基板表面に平行な方向における横方向の延びとの比によって定義されるアスペクト比を有し、当該アスペクト比は少なくとも2である、請求項1に記載の集積装置。
9. 前記トレンチキャパシタは、少なくとも500nF/mm²のキャパシタンス密度を有する、請求項1に記載の集積装置。
10. 前記半導体基板に設定可能なトレンチキャパシタをさらに備え、
    前記設定可能なトレンチキャパシタは、異なるキャパシタ電極層が互いに電気的に絶縁されるように、少なくとも4つの、多数の導電性のキャパシタ電極層を誘電体層との交互の配列で含んでいるトレンチ充填物を有し;
    前記キャパシタ電極層は、それぞれ、前記第1又は第2の基板側に設けた各割り当てられたキャパシタ端子に接続される、請求項1に記載の集積装置。
11. 異なるキャパシタ電極層間に電気的に相互接続される複数のスイッチング素子を有するスイッチングユニットであって、前記個々のスイッチング素子は、第1のスイッチング状態においては、2つの各キャパシタ電極層を互いに電気的に接続するように設定され、且つ第2のスイッチング状態においては、前記と同一の2つの各キャパシタ電極層を互いに電気的に切り離すように設定され、前記スイッチング素子は、制御入力端子を有し、且つ当該制御入力端子に印加されるスイッチ制御信号に基づいて、第1又は第2のスイッチング状態を担うように設定される、スイッチングユニットと;
    前記スイッチングユニットに接続され、且つ前記トレンチ充填物のキャパシタ電極層を用いて複数のマルチキャパシタ構成の各1つを形成するための、それぞれの制御信号を生成して、前記スイッチングユニットに供給するように設定される制御ユニットと、をさらに備えている、請求項1に記載の集積装置。
12. 請求項1に記載の集積装置を備えている、システム・イン・パッケージ。
13. 集積装置を製造する方法であって、
    第1の基板側と反対側の第2の基板側とを有する半導体基板を準備するステップと;
    前記半導体基板中に、10μmを越える同等の横方向の延びを有し、且つ前記半導体基板の前記第1の基板側から反対側の前記第2の基板側の方へ延在する、トレンチ開口及びビア開口を同時に形成するステップと;
    前記トレンチ開口内に、少なくとも4つの多数の導電性のキャパシタ電極層を誘電層と交互の配列で含むトレンチ充填物を製造し、異なるキャパシタ電極層は互いに電気的に絶縁されるようにする、トレンチ充填物形成ステップと;
    前記第1又は第2の基板側上に2つのキャパシタ端子を製造し、設けられたキャパシタ端子に前記キャパシタ電極層を交互に接続するステップと;
    前記ビア開口に基板貫通ビアを製造するステップと、を含むことを特徴とする、集積装置の製造方法。
14. 前記トレンチ開口とビア開口との同時形成ステップは、当該トレンチ開口とビア開口とを形成するための深堀り反応性イオンエッチングを行うステップを含む、請求項13に記載の集積装置の製造方法。

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