KR20040068928A - 반도체 가공 방법 - Google Patents

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KR20040068928A
KR20040068928A KR10-2004-7008186A KR20047008186A KR20040068928A KR 20040068928 A KR20040068928 A KR 20040068928A KR 20047008186 A KR20047008186 A KR 20047008186A KR 20040068928 A KR20040068928 A KR 20040068928A
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silicon
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KR10-2004-7008186A
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클라우스요하네스 웨버
앤드류 윌리암 블랙커즈
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오리진 에너지 솔라 피티와이 리미티드
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Abstract

본 발명은 반도체 재료의 표면을 가공하는 방법을 제공하며, 본 방법은
상기 표면에 보호물질 막을 적층하는 단계; 및 상기 보호물질 막과 상기 반도체 재료를, 상기 보호물질보다 상기 반도체 재료를 더 빨리 에칭할 수 있는 에칭물질로 접촉시키는 단계를 포함하며, 상기 보호물질 막은, 상기 보호물질 막을 관통하는 복수의 구멍을 가질 정도로 충분히 얇으며, 상기 에칭물질은, 상기 반도체 재료상에 가공된 표면을 제공하되 상기 보호물질은 실질적으로 에칭되지 않도록 상기 반도체 재료가 상기 구멍의 근처에서 상기 에칭물질에 의해 에칭되는 소정의 시간과 조건하에서, 상기 반도체 재료와 적어도 상기 구멍에서 접촉한다.

Description

반도체 가공 방법{SEMICONDUCTOR TEXTURING PROCESS}
실리콘 태양 전지(silicon solar cells), 검출기,(detectors) 또는 광다이오드(photodiodes)의 효율성을 최대화하기 위해서는, 실리콘에 흡수되는 1100nm 이하의 파장을 가진 광(light)의 양을 최대화하는 것이 중요하다. 흡수되는 광을 감소시키는 데는 두 개의 메커니즘이 있다. 광은 실리콘 표면으로부터 반사되거나, 또는 실리콘으로 진입하되 흡수됨이 없이 일정 시간 경과 후에 방출될 수 있다. 두 가지 손실 메커니즘은 실리콘 표면을 가공하거나(texturing) 거칠게(roughening) 함으로써 감소될 수 있다. 이러한 것들은, 광이 실리콘 표면에 여러 번 부딪히게 하는 가능성을 증가시켜 반사손실을 줄이고, 실리콘내로 빛을 한정시켜 흡수손실을 줄이게 한다(광 포획이라 불림).
결정성장방향이 (100)인 단결정 실리콘(single crystal silicon)에 사용될 수 있는 가공기술(texturing technique)은 수산화 칼륨(potassium hydroxide: KOH)과 이소프로필 알콜(isopropyl alcohol:IPA) 용액에서 실리콘을 에칭하는 것이다. 결과적으로, 표면은 정방형 기반의 피라미드(square base pyramids) 형태로 덮여진다. 그러나, 이 방법은 실리콘 표면의 결정성장방향이 (100)이 아닌 경우에는 사용될 수 없다. 몇몇 다른 가공기술(texturing technique)은 현재 개발 중에 있으며, 이러한 기술은 반응성 이온 에칭(reactive ion etching: RIE)과 같은 방법을 사용하여 특정한 결정성장방향에 의존하지 않게 된다. 하지만, 이러한 기술들은 비용이 많이 소요되거나, 실리콘 표면에서 캐리어(carrier)의 재조합을 증가시키는 등 다른 결점을 드러내고 있다. 더우기, 이러한 기술들은 평판 웨이퍼(flat wafers)의 가공(texturing)에만 적합하며, 예를 들면, 국제특허출원 no. WO 02/45143에 개시된 바에 따라 생산된 스트립처럼, 웨이퍼 프레임에 홀딩되어 있는 실리콘 스트립의 비 노출 표면(unexposed surfaces )에는 적용될 수 없다. 이렇게 언급됨으로써, 본 국제특허출원에 개시된 내용은 본원 명세서에 결합된다.
따라서, 반도체 표면의 반사율이 감소된 개량된 방법이 필요하다.
본 발명의 목적은, 이러한 개량된 방법을 제공하는 것이다.
본 발명의 개요{SUMMARY OF THE INVENTION}
본 발명의 제 1 실시예에 따르면, 반도체 재료의 표면을 가공하는 방법이 제공되며, 본 방법은,
상기 표면에 보호물질 막을 적층하는 단계; 및
상기 보호물질 막과 상기 반도체 재료를, 상기 보호물질보다 상기 반도체 재료를 더 빨리 에칭할 수 있는 에칭물질과 접촉시키는 단계
를 포함하며,
상기 보호물질 막은, 충분히 얇아서 상기 보호물질 막을 관통하는 복수의 구멍을 가지며,
상기 에칭물질은, 상기 반도체 재료상에 가공된 표면을 형성시키되 상기 보호물질은 실질적으로 에칭되지 않도록 상기 반도체 재료가 상기 구멍의 근처에서 상기 에칭물질에 의해 에칭되는 소정의 시간과 조건하에서, 상기 반도체 재료와 적어도 상기 구멍에서 접촉하는 것인 반도체 재료의 표면 가공 방법이다.
보호물질 막을 적층하는 단계는 단일 단계일 수 있거나, 또는 구멍이 없거나 거의 없는 보호물질 막을 먼저 생성한 후, 보호물질 막에 복수의 구멍이 형성될 정도로 충분히 얇을 정도로 표면 전체에 걸쳐서 보호물질 막을 부분적으로 박막화시키는(thinning) 단계를 포함한다. 먼저 생성된 보호물질 막은 완전히 평탄하지는 않으며, 어떤 위치는 다른 위치보다 더 얇을 수 있다. 결과적으로, 보호물질 막의 표면이 보호물질을 에칭하는 에칭물질과 접촉되면, 또는 다른 방법으로 얇아지면, 보호물질 막의 어떤 부분은 다른 부분보다 매우 빨리 얇아져서 관통되어 복수의 구멍이 생긴다.
따라서, 본 발명의 제 2 실시예에 따르면, 반도체 재료의 표면을 가공하는 방법이 제공되며, 본 방법은,
상기 표면에 보호물질 막을 생성시키는 단계;
상기 보호물질 막을 관통하는 구멍이 적어도 몇개는 형성될 때까지, 상기 보호물질 막을 실질적으로 균일하게 박막화시키는 단계(thinning); 및
상기 보호물질 막과 상기 반도체 재료를, 상기 보호물질보다 상기 반도체 재료를 더 빨리 에칭할 수 있는 에칭물질로 접촉시키는 단계
를 포함하며,
상기 에칭물질은, 상기 반도체 재료상에 가공된 표면을 형성시키되 상기 보호물질은 실질적으로 에칭되지 않도록 상기 반도체 재료가 상기 구멍의 근처에서 상기 에칭물질에 의해 에칭되는 소정의 시간과 조건하에서, 상기 반도체 재료와 적어도 상기 구멍에서 접촉하는 것인 반도체 재료의 표면 가공 방법이다.
본 발명의 제 3 실시예에 따르면, 소정의 반도체 재료가 제공되며,
본 반도체 재료는,
상기 반도체 재료의 적어도 하나의 표면의 적어도 일부가, 복수의 피트를 가지며,
상기 피트는, 상기 적어도 하나의 표면의 상기 일부에 실질적으로 불규칙적으로(randomly) 배열되고, 적어도 부분적으로 라운딩된 내부 표면을 가지는 것인 반도체 재료이다.
본 발명의 제 4 실시에에 따르면, 소정의 반도체 재료가 제공되며,
본 반도체 재료는,
상기 반도체 재료의 적어도 하나의 표면의 적어도 일부가, 복수의 피트를 가지며,
상기 피트는, 상기 적어도 하나의 표면의 상기 일부에 실질적으로 불규칙적으로(randomly) 배열되고, 그 폭이 최대 10㎛ 인 것인 반도체 재료이다.
본 발명의 제 5 실시예에 따르면, 본 발명은 소정의 반도체 재료를 제공하며,
본 반도체 재료는,
상기 반도체 재료의 표면의 적어도 일부가 상술한 제 1 또는 제 2 실시예에 의해서 가공된 것이다.
본 발명의 제 6 실시예에 따르면, 본 발명은 소정의 표면을 가지는 반도체 재료를 제공하며,
상기 표면의 적어도 일부분은, 상기 표면이 에칭됨으로써 상기 표면상의 보호물질 막을 복수의 구멍이 관통하도록 가공되며, 상기 보호물질 막은 상기 보호물질 막을 박막화시킴(thinness)으로써 상기 구멍을 가진다.
본 발명은, 추가적으로 소정의 반도체 재료를 제공하며,
본 반도체 재료는, 반도체 재료의 적어도 하나의 표면의 적어도 일부분에 적층되는 보호물질 막을 가지며, 상기 보호물질 막은 상기 보호물질 막을 박막화함으로써 복수의 관통하는 구멍을 가진다.
본 발명의 방법에 따라서 가공된 반도체 재료는 태양 전지의 제조에 유용하다. 따라서, 제 7 실시예에서 본 발명은 제 3 내지 제 6 실시예 중 어느 하나의 실시예에 따른 반도체 재료를 포함하는 태양 전지를 제공한다.
본 발명은 반도체 표면의 가공 방법과, 반사율이 감소되고 광 포획력이 증가되도록 가공된 반도체 재료에 관한 것이다.
본 발명의 바람직한 설명이 이하에서, 단지 예로서만, 아래에서 간단히 설명되는 첨부 도면을 참조하여 설명된다.
도 1은, 본원 명세서에서 기술된 표면 가공에 따른 실리콘 스트립의 개략도이다.
도 2a-2d는, 본 발명에 따른 방법을 예시하는 개략도이다.
도 3은, 본 발명에 따른 방법에 의해 처리된 실리콘 스트립에 의해 흡수되는 광의 양을 양측이 폴리싱된 실리콘 웨이퍼와 비교하여 (스트립으로 진입하는 광의 양으로써) 나타내는 그래프이다.
도 4 내지 6은, 본 발명에 따른 방법에 의해 가공된 실리콘 표면의 전자 현미경 사진이다.
도면의 상세한 설명{DETAILED DESCRIPTION OF THE DRAWINGS}
첨부 도면은 본 발명의 이해를 돕기 위해서 제공된다. 명백히 알 수 있듯이, 도 1 및 2a 내지 2d는 스케일닝 된 것이 아니며 개략적인 것이다.
도 1은, 본 발명의 제 1 실시예에 따른 방법에 의해서 가공된 실리콘 스트립(1)의 단면도를 나타낸다. 가공 방법은 다음과 같다. 실리콘 질화물로 된 박막(2)이 실리콘 스트립 기판(1)상에 저압 화학 증착법(LPCVD)에 의해 증착된다. 이 기술은 기판 표면에 균일하고 등방성(conformal) 실리콘 질화물 막(2)을 형성시킨다. 중요하게는, 실리콘 질화물(29)은 또한 LPCVD에 의해, 국제특허출원 No. WO 02/45143에 기술된 방법에 의해 생성된 실리콘 스트립의 측벽상으로, 그리고 좁은 채널(narrow channels)이나 슬롯 하부로 적층된다. 몇개의 원자 두께인 아주 얇은 층의 실리콘 질화물(2)이 적층된다. 이러한 층은, 충분히 얇은 구멍(5)을 가지며, 이 구멍을 통해서 실리콘 기판이 노출된다. 이후에, 스트립(1)은 1:50의 플루오르화수소산: 질산 용액과 같은 적절한 애칭 물질로 에칭된다. 실온에서, 본 용액은 실리콘 보다 느린 약 3000번 실리콘 질화물을 에칭한다. 결과적으로 에치 피트(6)는 스트립(1)의 실리콘의 구멍(5) 위치에서 형성된다. 수분 후에, 대부분의 표면은 크기가 수 마이크론에 이르는 에치 피트(6)로 덮힌다. 이제 에칭이 종료된다. 에칭 방법의 조절은, 막(2)의 구멍(5)의 밀도에 영향을 미치는 실리콘 질화물 증착 파라미터와, 에칭 시간과 온도를 변화시킴으로써 달성된다. 보다 낮은 온도에서 에칭이되면, 실리콘(1)에 비하여 실리콘 질화물(2)의 저속 에칭이 달성될 수 있다. 예를 들면, 0℃에서, 에칭 용액은 실리콘 보다 느린 약 6000번 실리콘 질화물(2)을 에칭한다. 또한, 가공 특성을 보다 개선하기 위해서, 상술한 가공 방법을 두번 실행하는 것도 가능하다.
도 2a - 2d는, 본 발명의 제 2 실시예에 따른 방법의 다양한 단계에서의 실리콘 표면의 단면도를 개략적인 형태로 보여준다. 실리콘 질화물(2)의 박막은 LPCVD에 의해 실리콘 기판(1)의 표면상에 2-4nm 두께로 증착된다. 도 2a는 질화물 증착후의 실리콘 기판(1)을 보여준다. 실리콘(1) 표면에 증착된 질화물 막(2)은 완전히 평탄하지는 않으며 약간의 두께 변화가 있다. 이러한 것이, 도 2a에 함몰부(depressions)(3, 4)로서 개략적으로 나타나있다. 적층된 질화물 막의 두께에 의존해서, 함몰부는 실리콘 기판 표면까지 연장되어 질화물 막에서 복수의 구멍을 생성하거나, 또는 도 2a에 나타난 것처럼 질화물 막을 일부 관통하여 연장될 수 도 있다. 또한, 도 2a에 나타난 것처럼, 함몰부는 다른 깊이를 가진다.
질화물 막의 함몰부가 질화물 막을 완전히 관통하지 않는 경우, 실리콘 기판은 실리콘 질화물을 에칭하는 용액에 담긴다. 이러한 에칭 용액은 예를 들면 플루오르화 수소산 부피의 열배의 물로 희석시킨 40% 중량 플루오르화 수소산 수용액, 또는 플루오르화 수소산과 질산의 혼합물, 예를 들면, 49% 중량 HF 수용액과 70% 중량 질산이 1:50의 부피비로 된 혼합물 일 수 있다. 실리콘 질화물 막은 점차적으로 균일하게 얇아진다. 마침내, 질화물 막은 가장 깊은 함몰부(3)가 실리콘 기판(1)을 노출시킬 정도로 충분하게 얇아져서, 질화물 막(2)에 복수의 구멍(5)을 생성시킨다. 이것이 도 2b에 나타나 있다. 이 단계에서, 질화물 막(2)의 약간 덜 깊은 함몰부는 실리콘 기판(1)까지 관통하지 않는다.
이제, 실리콘 기판(1)은 실리콘 질화물을 에칭하는 것보다 더 빨리 실리콘을에칭하는 용액, 예를 들어 49% 중량 HF 수용액과 70% 중량 질산이 1:50의 부피비로 된 혼합물에 잠긴다. 이것은, 도 2c에 나타난 것처럼, 실리콘 기판(1)의 구멍(5)이 형성되는 위치에 에치 피트(6)를 형성시킨다. 에치 피트(6)가 돌출된 실리콘 질화물(2)의 박막은 매우 약해서 깨지기 쉬우며, 신선한 에칭물질이 에치 피트(6)까지 접근하도록 허용한다. 에치 피트(6)는 에칭 과정이 계속됨에 따라서 커진다.
에칭이 계속됨에 따라서, 실리콘 질화물 막(2)은 또한 약하게 가늘어진다. 이러한 것은 질화물 막(2)에 또 다른 구멍(7)이 형성되는 결과를 가져올 수 있다. 또한, 이러한 구멍(7)은, 도 2d에 나타난 것처럼, 실리콘 기판에 에치 피트(8)의 형성을 유도할 수 있다. 가공이 최적의 정도에 도달하면 에칭이 종료된다. 이것은 실리콘(1)의 표면의 대부분이 가공된 경우일 것이다. 그러나, 표면의 작은 부분은 여전히 가공되지 않을 수 있다.
에칭은 일정 범위의 온도에서 수행될 수 있다. 특히, 저온은 일반적으로 실리콘의 에칭 속도에 비하여 저속 에칭을 유도한다. 실온 보다는 0℃에서 에칭하는 것이 예를 들면 어떤 환경에서는 바람직할 수 있다. 또한, 실리콘 질화물 막은 일정 범위의 실리콘 애칭 물질에서 에칭 속도가 감소되도록 처리될 수 있다. 예를 들면, 실리콘 질화물을 고온(1000-1100℃)에서 어닐링시키는 것은 실리콘 에칭 용액에서의 에칭 속도를 감소시키는 결과를 가져온다.
상술한 가공 기술은 특히, 박막 실리콘 셀에 대하여 장점을 갖는다. 왜냐하면, 가공 과정에 소모되는 실리콘의 양이 적기 때문이다(가공되는 각각의 표면상에서 대략 2-3 마이크론). 상술한 가공 기술은 실리콘 웨이퍼나 그레인(grain) 크기의 임의의 필름에 대하여 적용될 수 있다.
본 발명의 방법에서, "실질적으로 에칭되지 않은(substantially unetched)" 이 의미하는 바는, 반도체 재료가 보호물질(protective substance)의 구멍(apertures) 근처에서 에칭되며, 에칭이 끝났을 때 구멍 근처가 아닌 영역에서 반도체 재료가 에칭되는 것을 막기 위해서 보호물질이 반도체 재료의 표면에 충분히 남아 있도록 하는 조건하에서 에칭이 이루어진 것을 의미한다.
"실질적으로 균일한(substantially uniformly)" 이 의미하는 바는, 반도체 표면상의 모든 점에서 주어진 시간내에 동일한 두께로 보호막이 제거되도록 하기 위해서, 보호막(protective layer)이 반도체 표면 전체 표면에 걸쳐서 실질적으로 동일한 속도로 얇아지도록 하는 조건하에서 박막화(thinning)가 이루어진 것을 의미한다.
본 발명에 따른 방법에서, 보호물질은, 반도체 재료을 에칭할 수 있는 적어도 하나의 에칭물질(etchant)에 의한 에칭에 저항하는 임의의 물질이다. 또는, 보호물질은 적어도, 본 발명의 방법에서 사용되는 조건하에서 실질적으로 에칭되지 않도록 하는 에칭물질에 의해서 반도체 재료에 행해지는 에칭보다, 충분히 늦게 적어도 하나의 에칭물질에 의해 에칭되는 임의의 물질이다.
제 1실시예에서, 상술한 보호물질 막은 일반적으로 단지 몇개의 원자 두께이며, 화학 증착법 또는 저압 화학 증착법과 같은 알려진 방법에 의하여 형성될 수 있다. 보호물질 막을 적층하는 다른 가능한 방법은, 스프레이 열분해법(spray pyrolysis), 증발법(evaporation), 스퍼터링법(sputtering), 열 산화법(thermal oxidation), 열 질화법(thermal nitridation)을 포함한다. 다른 태양으로서, 보호물질 막은 폴리머(polymer)로 이루어질 수 있으며, 반도체의 표면에 복수의 관통하는 구멍을 가지는 상당히 얇은 층으로 적층된다. 제1 실시예의 본 태양에서는, 에칭 단계가 플라즈마 에칭(plasma ethching)에 의해 적절하게 수행된다. 폴리머가 스핀 코팅법(spin coating)에 의해 적절하게 적층된다. 적절한 폴리머의 예로는,집적회로 제조에 사용되는 폴리머 포토레지스트(polymeric photoresist)가 포함된다. 실리콘 에칭을 위한 적절한 플라즈마의 예로는, SF6, CF4, 및 CF4와 산소의 혼합물(mixture)이 포함된다.
제 1 실시예의 일 태양에서, 보호물질 막은 저압 화학 증착법에 의해 증착되며, 통상적으로 그 두께는 약 2nm 이며, 다수의 구멍을 포함하고 있다는 점에서 불완전한 막이다. 상술한 다수의 구멍을 통하여, 보호막 층 하부의 반도체 재료가 에칭될 수 있다.
제 2 실시예에서, 보호물질 막은 상술한 제 1 실시예의 방법에서 언급된 임의의 방법들로 반도체 재료에 적층될 수 있다. 제 2 실시예에서는, 보호물질 막이 반도체에 적층될 때 보호물질 막을 관통하는 구멍을 가지지 않도록 하기 위해서, 적층되는 보호물질 막은, 통상적으로 제 1실시예보다 두껍다. 그러나, 표면에 적층되는 보호물질 막은 결코 완벽하게 균일한 두께를 가질 수는 없으며, 보호물질 막이 점점 얇아질 때, 결과적으로 보호물질 막이 에칭되기 전의 가장 얇은 위치에 보호물질 막을 관통하는 복수의 구멍이 형성된다. 즉, 보호물질 막이 박막화됨에 따라 보호물질 막의 두께는 보호물질 막의 적어도 일부가 얇아져서 관통될 때까지 전 범이에 걸쳐 실질적으로 동일한 양만큼 감소되며, 따라서 보호물질 막을 관통하는 복수의 구멍이 생성된다.
제 2 실시예에서, 보호물질 막을 박막화하는 단계는 통상적으로 에칭 단계이다. 에칭물질은, 보호물질을 균일하게 에칭할 수 있는 임의의 물질일 수 있다. 상술한 에칭물질은, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에게 알려져 있으며, 다양한 종류의 산(acids), 산 혼합물(acid mixtures), 및 플라즈마이다. 보호물질이 폴리머인 경우, 바람직하게는 플라즈마 에칭에 의해 박막화되며, 통상적으로는 산소 플라즈마(oxygen plasma)이다.
통상적으로, 보호물질 막의 구멍은 보호물질 표면상에서 실질적으로 불규칙적으로(randomly) 배열되어 있다. 왜냐하면, 상술한 구멍은, 보호물질 막의 두께가 실질적으로 불규칙한 곳에서 발생하기 때문이다. 따라서, 제 1 실시예와 제 2 실시예가 수행된 후에, 반도체 재료 표면 상에 실제적으로 불규칙하게 배열된 에치 피트(etch pits)가 반도체 재료에 남게 된다. 반도체 재료의 표면에 형성된 공동(hollow) 모양의 에치피트 내부 표면은, 반드시는 아니지만 통상적으로, 적어도 부분적으로 라운딩되어 있다. 즉, 에치 피트 내부 표면상에 약간의 면짐(faceting)이 있으나, 반도체 재료에 에칭물질의 작용 결과, 에치 피트 내부 표면에 적어도 일부분은 면지고(facted)거나 평평(flat)하지 않고 적어도 약간의 영역은 오목하다. 더 전형적으로는, 에치 피트의 내부 표면의 적어도 반이 라운딩 되어 있다. 바람직하게는, 에치 피트의 내부 표면상에는 면짐이 실제적으로 없다. 에치 피트는 전형적으로 표면 위에서 볼 때, 교차되는 곳을 제외하고는, 실질적으로 환형(circular)이다. 그러나, 어떤 환경에서는, 반도체 재료의 결정성장 방향에 따라서 표면 위에서 볼때 에치 피트는 실질적으로 환형이 아닐 수 있다. 에치 피트의 모양이 어떠하던 간에, 에치 피트는 전형적으로 그 지름 크기가 최대 약 10㎛ 이다. 더 전형적으로는, 에치 피트의 지름 크기는 약 1㎛ 내지 약 5㎛ 보다 작다.에치 피트는 피트의 폭보다 통상적으로 얇은 웰(well)에 의해 분리된다. 통상적으로, 적어도 약간의 웰은 실질적으로 에칭되지 않는다. 그러나, 대다수의 웰은, 통상적으로 오버랩하는 에치 피트들 사이에 형성됨으로써 상부(top) 지점이 된다.
제 1 실시예 및 제 2 실시예에서의 에칭물질은, 보호물질보다 더 빠르게 반도체 재료를 에칭할 수 있는 임의의 물질이다. 상술한 에칭물질은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 알려져 있다. 에칭물질이 제 2 실시예에서 보호물질 막을 얇게 하는 데 사용되는 경우, 에칭물질은 반도체를 에칭하는 데 사용되는 에칭물질과 동일하던지 또는 다를 수 있다. 보호물질 막이 폴리머 막일때, 통상적으로 플라즈마가 반도체를 에칭하는데 사용된다.
본 발명에 따른 방법은, 결과적으로 폴리싱된 표면에 비하여, 반도체 재료의 표면의 반사율을 감소시키며, 및/ 또는 반도체 재료의 광 구속(light confinement)(광 트랩)(light trapping)을 개선시킨다.
본 발명에 따른 방법에서, 반도체 표면의 가공의 정도가 최적이 되어 에칭이 종료되는 순간은 다양한 방식으로 결정될 수 있다. 한가지 방법으로는, 표면으로부터의 광 반사를 측정하는 장치를 사용하거나 눈에 의해서, 가공되는 표면의 모양을 모니터링하는 것이다. 두번째 방법으로는, 주어진 조건(즉, 보호물질의 특성, 보호물질의 두께, 에칭물질 조성, 및 온도)에 대하여, 최적 결과를 위한 시간 량을 결정하는 것이다. 이것은, 다양한 길이의 시간동안 샘플을 에칭하고, 애칭된 샘플의 반사율 및/또는 광 포획을 측정함으로써 달성된다. 이러한 측정 결과는 최적의 에칭 시간을 결정하도록 한다. 그러나, 에칭 용액이 많은 웨이퍼 또는 일군의 웨이퍼를 가공하는데 사용되는 경우, 에칭 용액의 에칭 특성은 시간에 따라 변할 것이 명백하다. 따라서, 그때 에칭 시간은 최적의 가공 결과를 계속해서 얻을 수 있도록 조절될 필요가 있을 것이다.
본 발명에 따른 방법에서, 반도체 재료를 에칭물질과 접촉시키는 단계는, 사용되는 에칭물질과 에칭 조건에 따라서, 보호물질이 어느 정도까지는 에칭되는 결과를 가져올 수 있다. 상술한 접촉단계 동안 보호물질이 어느 정도까지 에칭되는 경우, 상술한 접촉단계의 개시시에 존재하던 보호물질의 구멍 수에 비하여, 보다 많은 구멍이 보호물질에 생성될 수 있다.
반도체 재료를 에칭물질에 접촉시키는 단계 바로 이전에, 보호물질 막의 구멍은 매우 작으며, 전형적으로는 직경이 100nm이하이며, 더 전형적으로는 직경이 10nm이하이다. 에칭 단계가 진행됨에 따라, 구멍은 점점 커지고, 구멍의 수는 증가하는 경향이 있다. 에칭 단계가 종료되는 경우, 구멍의 수와 반도체 표면의 에치 피트의 수는 전형적으로는 100 평방 마이크론(square microns) 당 약 10 내지 약 1000 이다.
일반적으로 제1 및 제2 실시예에 따른 방법과 제3, 제4, 제5 및 제6 실시예에 따른 반도체 재료에서, 반도체 재료는 실리콘이다. 반도체 재료가 실리콘인 경우, 본 발명에 따른 방법에서는 보호물질(protective substance)은 통상적으로 실리콘 질화물(silicon nitride)이며 에칭물질(etchant)은 플루오르화수소산(hydrofluoric acid)과 질산(nitric acid)의 혼합물이다. 예컨대, 49% 중량의 HF 수용액(aqueous HF)(즉, 수용액 100g에 HF 49g)와 70% 중량의 질산수용액(aqueous nitric acid)의 혼합물로 그 부피비는 1:50이다. 반도체 표면의 웨팅(wetting)을 개선시키는 것과 같이, 원하는 에칭 특성을 얻기 위해서 에칭 용액에 다른 화합물을 첨가할 수 있다. 상술한 첨가물은 반도체 에칭 기술 분야에 속하는 통상의 지식을 가진자에게 잘 알려져 있다. 반도체 재료가 실리콘인 경우, 단 결정 실리콘, 미정질 실리콘(microcrystalline silicon), 또는 다결정 실리콘(multicrystalline silicon or polycrystalline silicon)일 수 있다. 실리콘 질화물에 대한 에칭물질로 가능한 또 다른 것은, CF4와 산소로 된 플라즈마이다.
본 발명에 따른 방법은 전형적으로, 반도체 재료의 에칭 단계에서 반도체 표면상에서 복수의 에치 피트가 충분히 생성될 정도로 진행된 후에, 보호물질을 표면에서 제거하는 단계를 추가적으로 포함한다. 보호물질은, 반도체 재료보다 훨씬 더 빨리 보호물질을 에칭하는 에칭물질이 적용됨으로써 제거될 수 있다. 예를 들면, 반도체 재료가 실리콘이고 보호물질이 실리콘 질화물인 경우, 보호물질은 반응성 이온 에칭(reactive ion etching)에 의해 제거되거나, 또는 높은 온도, 전형적으로는 약 180℃ 에서 인산(phosphoric acid)과 접촉됨으로서 제거될 수 있다. 다른 방법으로는, 더욱 바람직하게는, 실리콘 질화물이 플루오르화 수소(hydrogen fluoride)의 수용액, 전형적으로는 5% 중량의 플루오르화 수소 수용액에서, 에칭됨으로써 실리콘으로부터 제거될 수 있다.
더 전형적으로는, 본 발명에 따른 방법은, 반도체 재료를 에칭하는 단계가 반도체 표면상에서 복수의 에치 피트가 충분히 생성될 정도로 진행된 후에, 보호물질의 막을 제거하는 단계와, 이후에 종래의 방법에 따라서 전체 표면에 걸쳐서 반사방지막을 적층하는 단계를 추가적으로 포함한다. 본 방법에 따르면, 반사방지막만 적층하는 것에 비하여, 반사율이 실질적으로 더 많이 감소될 수 있다는 것이 밝혀졌다.
전형적으로, 제 1 실시예 또는 제 2 실시예의 방법은, 폴리싱된 표면에 비하여, 약 50% 이하의 가시 광이 반사되는 표면을 만들 수 있다. 반사방지 막이 본 발명에 따라서 가공된 표면에 적층되는 경우, 표면에서 반사되는 가시광의 양이 훨씬 많이 감소될 수 있다.
반도체 재료가 실리콘이고 보호물질은 2nm 두께의 실리콘 질화물인 경우, 반도체의 에칭 단계는 상술한 바와 같이 수분, 전형적으로는 2-5분 동안 실온에서(ordinary room temperature) 1:50(v/v)의 HF/질산 혼합물과 접촉됨으로써 수행된다.
어떤 실시예에서는, 실리콘 질화물의 적층(deposition)에 앞서 실리콘 기판상에 실리콘 이산화물(silicon dioxide) 박막(예를 들면, 20-30nm)을 성장시키는 것이 바람직할 수 있다. 산화물의 성장은 본 발명을 실시하는 데 필수적인 것은 아니다(본 발명 따른 방법은, 본 방법이 완료되는 데 걸리는 시간이 약간 증가되는 것을 제외하고는, 실리콘 질화물 보호물질 하부에 실리콘 이산화물 막의 존재 여부에 영향을 받지 않는다). 그러나, 상술한 산화물 막은 실리콘 기판의 전자적 특성의 열화(degradation)를 회피하는 데 도움이 되는 것으로 밝혀졌다. 열화는 실리콘 질화물 하부에 산화물이 존재하지 않을 때 종종 발견된다.
본 발명에 따른 방법은, 특히, 실리콘 프레임에 홀딩된 실리콘 스트립과 같이 방사(radiation)에 노출될 수 없고 국제특허출원 no. WO 02/45143에 개시된 바에 따라 생산된 표면을 가공하는데 특히 장점이 있다. 따라서, 본 발명의 바람직한 한 형태에서, 반도체 재료는 100㎛ 이하의 두께와 최대 약 3 mm 폭을 가지며, 대향하는 표면들중 적어도 하나의 쌍은 본 발명에 따라 가공된다. 즉, 대향하는 표면들 중 적어도 하나의 쌍의 각각은 복수의 피트를 가지며, 피트는 스트립의 표면에 실질적으로 불규칙적으로 분포되며, 피트는 적어도 부분적으로는 라운딩된 내부표면을 가지며, 및/또는 최대 10㎛ 폭을 가진다.
다음의 모든 실시예에서, 실리콘 질화물의 적층은 저압 화학 증착법에 의해 750℃에서 분당 30 표준 세제곱 센티미터(30 standard cubic centimetres per minute: sccm)의 유속을 가진 디클로로실란(dichlorosilane), 분당 120 표준 세제곱 센티미터의 유속을 가진 암모니아와 70 Pa의 압력으로 수행되었다. 적층시간은 전형적으로 75 초였다.
실시예 1.
약 2nm 두께의 실리콘 질화물 막은 단결정성장방향이 (111)인 폴리싱된 실리콘 웨이퍼에 증착되었다. 샘플은, 웨이퍼로부터 절단되어 1:50의 플루오르화수소산:질산 용액에서 0℃에서 에칭되었다. 샘플은 1mm두께의 저철(low iron) 글라스 뒤에서 실리콘을 사용하여 캡슐화되어(encapsulated), 샘플의 반사율(reflectance)은 전체 범위에서 분광 광도계(spectrophotometer)를 사용하여 측정되었다. 샘플은 900nm에서 11%의 반사율을 가지는 반면에, 매끄러운 캡슐화된 실리콘 웨이퍼는 24%의 반사율을 가지고, 역피라미드로 가공된 결정성장방향이 (100)인 실리콘 샘플은 같은 파장에서 8%의 반사율을 가졌다. 이러한 결과는 가공 공정이 실리콘 표면에서의 반사율을 감소시키는데 유효하다는 것을 나타낸다.
실시예 2 : 얇은 실리콘 스트립의 에칭
직경이 100mm, 두께가 1mm, (110) 방향으로 결정성장된 실리콘 웨이퍼가 사용되었다. 상술한 웨이퍼로부터, 105 마이크론 떨어져서 이격되어 있고 약 70 마이크론 두께의 얇은 실리콘 스트립이 국제특허출원 no. WO 02/45143에 기술된 방법에 따라서 제조되었다. 이렇게 제조된 얇은 실리콘 스트립의 측벽은 고도하게 폴리싱되어 있다. 측벽은 태양 전지에서 태양을 향하는 면을 형성할 수 있기 때문에, 가공되는 것이 바람직했다.
실리콘 질화물의 박막은 웨이퍼상에 적층되었다. 박막의 실리콘 스트립 중의 하나는 웨이퍼로부터 쪼개져서 웨이퍼 상에 탑재되었다. 이러한 방법에서, 에칭과정동안에, 실리콘 스트립 중의 하나의 스트립의 측벽 표면을 명확히 볼 수 있었다. 실시예 1에서 기술한 바와 같은 동일한 에칭물질로 실온에서 약 5분 동안 에칭을 한 후에, 스트립이 최적으로 가공되고, 에칭이 종료되었다. 이제 실리콘 스트립은 약 65 마이크론 두께이다.
가공된 실리콘 내로의 광 구속력(광 포획력)의 정도를 결정하기 위해서 측정이 수행되었다. 도 3은, 가공되지 않은 70 마이크론 두께의 스트립에 대비한, 가공된 65 마이크론 두께의 스트립에 대한 흡수된 광의 양을 (실리콘에 입사하는 광의 양으로서)보여준다. 명확한 것은, 가공 공정이 850-1100nm 범위의 파장에서의 광 포획력을 상당히 개선시키는 결과를 가져온다는 것이다. 이로서, 가공 공정이 실리콘 태양 전지에 적용되는 경우 상당히 개선된 에너지 변환 효율을 가져온다.
실시예 3: 표면 부동태화(surface passivation)
(111) 방향으로 결정성장되고, >1000 ohm-cm, 붕소 도핑된 float-zoned 실리콘 웨이퍼가 여럿 사용되었다. 약 30nm 두께의 산화물이 웨이퍼 상에서 열적으로(thermally) 성장되었다. 이후에, 박막의 실리콘 질화물이 적층되었고, 웨이퍼는 상술한 실시예 2에 따라 가공되었다. 가공 후에, 웨이퍼에는 인 확산 과정이 제공되었으며, 30nm 두께의 산화물이 열적으로 성장되었다. 이후에, 웨이퍼는 5% 수소와 95% 질소의 혼합물에서 30분 동안 430℃에서 어닐링되었다. 어닐링 처리후에 이미터 포화 전류 밀도는 측벽당 20-25fA/cm2인 것으로 측정되었다. 이렇게 낮은 값이 알려주는 바는, 표면 부동태화가 택스처링된 표면에서 휼륭하게 달성되었다는 것이다.
본 발명의 방법의 장점
본 발명의 방법은, 반도체 재료의 표면의 반사율을 감소시키는 상대적으로 단순하고도 비용이 싼 방법을 제공한다. 또한, 본 발명의 방법은, 방사(radiation)에 노출되지 않고 따라서 예를 들면 반응성 이온 에칭에 의해 에칭될 수 없는 가공된 표면(이에 의해 감소된 반사율을 가진다)을 제공한다. 또한, 본 발명의 방법은 수산화 칼륨과 같은 비등방성 에칭물질로는 가공될 수 없는 (111) 방향으로 결정성장한 표면에 적용될 수 있다.
첨부된 도면과 실시예를 참조하여 본원 명세서에서 기술된 방법의 수 많은 변형은, 본 발명의 범위를 벗어남이 없이 본 발명의 기술분야에 속하는 자에게는 명백할 것이다

Claims (22)

  1. 반도체 재료의 표면을 가공하는 방법에 있어서,
    상기 표면에 보호물질 막을 적층하는 단계; 및
    상기 보호물질 막과 상기 반도체 재료를, 상기 보호물질보다 상기 반도체 재료를 더 빨리 에칭할 수 있는 에칭물질과 접촉시키는 단계
    를 포함하며,
    상기 보호물질 막은, 충분히 얇아서 상기 보호물질 막을 관통하는 복수의 구멍을 가지며,
    상기 에칭물질은, 상기 반도체 재료상에 가공된 표면을 형성시키되 상기 보호물질은 실질적으로 에칭되지 않도록 상기 반도체 재료가 상기 구멍의 근처에서 상기 에칭물질에 의해 에칭되는 소정의 시간과 조건하에서, 상기 반도체 재료와 적어도 상기 구멍에서 접촉하는 것인 반도체 재료의 표면 가공 방법.
  2. 제 1 항에 있어서,
    상기 반도체 재료는 실리콘이고,
    상기 보호물질은 실리콘 질화물인것인 반도체 재료의 표면 가공 방법.
  3. 제 1 항에 있어서,
    상기 보호물질은 폴리머인 것인 반도체 재료의 표면 가공 방법.
  4. 제 1 항에 있어서,
    상기 보호물질 막은, 상기 표면에 저압 화학 증착법(low pressure chemical vapour deposition), 화학 증착법(chemical deposition), 스프레이 열분해법(spray pyrolysis), 증발법(evaporation), 스퍼터링법(sputtering), 열 산화법(thermal oxidation), 열 질화법(thermal nitridation), 또는 스핀 코팅법(spin coating)에 의해 증착되는 것인 반도체 재료의 표면 가공 방법.
  5. 제 2 항에 있어서,
    상기 보호물질 막은 상기 표면에 저압 화학 증착법에 의해 적층되는 것인 반도체 재료의 표면 가공 방법.
  6. 제 5 항에 있어서,
    상기 보호물질 막의 두께는 약 2nm인 것인 반도체 재료의 표면 가공 방법.
  7. 제 2 항에 있어서,
    상기 실리콘과 상기 실리콘 질화물 사이에 실리콘 이산화물 막이 존재하는 것인 반도체 재료의 표면 가공 방법.
  8. 제 3 항에 있어서,
    상기 에칭물질은 플라즈마인것인 반도체 재료의 표면 가공 방법.
  9. 반도체 재료의 표면을 가공하는 방법에 있어서,
    상기 표면에 보호물질 막을 생성시키는 단계;
    상기 보호물질 막을 관통하는 구멍이 적어도 몇개는 형성될 때까지, 상기 보호물질 막을 실질적으로 균일하게 박막화시키는 단계(thinning); 및
    상기 보호물질 막과 상기 반도체 재료를, 상기 보호물질보다 상기 반도체 재료를 더 빨리 에칭할 수 있는 에칭물질과 접촉시키는 단계
    를 포함하며,
    상기 에칭물질은, 상기 반도체 재료상에 가공된 표면을 형성시키되 상기 보호물질은 실질적으로 에칭되지 않도록 상기 반도체 재료가 상기 구멍의 근처에서 상기 에칭물질에 의해 에칭되는 소정의 시간과 조건하에서, 상기 반도체 재료와 적어도 상기 구멍에서 접촉하는 것인 반도체 재료의 표면 가공 방법.
  10. 제 9 항에 있어서,
    상기 반도체 재료는 실리콘이고,
    상기 보호물질은 실리콘 질화물인것인 반도체 재료의 표면 가공 방법.
  11. 제 9 항에 있어서,
    상기 보호물질은 폴리머인 것인 반도체 재료의 표면 가공 방법.
  12. 제 9 항에 있어서,
    상기 보호물질 막은, 상기 표면에 저압 화학 증착법(low pressure chemical vapour deposition), 화학 증착법(chemical deposition), 스프레이 열분해법(spray pyrolysis), 증발법(evaporation), 스퍼터링법(sputtering), 열 산화법(thermal oxidation), 열 질화법(thermal nitridation), 또는 스핀 코팅법(spin coating)에 의해 증착되는 것인 반도체 재료의 표면 가공 방법.
  13. 제 10 항에 있어서,
    상기 보호물질 막은 상기 표면에 저압 화학 증착법에 의해 적층되는 것인 반도체 재료의 표면 가공 방법.
  14. 제 10 항에 있어서,
    상기 실리콘과 상기 실리콘 질화물 사이에 실리콘 이산화물 막이 존재하는 것인 반도체 재료의 표면 가공 방법.
  15. 제 11 항에 있어서,
    상기 에칭물질은 플라즈마인것인 반도체 재료의 표면 가공 방법.
  16. 반도체 재료로서,
    상기 반도체 재료의 적어도 하나의 표면의 적어도 일부가, 복수의 피트를 가지며,
    상기 피트는, 상기 적어도 하나의 표면의 상기 일부에 실질적으로 불규칙적으로(randomly) 배열되고, 적어도 부분적으로 라운딩된 내부 표면을 가지는 것인 반도체 재료.
  17. 반도체 재료로서,
    상기 반도체 재료의 적어도 하나의 표면의 적어도 일부가, 복수의 피트를 가지며,
    상기 피트는, 상기 적어도 하나의 표면의 상기 일부에 실질적으로 불규칙적으로(randomly) 배열되고, 그 폭이 최대 10㎛ 인 것인 반도체 재료.
  18. 제 17 항에 있어서,
    상기 피트는 적어도 부분적으로 라운딩된 내부 표면을 갖는 것인 반도체 재료.
  19. 제 17 항에 있어서,
    상기 피트는 그 폭이 최대 5㎛ 인 것인 반도체 재료.
  20. 제 16 항 또는 제 17 항에 있어서,
    상기 반도체 재료는 실리콘인 것인 반도체 재료.
  21. 제 20 항에 있어서,
    상기 반도체 재료는 상기 적어도 하나의 표면에 적층되는 반사방지막을 가지는 것인 반도체 재료.
  22. 실리콘 스트립으로서,
    그 두께가 100㎛ 미만이고 그 폭이 최대 약 3mm이며,
    대향하는 표면 중 적어도 하나의 쌍의 각각은 복수의 피트를 가지며,
    상기 피트는, 상기 표면에 실질적으로 불규칙적으로 분포되고, 적어도 부분적으로 라운딩된 내부 표면을 가지며, 및/또는 최대 10㎛의 폭을 가지는 것인 실리콘 스트립.
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