JPH11163284A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH11163284A JPH11163284A JP9329982A JP32998297A JPH11163284A JP H11163284 A JPH11163284 A JP H11163284A JP 9329982 A JP9329982 A JP 9329982A JP 32998297 A JP32998297 A JP 32998297A JP H11163284 A JPH11163284 A JP H11163284A
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Abstract
(57)【要約】
【課題】ストレージ電極の表面を安定的に粗面化するこ
とが可能であり、ストレージ容量の増大によってＤＲＡ
Ｍセルの微細化を容易に実現することができる半導体記
憶装置の製造方法を提供する。 【解決手段】本発明に係る半導体記憶装置の製造方法
は、ＴＥＯＳを用いた減圧ＣＶＤ法によってストレージ
電極１の表面上にシリコン酸化膜２を堆積する工程と、
堆積したシリコン酸化膜２を無水フッ酸蒸気３にさらし
てピンホール４を形成する工程と、ピンホール４が形成
されたシリコン酸化膜２をマスクとしてストレージ電極
１をエッチングする工程と、シリコン酸化膜２を除去す
る工程とを含んでいる。
とが可能であり、ストレージ容量の増大によってＤＲＡ
Ｍセルの微細化を容易に実現することができる半導体記
憶装置の製造方法を提供する。 【解決手段】本発明に係る半導体記憶装置の製造方法
は、ＴＥＯＳを用いた減圧ＣＶＤ法によってストレージ
電極１の表面上にシリコン酸化膜２を堆積する工程と、
堆積したシリコン酸化膜２を無水フッ酸蒸気３にさらし
てピンホール４を形成する工程と、ピンホール４が形成
されたシリコン酸化膜２をマスクとしてストレージ電極
１をエッチングする工程と、シリコン酸化膜２を除去す
る工程とを含んでいる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置の製
造方法に係り、特には、大容量のＤＲＡＭを製造するた
めの技術に関する。
造方法に係り、特には、大容量のＤＲＡＭを製造するた
めの技術に関する。
【０００２】
【従来の技術】従来から、ＤＲＡＭセルの微細化を進め
るためには微細な単位セル領域上に大きなストレージ容
量を形成する方法の開発が必要であるとされており、こ
のような方法の一つとしては、ストレージ電極の表面を
粗面化して実効表面積を増加させることによって大きな
ストレージ容量を得ようとする試みが提案されている。
るためには微細な単位セル領域上に大きなストレージ容
量を形成する方法の開発が必要であるとされており、こ
のような方法の一つとしては、ストレージ電極の表面を
粗面化して実効表面積を増加させることによって大きな
ストレージ容量を得ようとする試みが提案されている。
【０００３】そして、この種の提案としては、特開平５
−３０４２７３号公報や特開平２−１６６７６０号公報
でもって開示された方法が既に公知となっている。
−３０４２７３号公報や特開平２−１６６７６０号公報
でもって開示された方法が既に公知となっている。
【０００４】すなわち、特開平５−３０４２７３号公報
で開示された第１の従来方法においては、図３で製造手
順を模式化して示すように、アモルファスシリコンから
なるストレージ電極３１の表面を清浄化し（図３
（ａ））、かつ、高真空中でジシランガスにさらすこと
によってストレージ電極３１の表面上に結晶成長核３２
をまばらな状態で形成した後（図３（ｂ））、高真空中
での熱処理に伴って結晶成長核３２を起点としながらポ
リープ様の結晶３３を成長させることでストレージ電極
３１の表面が粗面化されることになっている（図３
（ｃ））。
で開示された第１の従来方法においては、図３で製造手
順を模式化して示すように、アモルファスシリコンから
なるストレージ電極３１の表面を清浄化し（図３
（ａ））、かつ、高真空中でジシランガスにさらすこと
によってストレージ電極３１の表面上に結晶成長核３２
をまばらな状態で形成した後（図３（ｂ））、高真空中
での熱処理に伴って結晶成長核３２を起点としながらポ
リープ様の結晶３３を成長させることでストレージ電極
３１の表面が粗面化されることになっている（図３
（ｃ））。
【０００５】また、特開平２−１６６７６０号公報でも
って開示された第２の従来方法は、ある種のウェットエ
ッチングを採用した際におけるポリシリコンのグレイン
境界ではエッチング速度が速いことを利用したものであ
り、製造手順を模式化して示す図４のように、このよう
な特性を有するエッチング液を用いたうえでポリシリコ
ンからなるストレージ電極３５を処理すると、グレイン
境界３６のエッチング速度が速いため（図４（ａ））、
グレイン境界３６に沿った凹部３７が形成されることと
なり、グレインサイズに応じた粗面化が実現しているこ
とになる（図４（ｂ））。
って開示された第２の従来方法は、ある種のウェットエ
ッチングを採用した際におけるポリシリコンのグレイン
境界ではエッチング速度が速いことを利用したものであ
り、製造手順を模式化して示す図４のように、このよう
な特性を有するエッチング液を用いたうえでポリシリコ
ンからなるストレージ電極３５を処理すると、グレイン
境界３６のエッチング速度が速いため（図４（ａ））、
グレイン境界３６に沿った凹部３７が形成されることと
なり、グレインサイズに応じた粗面化が実現しているこ
とになる（図４（ｂ））。
【０００６】
【発明が解決しようとする課題】しかしながら、第１の
従来方法を採用した際には、ストレージ電極３１の表面
を粗面化すべく成長させられた結晶３３の先端部分より
も基端部分の方が細くなっているため、これら結晶３３
の機械的強度が弱くて洗浄時に欠け落ちることがあるほ
か、基端部分の空乏化によってポリープ全体が電極とし
て機能しないというような不都合が生じてしまう。ま
た、第２の従来方法を採用することによってストレージ
電極３５の表面を粗面化した場合には、電極としての機
能を果たすのに十分なリン濃度とすることに伴ってグレ
イン境界３６とグレイン自体とのエッチングレート差が
小さくなる結果、粗面化されたストレージ電極３５の表
面における起伏が小さくなり、十分な起伏状態が得られ
ないという不都合が生じる。
従来方法を採用した際には、ストレージ電極３１の表面
を粗面化すべく成長させられた結晶３３の先端部分より
も基端部分の方が細くなっているため、これら結晶３３
の機械的強度が弱くて洗浄時に欠け落ちることがあるほ
か、基端部分の空乏化によってポリープ全体が電極とし
て機能しないというような不都合が生じてしまう。ま
た、第２の従来方法を採用することによってストレージ
電極３５の表面を粗面化した場合には、電極としての機
能を果たすのに十分なリン濃度とすることに伴ってグレ
イン境界３６とグレイン自体とのエッチングレート差が
小さくなる結果、粗面化されたストレージ電極３５の表
面における起伏が小さくなり、十分な起伏状態が得られ
ないという不都合が生じる。
【０００７】本発明は、これらの不都合に鑑みて創案さ
れたものであって、ストレージ電極の表面を安定的に粗
面化することが可能であり、ストレージ容量の増大によ
ってＤＲＡＭセルの微細化を容易に実現することができ
る半導体記憶装置の製造方法を提供するものである。
れたものであって、ストレージ電極の表面を安定的に粗
面化することが可能であり、ストレージ容量の増大によ
ってＤＲＡＭセルの微細化を容易に実現することができ
る半導体記憶装置の製造方法を提供するものである。
【０００８】
【課題を解決するための手段】本発明の請求項１に係る
半導体記憶装置の製造方法は、ＴＥＯＳを用いた減圧Ｃ
ＶＤ法によってストレージ電極の表面上にシリコン酸化
膜を堆積する工程と、堆積したシリコン酸化膜を無水フ
ッ酸蒸気にさらしてピンホールを形成する工程と、ピン
ホールが形成されたシリコン酸化膜をマスクとしてスト
レージ電極をエッチングする工程と、シリコン酸化膜を
除去する工程とを含んでいることを特徴とする。
半導体記憶装置の製造方法は、ＴＥＯＳを用いた減圧Ｃ
ＶＤ法によってストレージ電極の表面上にシリコン酸化
膜を堆積する工程と、堆積したシリコン酸化膜を無水フ
ッ酸蒸気にさらしてピンホールを形成する工程と、ピン
ホールが形成されたシリコン酸化膜をマスクとしてスト
レージ電極をエッチングする工程と、シリコン酸化膜を
除去する工程とを含んでいることを特徴とする。
【０００９】本発明の請求項２に係る半導体記憶装置の
製造方法は、下地段差を平坦化する絶縁膜の表面上にシ
リコン酸化膜除去時の保護用として機能するストッパー
膜を堆積し、かつ、絶縁膜及びストッパー膜にストレー
ジ電極用の開口を形成する工程と、ストッパー膜の表面
上に導電膜を堆積し、この導電膜をパターニングしてス
トレージ電極を形成する工程と、ＴＥＯＳを用いた減圧
ＣＶＤ法によってストレージ電極の表面上にシリコン酸
化膜を堆積する工程と、堆積したシリコン酸化膜を無水
フッ酸蒸気にさらしてピンホールを形成する工程と、ピ
ンホールが形成されたシリコン酸化膜をマスクとしてス
トレージ電極を非異方的にエッチングする工程と、シリ
コン酸化膜を除去する工程とを含んでいることを特徴と
する。
製造方法は、下地段差を平坦化する絶縁膜の表面上にシ
リコン酸化膜除去時の保護用として機能するストッパー
膜を堆積し、かつ、絶縁膜及びストッパー膜にストレー
ジ電極用の開口を形成する工程と、ストッパー膜の表面
上に導電膜を堆積し、この導電膜をパターニングしてス
トレージ電極を形成する工程と、ＴＥＯＳを用いた減圧
ＣＶＤ法によってストレージ電極の表面上にシリコン酸
化膜を堆積する工程と、堆積したシリコン酸化膜を無水
フッ酸蒸気にさらしてピンホールを形成する工程と、ピ
ンホールが形成されたシリコン酸化膜をマスクとしてス
トレージ電極を非異方的にエッチングする工程と、シリ
コン酸化膜を除去する工程とを含んでいることを特徴と
する。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００１１】（実施の形態１）図１は実施の形態１に係
る半導体記憶装置の製造手順を模式化して示す工程断面
図であり、以下、この図１を参照しながら本発明に係る
半導体記憶装置の製造方法を説明する。まず、図１
（ａ）中の符号１はストレージ電極の一部分、例えば、
リンがドーピングされたアモルファスシリコンからなる
ストレージ電極の一部分を示しており、このストレージ
電極１の表面上には、ＴＥＯＳ（tetra-etoxy-ortho-si
licate）を原料ガスの一つとして用いる減圧ＣＶＤ法を
採用したうえで膜厚が５０ｎｍ程度となったシリコン酸
化膜であるＳiＯ2膜（ＴＥＯＳ−ＳiＯ2膜）２が堆積さ
れる（図１（ｂ））。なお、ここでのストレージ電極１
がアモルファスシリコンに限られることはないのであ
り、ポリシリコンやシリコン基板もしくはシリコン基板
内に設けられたシリコントレンチなどであってもよく、
また、ドーピングされた不純物がリンには限定されずに
ヒ素やボロンなどであってよいことは勿論である。
る半導体記憶装置の製造手順を模式化して示す工程断面
図であり、以下、この図１を参照しながら本発明に係る
半導体記憶装置の製造方法を説明する。まず、図１
（ａ）中の符号１はストレージ電極の一部分、例えば、
リンがドーピングされたアモルファスシリコンからなる
ストレージ電極の一部分を示しており、このストレージ
電極１の表面上には、ＴＥＯＳ（tetra-etoxy-ortho-si
licate）を原料ガスの一つとして用いる減圧ＣＶＤ法を
採用したうえで膜厚が５０ｎｍ程度となったシリコン酸
化膜であるＳiＯ2膜（ＴＥＯＳ−ＳiＯ2膜）２が堆積さ
れる（図１（ｂ））。なお、ここでのストレージ電極１
がアモルファスシリコンに限られることはないのであ
り、ポリシリコンやシリコン基板もしくはシリコン基板
内に設けられたシリコントレンチなどであってもよく、
また、ドーピングされた不純物がリンには限定されずに
ヒ素やボロンなどであってよいことは勿論である。
【００１２】次に、ストレージ電極１の表面上に堆積し
たＴＥＯＳ−ＳiＯ2膜２を無水フッ酸（ＨＦ）蒸気３に
さらすと、このＴＥＯＳ−ＳiＯ2膜２は多孔質化されて
数多くのピンホール４が形成されたものとなり、ピンホ
ール４の一部はＴＥＯＳ−ＳiＯ2膜２を貫通したうえで
ストレージ電極１の表面にまで到達していることになる
（図１（ｃ））。そして、この際においては約４０℃に
加熱されたＮ2が無水ＨＦ蒸気３のキャリアガスとして
用いられており、ＴＥＯＳ−ＳiＯ2膜２を無水ＨＦ蒸気
３にさらす際の圧力は常圧であり、かつ、さらす時間は
１０ｓｅｃ程度であればよい。なお、ここで、ＴＥＯＳ
−ＳiＯ2膜２の膜厚や無水ＨＦ蒸気による処理条件が特
に制限されることはなく、無水ＨＦ蒸気３にさらされる
ことによってストレージ電極１の表面にまで到達するピ
ンホール４がＴＥＯＳ−ＳiＯ2膜２に形成される条件で
ありさえすればよい。
たＴＥＯＳ−ＳiＯ2膜２を無水フッ酸（ＨＦ）蒸気３に
さらすと、このＴＥＯＳ−ＳiＯ2膜２は多孔質化されて
数多くのピンホール４が形成されたものとなり、ピンホ
ール４の一部はＴＥＯＳ−ＳiＯ2膜２を貫通したうえで
ストレージ電極１の表面にまで到達していることになる
（図１（ｃ））。そして、この際においては約４０℃に
加熱されたＮ2が無水ＨＦ蒸気３のキャリアガスとして
用いられており、ＴＥＯＳ−ＳiＯ2膜２を無水ＨＦ蒸気
３にさらす際の圧力は常圧であり、かつ、さらす時間は
１０ｓｅｃ程度であればよい。なお、ここで、ＴＥＯＳ
−ＳiＯ2膜２の膜厚や無水ＨＦ蒸気による処理条件が特
に制限されることはなく、無水ＨＦ蒸気３にさらされる
ことによってストレージ電極１の表面にまで到達するピ
ンホール４がＴＥＯＳ−ＳiＯ2膜２に形成される条件で
ありさえすればよい。
【００１３】引き続き、ピンホール４が形成されたＴＥ
ＯＳ−ＳiＯ2膜２をマスクとし、フッ硝酸を用いたうえ
でシリコンからなるストレージ電極１をエッチングする
ことを行う。すると、ＴＥＯＳ−ＳiＯ2膜２を貫通して
形成されている一部のピンホール４を通って侵入したフ
ッ硝酸によってストレージ電極１の表面が部分的にエッ
チングされることとなる結果、ストレージ電極１の表面
は起伏の大きな粗面となる（図１（ｄ））。なお、ここ
でのエッチング処理がフッ硝酸を用いたうえでのウェッ
トエッチングである必要はないのであり、ＫＯＨ水溶液
を用いたウェットエッチングであってもよく、また、Ｆ
イオンやＣｌイオンによるドライエッチングであっても
差し支えないことは勿論である。すなわち、この場合に
おけるエッチング処理は、ストレージ電極１を非異方的
にエッチングすることが可能な処理でありさえすればよ
いのである。
ＯＳ−ＳiＯ2膜２をマスクとし、フッ硝酸を用いたうえ
でシリコンからなるストレージ電極１をエッチングする
ことを行う。すると、ＴＥＯＳ−ＳiＯ2膜２を貫通して
形成されている一部のピンホール４を通って侵入したフ
ッ硝酸によってストレージ電極１の表面が部分的にエッ
チングされることとなる結果、ストレージ電極１の表面
は起伏の大きな粗面となる（図１（ｄ））。なお、ここ
でのエッチング処理がフッ硝酸を用いたうえでのウェッ
トエッチングである必要はないのであり、ＫＯＨ水溶液
を用いたウェットエッチングであってもよく、また、Ｆ
イオンやＣｌイオンによるドライエッチングであっても
差し支えないことは勿論である。すなわち、この場合に
おけるエッチング処理は、ストレージ電極１を非異方的
にエッチングすることが可能な処理でありさえすればよ
いのである。
【００１４】その後、ＨＦ溶液を使用してＴＥＯＳ−Ｓ
iＯ2膜２を除去すると、図１（ｅ）で示すようなストレ
ージ電極１、つまり、表面の粗面化に伴って大きなスト
レージ容量を有することになったストレージ電極１が得
られる。そして、以上のような製造工程を含んでいる製
造方法を採用した際には、ピンホール４が形成されたＴ
ＥＯＳ−ＳiＯ2膜２をマスクとしたうえでシリコンから
なるストレージ電極１をその表面側からエッチングして
いるので、ストレージ電極１の表面上に形成されたポリ
ープ様の突起５それぞれにおける先端部分よりも基端部
分の方が太くなる結果、これら突起５の機械的強度が増
すばかりか、これら突起５の基端部分における空乏化が
抑制されていることになる。また、このストレージ電極
１が電極として機能するのに十分なリン濃度としている
ためにエッチングレート比が変化する場合であってもＴ
ＥＯＳ−ＳiＯ2膜２をマスクとしているため、ストレー
ジ電極１の表面上における起伏が大きくなり、十分な起
伏状態を確保し得ることとなる。
iＯ2膜２を除去すると、図１（ｅ）で示すようなストレ
ージ電極１、つまり、表面の粗面化に伴って大きなスト
レージ容量を有することになったストレージ電極１が得
られる。そして、以上のような製造工程を含んでいる製
造方法を採用した際には、ピンホール４が形成されたＴ
ＥＯＳ−ＳiＯ2膜２をマスクとしたうえでシリコンから
なるストレージ電極１をその表面側からエッチングして
いるので、ストレージ電極１の表面上に形成されたポリ
ープ様の突起５それぞれにおける先端部分よりも基端部
分の方が太くなる結果、これら突起５の機械的強度が増
すばかりか、これら突起５の基端部分における空乏化が
抑制されていることになる。また、このストレージ電極
１が電極として機能するのに十分なリン濃度としている
ためにエッチングレート比が変化する場合であってもＴ
ＥＯＳ−ＳiＯ2膜２をマスクとしているため、ストレー
ジ電極１の表面上における起伏が大きくなり、十分な起
伏状態を確保し得ることとなる。
【００１５】（実施の形態２）図２は実施の形態２に係
る半導体記憶装置の製造手順を模式化して示す工程断面
図であり、図２は本発明をＣＯＢ（capacitor on bit-l
ine）型スタックセルに適用した場合の一例を示してい
る。まず、図２（ａ）は公知の手順に従って製造されて
いるＣＯＢ型スタックセルの製造途中状態を示す工程断
面図であり、図中の符号１１はシリコン基板、１２はＬ
ＯＣＯＳ、１３はソース及びドレインとなる不純物拡散
層、１４はワード線、１５はビット線であり、１６は下
地段差を平坦化するために堆積させられたＢＰＳＧ（bo
rophosphosilicate glass）からなる層間絶縁膜であ
る。
る半導体記憶装置の製造手順を模式化して示す工程断面
図であり、図２は本発明をＣＯＢ（capacitor on bit-l
ine）型スタックセルに適用した場合の一例を示してい
る。まず、図２（ａ）は公知の手順に従って製造されて
いるＣＯＢ型スタックセルの製造途中状態を示す工程断
面図であり、図中の符号１１はシリコン基板、１２はＬ
ＯＣＯＳ、１３はソース及びドレインとなる不純物拡散
層、１４はワード線、１５はビット線であり、１６は下
地段差を平坦化するために堆積させられたＢＰＳＧ（bo
rophosphosilicate glass）からなる層間絶縁膜であ
る。
【００１６】本実施の形態においては、まず、後述する
シリコン酸化膜、つまり、ＴＥＯＳ−ＳiＯ2膜を除去す
る際の保護用として機能するためのストッパー膜、具体
的にはＳiＮからなるストッパー膜１７を、下地段差を
平坦化している層間絶縁膜１６の表面上に予め堆積して
おくことを行う（図３（ｂ））。そして、層間絶縁膜１
６及びストッパー膜１７の所定位置にストレージ電極用
の開口、つまり、セルフコンタクト孔１８を形成し（図
３（ｃ））、かつ、リンがドーピングされたポリシリコ
ンからなる所定膜厚の導電膜（図示省略）をストッパー
膜１７の表面上に堆積した後、堆積した導電膜をパター
ニングすることによってストレージ電極１９を形成する
（図３（ｄ））。
シリコン酸化膜、つまり、ＴＥＯＳ−ＳiＯ2膜を除去す
る際の保護用として機能するためのストッパー膜、具体
的にはＳiＮからなるストッパー膜１７を、下地段差を
平坦化している層間絶縁膜１６の表面上に予め堆積して
おくことを行う（図３（ｂ））。そして、層間絶縁膜１
６及びストッパー膜１７の所定位置にストレージ電極用
の開口、つまり、セルフコンタクト孔１８を形成し（図
３（ｃ））、かつ、リンがドーピングされたポリシリコ
ンからなる所定膜厚の導電膜（図示省略）をストッパー
膜１７の表面上に堆積した後、堆積した導電膜をパター
ニングすることによってストレージ電極１９を形成する
（図３（ｄ））。
【００１７】次に、ＴＥＯＳを原料ガスの一つとして用
いる減圧ＣＶＤ法を採用したうえ、シリコン酸化膜であ
るＳiＯ2膜、すなわち、ＴＥＯＳ−ＳiＯ2膜２０をスト
レージ電極１９の表面上に堆積する（図３（ｅ））。さ
らに、ストレージ電極１９の表面上に堆積したＴＥＯＳ
−ＳiＯ2膜２０を無水ＨＦ蒸気にさらすと、このＴＥＯ
Ｓ−ＳiＯ2膜２０は多孔質化されて数多くのピンホール
２１が形成されたものとなり、ピンホール２１の一部は
ＴＥＯＳ−ＳiＯ2膜２０を貫通したうえでストレージ電
極２０の表面にまで到達していることになる（図２
（ｆ））。そこで、ピンホール２１が形成されたＴＥＯ
Ｓ−ＳiＯ2膜１７をマスクとし、フッ硝酸を用いてシリ
コンからなるストレージ電極１９を非異方的にエッチン
グすると、ＴＥＯＳ−ＳiＯ2膜２０を貫通して形成され
ているピンホール２１を通過したフッ硝酸によってスト
レージ電極１９の表面が部分的にエッチングされる結
果、ストレージ電極１９の表面は起伏の大きな粗面とな
る（図２（ｇ））。
いる減圧ＣＶＤ法を採用したうえ、シリコン酸化膜であ
るＳiＯ2膜、すなわち、ＴＥＯＳ−ＳiＯ2膜２０をスト
レージ電極１９の表面上に堆積する（図３（ｅ））。さ
らに、ストレージ電極１９の表面上に堆積したＴＥＯＳ
−ＳiＯ2膜２０を無水ＨＦ蒸気にさらすと、このＴＥＯ
Ｓ−ＳiＯ2膜２０は多孔質化されて数多くのピンホール
２１が形成されたものとなり、ピンホール２１の一部は
ＴＥＯＳ−ＳiＯ2膜２０を貫通したうえでストレージ電
極２０の表面にまで到達していることになる（図２
（ｆ））。そこで、ピンホール２１が形成されたＴＥＯ
Ｓ−ＳiＯ2膜１７をマスクとし、フッ硝酸を用いてシリ
コンからなるストレージ電極１９を非異方的にエッチン
グすると、ＴＥＯＳ−ＳiＯ2膜２０を貫通して形成され
ているピンホール２１を通過したフッ硝酸によってスト
レージ電極１９の表面が部分的にエッチングされる結
果、ストレージ電極１９の表面は起伏の大きな粗面とな
る（図２（ｇ））。
【００１８】さらに、引き続き、ＨＦ溶液を用いたうえ
でＴＥＯＳ−ＳiＯ2膜２０を除去すると、図２（ｈ）で
示すようなストレージ電極１９、つまり、表面が粗面化
されたストレージ電極１９が得られたことになり、粗面
化されたストレージ電極１９の表面上にＯＮＯなどの容
量絶縁膜２２を被着して形成し、かつ、この容量絶縁膜
２２の表面上にプレート電極２３を形成すれば、微細な
平面積内に大容量値をもつストレージ容量が得られたこ
とになる。なお、ＴＥＯＳ−ＳiＯ2膜２０を除去する際
にはストッパー膜１７が層間絶縁膜１６の保護用として
機能するため、ＴＥＯＳ−ＳiＯ2膜２０を除去すべく使
用されるＨＦ溶液によって層間絶縁膜１６が侵食される
ことは起こり得ず、安定した電極加工が可能である。
でＴＥＯＳ−ＳiＯ2膜２０を除去すると、図２（ｈ）で
示すようなストレージ電極１９、つまり、表面が粗面化
されたストレージ電極１９が得られたことになり、粗面
化されたストレージ電極１９の表面上にＯＮＯなどの容
量絶縁膜２２を被着して形成し、かつ、この容量絶縁膜
２２の表面上にプレート電極２３を形成すれば、微細な
平面積内に大容量値をもつストレージ容量が得られたこ
とになる。なお、ＴＥＯＳ−ＳiＯ2膜２０を除去する際
にはストッパー膜１７が層間絶縁膜１６の保護用として
機能するため、ＴＥＯＳ−ＳiＯ2膜２０を除去すべく使
用されるＨＦ溶液によって層間絶縁膜１６が侵食される
ことは起こり得ず、安定した電極加工が可能である。
【００１９】
【発明の効果】以上説明したように、本発明の請求項１
に係る半導体記憶装置の製造方法を採用した際には、ピ
ンホールが形成されたシリコン酸化膜をマスクとしてス
トレージ電極をその表面側からエッチングするので、ス
トレージ電極の表面上に形成されたポリープ様の突起に
おける先端部分よりも基端部分の方が太くなる結果、こ
れら突起の機械的強度が増すことになり、かつ、これら
突起の基端部分における空乏化を抑制することができ
る。また、ストレージ電極のリン濃度によってエッチン
グレート比が変化した場合であっても、シリコン酸化膜
をマスクとしているため、ストレージ電極の表面上にお
ける起伏が大きくなり、十分な起伏状態を確保し得るこ
ととなる。そのため、ストレージ電極の表面を安定的に
粗面化することが可能であり、ストレージ容量の増大に
よってＤＲＡＭセルの微細化を容易に実現することがで
きるという効果が得られる。
に係る半導体記憶装置の製造方法を採用した際には、ピ
ンホールが形成されたシリコン酸化膜をマスクとしてス
トレージ電極をその表面側からエッチングするので、ス
トレージ電極の表面上に形成されたポリープ様の突起に
おける先端部分よりも基端部分の方が太くなる結果、こ
れら突起の機械的強度が増すことになり、かつ、これら
突起の基端部分における空乏化を抑制することができ
る。また、ストレージ電極のリン濃度によってエッチン
グレート比が変化した場合であっても、シリコン酸化膜
をマスクとしているため、ストレージ電極の表面上にお
ける起伏が大きくなり、十分な起伏状態を確保し得るこ
ととなる。そのため、ストレージ電極の表面を安定的に
粗面化することが可能であり、ストレージ容量の増大に
よってＤＲＡＭセルの微細化を容易に実現することがで
きるという効果が得られる。
【００２０】一方、本発明の請求項２に係る半導体記憶
装置の製造方法を採用した際には、下地段差を平坦化す
る絶縁膜の表面上に予めシリコン酸化膜除去時の保護用
として機能するストッパー膜を堆積しているので、シリ
コン酸化膜除去時においても絶縁膜が侵食されることは
起こり得ず、請求項１による効果に加えて安定した電極
加工を容易に実行できるという利点が得られる。従っ
て、本発明によれば、微細な単位セル領域上に大きなス
トレージ容量を形成することが可能となり、ＤＲＡＭセ
ルの微細化を実現し得ることとなる結果、大容量のＤＲ
ＡＭを容易に製造することができるという優れた効果が
得られる。
装置の製造方法を採用した際には、下地段差を平坦化す
る絶縁膜の表面上に予めシリコン酸化膜除去時の保護用
として機能するストッパー膜を堆積しているので、シリ
コン酸化膜除去時においても絶縁膜が侵食されることは
起こり得ず、請求項１による効果に加えて安定した電極
加工を容易に実行できるという利点が得られる。従っ
て、本発明によれば、微細な単位セル領域上に大きなス
トレージ容量を形成することが可能となり、ＤＲＡＭセ
ルの微細化を実現し得ることとなる結果、大容量のＤＲ
ＡＭを容易に製造することができるという優れた効果が
得られる。
【図１】実施の形態１に係るＤＲＡＭセルの製造手順を
模式化して示す工程断面図である。
模式化して示す工程断面図である。
【図２】本実施の形態に係るのを示す図である。
【図３】第１の従来方法における製造手順を模式化して
示す工程断面図である。
示す工程断面図である。
【図４】第２の従来方法における製造手順を模式化して
示す工程断面図である。
示す工程断面図である。
１ ストレージ電極 ２ ＴＥＯＳ−ＳiＯ2膜（シリコン酸化膜） ３ 無水フッ酸蒸気 ４ ピンホール
Claims (2)
- 【請求項１】 ＴＥＯＳを用いた減圧ＣＶＤ法によって
ストレージ電極の表面上にシリコン酸化膜を堆積する工
程と、堆積したシリコン酸化膜を無水フッ酸蒸気にさら
してピンホールを形成する工程と、ピンホールが形成さ
れたシリコン酸化膜をマスクとしてストレージ電極をエ
ッチングする工程と、シリコン酸化膜を除去する工程と
を含んでいることを特徴とする半導体記憶装置の製造方
法。 - 【請求項２】 下地段差を平坦化する絶縁膜の表面上に
シリコン酸化膜除去時の保護用として機能するストッパ
ー膜を堆積し、かつ、絶縁膜及びストッパー膜にストレ
ージ電極用の開口を形成する工程と、ストッパー膜の表
面上に導電膜を堆積し、この導電膜をパターニングして
ストレージ電極を形成する工程と、ＴＥＯＳを用いた減
圧ＣＶＤ法によってストレージ電極の表面上にシリコン
酸化膜を堆積する工程と、堆積したシリコン酸化膜を無
水フッ酸蒸気にさらしてピンホールを形成する工程と、
ピンホールが形成されたシリコン酸化膜をマスクとして
ストレージ電極を非異方的にエッチングする工程と、シ
リコン酸化膜を除去する工程とを含んでいることを特徴
とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9329982A JPH11163284A (ja) | 1997-12-01 | 1997-12-01 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9329982A JPH11163284A (ja) | 1997-12-01 | 1997-12-01 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163284A true JPH11163284A (ja) | 1999-06-18 |
Family
ID=18227455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9329982A Pending JPH11163284A (ja) | 1997-12-01 | 1997-12-01 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11163284A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7828983B2 (en) * | 2001-11-29 | 2010-11-09 | Transform Solar Pty Ltd | Semiconductor texturing process |
| US9583668B2 (en) | 2000-11-29 | 2017-02-28 | The Australian National University | Semiconductor device |
-
1997
- 1997-12-01 JP JP9329982A patent/JPH11163284A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9583668B2 (en) | 2000-11-29 | 2017-02-28 | The Australian National University | Semiconductor device |
| US7828983B2 (en) * | 2001-11-29 | 2010-11-09 | Transform Solar Pty Ltd | Semiconductor texturing process |
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