JPH0621384A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0621384A JPH0621384A JP4176345A JP17634592A JPH0621384A JP H0621384 A JPH0621384 A JP H0621384A JP 4176345 A JP4176345 A JP 4176345A JP 17634592 A JP17634592 A JP 17634592A JP H0621384 A JPH0621384 A JP H0621384A
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Abstract
領域102−a上にコンタクト孔を開孔した後、段差被
覆性の悪い成膜法を用いて蓄積電極となるリンドープの
ポリシリコン膜106を成膜し、さらに所望のパターン
にパターニングして筒状をした蓄積電極を形成する。そ
の後、容量絶縁膜109,対極電極であるポリシリコン
膜110,層間絶縁膜である酸化シリコン膜111,コ
ンタクト孔112,シリサイド配線113を形成してD
RAMメモリセルを構成する。 【効果】通常の積層型キャパシタ形成と同じ工程数で蓄
積電極表面積の大きな筒状の積層型キャパシタを形成す
ることができる。
Description
方法に係り、特に積層型キャパシタセル構造のDRAM
の製造方法に関する。
の要求はますます高まってきており、DRAMにおいて
は、高集積化に伴うセル面積の縮小が進むなかで、要求
されるキャパシタ容量をいかに実現するかが大きな課題
であり、さまざまな工夫が精力的に研究されている。
成することによりキャパシタ容量を増大させる目的の積
層型キャパシタセル構造のDRAMについて、図5〜図
7を参照して説明する。
板201の主表面にDRAMメモリセルのMOSトラン
ジスタを形成する。このMOSトランジスタは第1およ
び第2のn+ 領域202−a,202−bとゲート電極
203により構成されており、表面を酸化シリコン膜
(層間絶縁膜)204でおおわれている。また素子分離
は酸化シリコン膜205によりなされている。
されたポリシリコン膜206を形成し、さらに図6に示
すように、リソグラフィ技術を用いてポリシリコン膜2
06と酸化シリコン膜204をエッチングすることによ
りキャパシタの蓄積電極と第1のn+ 領域202−aと
の間を電気的に接続するための第1のコンタクト孔20
7を形成し、さらにリンドープされたうすいポリシリコ
ン膜208を形成する。
極を形成するため、リソグラフィ技術を用いてポリシリ
コン膜206および208をエッチングする。その後容
量絶縁膜209、さらにDRAMセルの対向電極となる
リンドープのポリシリコン膜210を形成する。
術によりポリシリコン膜210と容量絶縁膜209を所
望の形にエッチングする。その後、表面を酸化シリコン
膜(層間絶縁膜)211でおおったのち、n+ 領域20
2−b上に第2のコンタクト孔212を形成し、ビット
線となるシリサイド配線213を形成して筒状の積層キ
ャパシタ構造のDRAMセルを構成する。
型DRAMセルの製造方法では、筒状の蓄積電極を形成
するので、前述したように、複雑な製造方法であり、通
常の積層型DRAMメモリセルに比較して工程が長いと
いう欠点を有する。
とn+ 領域との電気的接続をとるコンタクト上部におい
て、他の部分に比較して膜厚が厚いため、コンタクト開
孔時のポリシリコン206のエッチングが適切に行なわ
れているかどうかの確認が容易でなく、特に、ポリシリ
コンのエッチング不足によるコンタクト未開孔という不
良が発生するおそれがある。
の製造方法は、半導体基板の一主表面をゲート絶縁膜を
介して選択的に被覆するゲート電極を有するMOSトラ
ンジスタを形成する工程と、第1の層間絶縁膜を堆積し
前記MOSトランジスタのソース・ドレイン領域の一方
上に第1のコンタクト孔を形成する工程と、段差被覆性
の良好な成膜法を用いて第1の導電膜を形成する工程
と、段差被覆性が悪い成膜法を用いて前記第1のコンタ
クト孔部における水平部分の厚さが垂直部分の厚さの少
なくとも2倍あり前記第1のコンタクト孔の上部を閉じ
ない程度に第2の導電膜を堆積する工程と、前記第2の
導電膜および第1の導電膜をパターニングして前記ソー
ス・ドレイン領域の一方に接続されたキャパシタ蓄積電
極を形成する工程と、容量絶縁膜を形成し第3の導電膜
を堆積しパターニングしてキャパシタ対向電極を形成す
る工程と、第2の層間絶縁膜を堆積し前記MOSトラン
ジスタのソース・ドレイン領域のもう一方に接続する電
極配線を形成する工程とを含むというものである。
パシタセル構造のDRAMの製造方法について図1〜図
4を参照して説明する。
導体基板101の主表面にDRAMセルのMOSトラン
ジスタを形成する。このMOSトランジスタは第1およ
び第2のn+ 領域102−a,102−bと厚さ300
nmのリンドープのポリシリコン膜からなるゲート電極
103により構成されており、表面を厚さ300nmの
酸化シリコン膜104で覆われている。また素子分離は
酸化シリコン膜105によりなされている。
102−a上にリソグラフィ技術を用いて第1のコンタ
クト孔107を開孔する。その後、段差被覆性のよいL
PCVD法により厚さ30nmのリンドープされたポリ
シリコン膜108を成膜しさらに段差被覆性の悪いスパ
ッタ法あるいは、CVD法により厚さ250nmのリン
ドープされたポリシリコン膜106を成膜する。このと
きの成膜法は、段差被覆性が悪く、第1のコンタクト孔
107部におけるポリシリコン膜の水平部分の厚さが垂
直部分の厚さの少なくとも2倍になるものを選ぶ。この
条件は、スパッタ法や常圧CVD法が満たしている。ま
た、隣接するゲート電極103の間隔(本実施例では1
μm)、層間絶縁膜の厚さ(同じく300nm)を適当
に選べば、第1のコンタクト孔107部に図示のような
凹部を形成できる。この凹部は断面が曲線状になり、表
面積が大きい。
コン膜106,108をパターニングすることにより、
図3に示すように、第1のn+ 領域102−aに電気的
に接続された筒状の積層型キャパシタの蓄積電極が形成
される。
シタの対向電極となる厚さ150nmのリンドープされ
たポリシリコン膜10を減圧CVD法により成膜する。
に示すように、少なくともポリシリコン膜106を覆う
ようにポリシリコン膜110および容量絶縁膜109を
所望のパターンにパターニングする。さらに層間絶縁膜
となる酸化シリコン膜111を形成し、次いで第2のn
+ 領域102−b上にリソグラフィ技術を用いて第2の
コンタクト孔112を開孔し、第2のコンタクト孔11
2を介して第2のn+領域102−bと電気的に接続さ
れたビット線となるシリサイド配線113を形成するこ
とにより、筒状の積層型キャパシタ構造のメモリセルを
得る。
は、積層型キャパシタの蓄積電極を形成する際段差被覆
性の悪い成膜法を用いることにより、筒状の積層型キャ
パシタを形成するので、通常の単純な積層型キャパシタ
を形成する場合とほぼ同等の工程数にもかかわらず、キ
ャパシタの蓄積電極の表面積を増大し、ひいてはキャパ
シタ容量の増大が可能となるという効果を有する。ま
た、第1のコンタクト孔は層間絶縁膜に設けるので、深
さが小さく、確実に開孔することができ、この第1のコ
ンタクト孔に段差被覆性のよいポリシリコン膜を形成す
るので、蓄積電極のコンタクトを確実にとれ、歩留りが
向上する。
る。
面図である。
面図である。
面図である。
面図である。
面図である。
面図である。
酸化シリコン膜 107,207 第1のコンタクト孔 106,108,110,206,208,210
ポリシリコン膜 109,209 容量絶縁膜 112,212 第2のコンタクト孔 113,213 シリサイド配線
Claims (2)
- 【請求項1】 半導体基板の一主表面をゲート絶縁膜を
介して選択的に被覆するゲート電極を有するMOSトラ
ンジスタを形成する工程と、第1の層間絶縁膜を堆積し
前記MOSトランジスタのソース・ドレイン領域の一方
上に第1のコンタクト孔を形成する工程と、段差被覆性
の良好な成膜法を用いて第1の導電膜を形成する工程
と、段差被覆性が悪い成膜法を用いて前記第1のコンタ
クト孔部における水平部分の厚さが垂直部分の厚さの少
なくとも2倍あり前記第1のコンタクト孔の上部を閉じ
ない程度に第2の導電膜を堆積する工程と、前記第2の
導電膜および第1の導電膜をパターニングして前記ソー
ス・ドレイン領域の一方に接続されたキャパシタ蓄積電
極を形成する工程と、容量絶縁膜を形成し第3の導電膜
を堆積しパターニングしてキャパシタ対向電極を形成す
る工程と、第2の層間絶縁膜を堆積し前記MOSトラン
ジスタのソース・ドレイン領域のもう一方に接続する電
極配線を形成する工程とを含むことを特徴とする半導体
記憶装置の製造方法。 - 【請求項2】 LPCVD法によりポリシリコン膜を第
1の導電膜として形成し、スパッタ法によりポリシリコ
ン膜を第2の導電膜として形成する請求項1記載の半導
体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4176345A JP2848135B2 (ja) | 1992-07-03 | 1992-07-03 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4176345A JP2848135B2 (ja) | 1992-07-03 | 1992-07-03 | 半導体記憶装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0621384A true JPH0621384A (ja) | 1994-01-28 |
JP2848135B2 JP2848135B2 (ja) | 1999-01-20 |
Family
ID=16011973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4176345A Expired - Fee Related JP2848135B2 (ja) | 1992-07-03 | 1992-07-03 | 半導体記憶装置の製造方法 |
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Country | Link |
---|---|
JP (1) | JP2848135B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6188099B1 (en) | 1996-12-24 | 2001-02-13 | Mitsubishi Denki Kabushiki Kaisha | Storage capacitor structure |
-
1992
- 1992-07-03 JP JP4176345A patent/JP2848135B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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US6188099B1 (en) | 1996-12-24 | 2001-02-13 | Mitsubishi Denki Kabushiki Kaisha | Storage capacitor structure |
Also Published As
Publication number | Publication date |
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JP2848135B2 (ja) | 1999-01-20 |
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