JPH04242973A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特にＭＯＳＦＥＴやＤＲＡＭ等におけ
るコンタクトの形成に関する。

【０００２】

【従来の技術】近年、半導体技術の進歩、特に微細加工
技術の進歩により、いわゆるＭＯＳ型ＤＲＡＭの高集積
化、大容量化が急速に進められている。

【０００３】この高集積化に伴い、情報（電荷）を蓄積
するキャパシタの面積は減少し、この結果メモリ内容が
誤って読み出されたり、あるいはα線等によりメモリ内
容が破壊されるソフトエラ−などが問題になっている。

【０００４】このような問題を解決し、高集積化、大容
量化をはかるための方法の１つとして、ＭＯＳキャパシ
タをメモリセル領域上に積層し、該キャパシタの１電極
と、半導体基板上に形成されたスィッチングトランジス
タの１電極とを導通させるようにすることにより、実質
的にキャパシタの占有面積を拡大し、ＭＯＳキャパシタ
の静電容量を増大させるようにした積層型メモリセルと
呼ばれるメモリセル構造が提案されている。

【０００５】この積層型メモリセルは、図５（ａ）　乃
至図５（ｃ）　に示すように、ｐ型のシリコン基板１０
１内に形成された素子分離絶縁膜１０２によって素子分
離された１メモリセル領域内に、ｎ−　形拡散層からな
るソ−ス・ドレイン領域１０４ａ，１０４ｂと、ソ−ス
・ドレイン領域１０４ａ，１０４ｂ間にゲ−ト絶縁膜１
０５を介してゲ−ト電極１０６とを形成しスィッチング
トランジスタとしてのＭＯＳＦＥＴを構成すると共に、
この上層にＭＯＳＦＥＴのソ−ス領域１０４ａにコンタ
クトするようにＭＯＳＦＥＴのゲ−ト電極１０６および
隣接メモリセルのＭＯＳＦＥＴのゲ−ト電極（ワ−ド線
）上にＣＶＤ酸化シリコン膜からなる絶縁膜１０７ａを
介して形成された第１のキャパシタ電極１１０と、第２
のキャパシタ電極１１２によってキャパシタ絶縁膜１１
１を挾みキャパシタを形成してなるものである。

【０００６】この積層型メモリセルは、次のようにして
形成される。

【０００７】すなわち、この積層型メモリセルは、ｐ型
のシリコン基板１０１内に、ｎ−　形拡散層からなるソ
−ス・ドレイン領域１０４ａ，１０４ｂと、ソ−ス・ド
レイン領域１０４ａ，１０４ｂ間にゲ−ト絶縁膜１０５
を介してゲ−ト電極１０６とを形成しスィッチングトラ
ンジスタとしてのＭＯＳＦＥＴを形成する。

【０００８】次いで、基板表面全体に絶縁膜１０７ａと
しての酸化シリコン膜を形成した後、ドレイン領域１０
４ａへのコンタクトを行うためのストレ−ジノ−ドコン
タクト１０８を形成し、高濃度にド−プされた多結晶シ
リコン層からなる第１のキャパシタ電極１１０のパタ−
ンを形成する。

【０００９】そして、この第１のキャパシタ電極１１０
上に酸化シリコン膜等からなるキャパシタ絶縁膜１１１
および、多結晶シリコン層を順次堆積する。

【００１０】この後、多結晶シリコン層内にリンなどの
イオンをイオン注入し、９００℃１２０分程度の熱処理
を行い、所望の導電性を持つように高濃度にド−プされ
た多結晶シリコン層を形成する。

【００１１】そして、高濃度にド−プされた多結晶シリ
コン層をパタ−ニングして、第２のキャパシタ電極１１
２と第１のキャパシタ電極１１０とによってキャパシタ
絶縁膜１１１を挾んだＭＯＳキャパシタが形成される。

【００１２】最後に、リンガラス等からなる層間絶縁膜
１０７ｂを形成し、ビット線コンタクト１１３を形成す
ると共に、モリブデン・ポリサイド等によりビット線を
形成し、さらにこの上層に層間絶縁膜１０７ｃを形成し
て、ＭＯＳＦＥＴとＭＯＳキャパシタとからなるメモリ
セルが得られる。

【００１３】このような構成では、ストレ−ジノ−ド電
極を素子分離領域の上まで拡大することができ、また、
ストレ−ジノード電極の段差を利用できることから、キ
ャパシタ容量をプレ−ナ構造の数倍乃至数十倍に高める
ことができる。

【００１４】しかしながら、このような積層構造のＤＲ
ＡＭにおいては、ビット線はキャパシタの上層に形成さ
れるため、ビット線コンタクト１１３はキャパシタ分だ
け深く形成されなければならず、このアスペクト比を高
くしなければならない。

【００１５】また、このような積層型メモリセル構造の
ＤＲＡＭにおいても、高集積化に伴う素子の微細化が進
むにつれて、ストレージノード・コンタクトとゲート電
極との間の距離（図５（ａ）　にｌ１　で示す）および
ビット線コンタクトとゲート電極との間の距離（図５（
ａ）　にｌ２　で示す）も縮めざるを得なくなってきて
いる。このため、ストレージノードとゲート電極との間
およびビット線とゲート電極との間の短絡を招き易く、
これが信頼性低下の原因となっている。

【００１６】そしてさらに、このような微細化に伴い、
ビット線コンタクトのコンタクト径も小さくしなければ
ならず、アスペクト比は高くなる一方である。

【００１７】加えて、同一基板内に形成される周辺回路
へのコンタクトの形成は、ＤＲＡＭの形成後に行われる
が、積層構造であるため、さらに深くおこなわなければ
ならない。また、このコンタクトは、図５（ｄ）　に部
分拡大図を示すように、ＣＶＤ法で形成した酸化シリコ
ン膜１０７ａ，リンガラス１０７ｂ，酸化シリコン膜１
０７ｃ，リンガラス１０７ｄの４層構造の絶縁膜に形成
されている。

【００１８】ところでこのようなコンタクトおよびビッ
ト線コンタクト等は、エッチングガスとしてＣＦ４　を
用いた異方性エッチングにより、コンタクトを開口した
のち、自然酸化膜を除去するための弗酸処理を行い、ス
パッタリング法によりバリアメタルあるいはアルミニウ
ム等の金属層を堆積するという方法がとられている。

【００１９】しかしながら、この弗酸処理工程において
、ＣＶＤ法で形成した酸化シリコン膜１０７ａ，１０７
ｃとリンガラス１０７ｂ，１０７ｄとはエッチング速度
が異なるため、側面に凹凸ができ、この部分で導体金属
層の段切れが生じ、コンタクト不良を発生するという問
題があった。通常この導体金属層の形成は、バリヤメタ
ルとしてのタングステン膜１２０をスパッタリング法で
薄く形成した後、アルミニウム層１２１を形成するとい
う方法がとられているが、スパッタリング法で形成する
膜は特に段差被覆性が悪いため、段差部分で段切れが生
じる事が多い。また、ＣＶＤ法等段差被覆性の良好な方
法で導体膜を形成する場合にも、凹部で“す”が生じた
りするという問題があった。

【００２０】これは、多層配線を形成した後にコンタク
トを形成するような場合にリンガラス上に酸化シリコン
膜が形成されているとき、特に顕著となる。これは特に
凸部の下の影の部分Ｓで導体膜に段切れが生じやすいた
めである。また多層配線になればなるほど、表面の平坦
化のためにリンガラス（ＰＳＧ）やボロンリンガラス（
ＢＰＳＧ）等のガラス膜を用いるのは必須の要件となる
。

【００２１】

【発明が解決しようとする課題】このように、層間絶縁
膜が酸化シリコン膜とリンガラス等エッチング速度の異
なる多層の材料で形成されている場合、コンタクト側壁
に凹凸が形成され、この凹凸に起因してこのコンタクト
の形成される導体層に段切れが生じやすいという問題が
あった。

【００２２】本発明は前記実情に鑑みてなされたもので
、コンタクトを良好にし信頼性の高い半導体装置を提供
することを目的とする。

【００２３】

【課題を解決するための手段】そこで本発明では、コン
タクト孔の側壁を絶縁膜で被覆し、この絶縁膜を介して
導体層が形成されるようにしている。

【００２４】特に、リンガラス等の不純物含有ガラス上
に酸化シリコン膜を形成してなる層間絶縁膜に形成した
コンタクト孔の側壁を側壁絶縁膜で被覆し、この絶縁膜
を介して導体層を形成するようにする。

【００２５】また、本発明の方法では、層間絶縁膜に対
しコンタクト孔を形成後、導体膜の形成に先立ち、この
コンタクト孔の側壁を絶縁膜で被覆する工程を含むよう
にしている。

【００２６】

【作用】上記構成によれば、コンタクトの側壁の凹凸は
絶縁膜で覆われているため、側壁は平滑な断面形状を有
しており、段切れのおそれはなく、信頼性の高いコンタ
クトの形成が可能となる。

【００２７】特に不純物含有ガラス上に酸化シリコン膜
を形成した場合、不純物含有ガラスの方がエッチング速
度が大きいため、コンタクト孔側壁において凹部を形成
することになるが、側壁を絶縁膜で被覆しておくように
すれば、平滑な面上に導体膜を形成することができ、信
頼性の高いコンタクトの形成が可能となる。

【００２８】特に導体膜の形成に、段差被覆性の悪いス
パッタリング法を採用した場合、あるいは不純物含有多
結晶シリコン等を用いた場合にこの側壁絶縁膜の効果は
顕著となる。すなわちスパッタリング法で形成した膜は
凹部に形成されにくく段切れが生じやすいが、この方法
ではこの段切れを防止することができる。また、層間絶
縁膜を構成するリンガラスと多結晶シリコン膜とが接触
している場合、両者の間での不純物の授受に起因する短
絡等不良が発生しやすいが、側壁絶縁膜を形成するよう
にすればこのような不良が発生することはない。

【００２９】さらにまた、この導体膜がＣＶＤ法等の場
合にも、凹凸に起因する”す“の発生により良好な導体
膜の形成を妨げることがあったが、側壁絶縁膜を介して
導体幕を形成するようにすればこのような不良が発生す
ることもない。

【００３０】特にこの絶縁膜に緻密な材質を使用するこ
とにより、下層配線との余裕を縮めることができる。

【００３１】また本発明の方法では、層間絶縁膜に対し
コンタクト孔を形成後、導体膜の形成に先立ち、このコ
ンタクト孔の側壁を絶縁膜で被覆することにより、信頼
性の高いコンタクト配線の形成が可能となる。

【００３２】

【実施例】以下本発明の実施例について図面を参照しつ
つ詳細に説明する。

【００３３】実施例１ この例では、図１に示すように、図６（ｄ）　に示した
のと同様のＤＲＡＭにおける周辺回路の多層配線構造の
コンタクトの側壁全体を酸化シリコン膜３０で被覆した
後、配線導体層２０，２１を形成するようにしたことを
特徴とする。すなわち、ｐ型のシリコン基板１内に、ｎ
−　形拡散層からなるソ−ス・ドレイン領域（図示せず
）、ゲ−ト絶縁膜５、ゲ−ト電極６を形成しスィッチン
グトランジスタとしてのＭＯＳＦＥＴを構成すると共に
、この上層にＭＯＳＦＥＴのソ−ス領域にコンタクトす
るようにＭＯＳＦＥＴのゲ−ト電極および隣接メモリセ
ルのＭＯＳＦＥＴのゲ−ト電極（ワ−ド線）上にＣＶＤ
酸化シリコン膜からなる絶縁膜７ａを介してキャパシタ
（図示せず）を形成してなるＤＲＡＭの周辺回路上の、
ＣＶＤ酸化シリコン膜７ａ，リンガラス７ｂ，酸化シリ
コン膜７ｃ，リンガラス７ｄの４層構造の絶縁膜にコン
タクト孔を形成し、このコンタクト側壁に酸化シリコン
膜３０を介してモリブデン膜２０および多結晶シリコン
膜２１からなる配線層（モリブデンポリサイド）を形成
したものである。

【００３４】次にこのＤＲＡＭの製造工程について説明
する。

【００３５】まず、ｐ型シリコン基板１表面に、通常の
方法によりＭＯＳＦＥＴおよびキャパシタを形成し、さ
らに酸化シリコン膜７ｃ，リンガラス７ｄの２層構造の
層間絶縁膜を形成する。

【００３６】この後、図２（ａ）　に示すように、この
層間絶縁膜に、レジストパターンを形成しこれをマスク
とし、エッチングガスとしてＣＦ４　を用いた異方性エ
ッチングにより、コンタクトＨを開口する。ここで基板
表面をチャンバーから取り出すと自然酸化膜Ｎが形成さ
れる。

【００３７】そして、図２（ｂ）　に示すように、減圧
ＣＶＤ法により酸化シリコン膜を堆積し、異方性エッチ
ングによりこの酸化シリコン膜をエッチングし、コンタ
クト側壁にこの酸化シリコン膜３０を残置させる。

【００３８】次に、図２（ｃ）　に示すように、コンタ
クトＨ底面の自然酸化膜Ｎを除去するための弗酸処理を
行う。

【００３９】この後、スパッタリング法によりバリアメ
タル層として膜厚２００オングストロームのチタンと膜
厚７００オングストロームのチタンナイトライド、配線
としての膜厚４０００オングストロームのアルミニウム
層を順次堆積し、通常のフォトリソグラフィ法によりパ
ターニングを行い、図１に示したようなコンタクト配線
が得られる。

【００４０】このようにして、段切れもなく信頼性の高
い配線層の形成が可能となる。

【００４１】なお、前記実施例では側壁絶縁膜として酸
化シリコン膜を用いたが、酸化シリコン膜に限定される
ことなく、減圧ＣＶＤ法で形成した窒化シリコン膜等段
差被覆性の良好な他の絶縁膜を用いるようにしてもよい
。

【００４２】また、コンタクトに形成するバリアメタル
層としては、タングステンに限定されることなく、モリ
ブデン等他の高融点金属を用いるようにしてもよい。

【００４３】さらに、この例では、ＤＲＡＭの周辺回路
のコンタクトの形成について説明したが、ビット線コン
タクトあるいはストレージノードコンタクトの形成にも
適用可能である。

【００４４】実施例２ 本発明の第２の実施例としてビット線コンタクトへの適
用例を示す。

【００４５】図３（ａ）　乃至図３（ｃ）　は、本発明
の第２の実施例の積層型メモリセル構造のＤＲＡＭのビ
ット線方向に隣接する２ビット分を示す平面図、そのＡ
−Ａ´断面図およびＢ−Ｂ´断面図である。（ｂ）　お
よび（ｃ）　は（ａ）　のＡ−Ａ´断面図およびＢ−Ｂ
´断面図を示すものとする。

【００４６】このＤＲＡＭは、ｐ型シリコン基板２０１
の素子分離絶縁膜２０２で分離されたメモリセル領域内
に、ＭＯＳＦＥＴとキャパシタが形成されており、ｎ＋
　拡散層からなるＭＯＳＦＥＴのソ−ス・ドレイン領域
２１０はシリコン成長層２０９によって棚上げされてお
り、ｎ＋　拡散層２１０が棚上げされたシリコン成長層
２０９表面から形成されていることを特徴としている。

【００４７】そして、ストレ−ジノ−ドコンタクト２１
２とビット線コンタクト２１７は、このシリコン成長層
２０９の上に開口されている。

【００４８】他部については、通常の積層型メモリセル
構造のＤＲＡＭと同様である。

【００４９】すなわち、ｐ型のシリコン基板２０１内に
形成された素子分離絶縁膜２０２により分離された活性
化領域内に、ｎ−　形拡散層からなるソ−ス・ドレイン
領域２１０と、ソ−ス・ドレイン領域間にゲ−ト絶縁膜
２０４を介してゲ−ト電極２０５を形成し、ＭＯＳＦＥ
Ｔを構成すると共に、このゲ−ト電極２０５の上層およ
び側壁はそれぞれ酸化シリコン膜からなるゲート上絶縁
膜２０６およびゲート側壁絶縁膜２０７で被覆されてい
る。そして、この上層に形成されたリンガラスからなる
層間絶縁膜２１１にストレ−ジノ−ドコンタクト２１２
が開口され、シリコン成長層２０９にコンタクトするよ
うにストレ−ジノ−ド電極２１３が形成され、さらにこ
の上層にキャパシタ絶縁膜２１４、およびプレート電極
２１５が順次積層されている。さらに、このプレート電
極の上層に形成されたＣＶＤ酸化シリコン膜からなる層
間絶縁膜２１６を介してビット線コンタクト２１７が形
成され、このビット線コンタクト内に酸化シリコン膜か
らなる側壁絶縁膜２３０が形成されこの側壁絶縁膜２３
０を介してシリコン成長層２０９にコンタクトするよう
にビット線２１８が形成されている。２１９は層間絶縁
膜である。

【００５０】なお素子分離絶縁膜２０２の底部にはパン
チスル−ストッパ用のｐ−　形拡散層２０３が形成され
ている。

【００５１】このようにビット線コンタクト２１７の側
壁にはリンガラス２１１、キャパシタ絶縁膜としての酸
化シリコン膜２１３およびＣＶＤ酸化シリコン膜２１６
の積層構造体が露呈しており、自然酸化膜の形成に際し
て弗酸処理を行うとエッチング速度の差から凹凸が形成
されるが、側壁絶縁膜２３０が形成されているため、ビ
ット線としてスパッタリング法により形成したアルミニ
ウム層等を用いても段切れの心配はない。

【００５２】なお、前記実施例ではビット線コンタクト
への適用について説明したが、ストレージノードコンタ
クトにも適用可能であることはいうまでもない。

【００５３】また、この例では基板表面へのコンタクト
の形成について説明したが、図４に示すように多層配線
構造における下層配線へのコンタクトの形成にも適用可
能である。

【００５４】実施例３ この半導体装置は図４に示すように、所望の素子領域（
図示せず）の形成されたシリコン基板３０１表面に第１
導体層３０２としての多結晶シリコン膜にコンタクトす
るようにＣＶＤ酸化シリコン膜３０３，ＢＰＳＧ膜３０
４，ＣＶＤ酸化シリコン膜３０５の３層構造の絶縁膜か
らなる層間絶縁膜にコンタクト孔Ｈを形成し、このコン
タクト孔Ｈの側壁に窒化シリコン膜３０６からなる側壁
絶縁膜を介して第２導体層３０７としてのアルミニウム
層をスパッタリング法によって形成したものである。

【００５５】この構造でも自然酸化膜の除去時にコンタ
クト孔の側壁には凹凸が形成されるが、コンタクト孔の
形成直後に側壁絶縁膜３０６で側壁を被覆しているため
、側壁は滑らかな構造となっている。

【００５６】

【発明の効果】以上説明してきたように、本発明によれ
ば、コンタクト孔の側壁全体を絶縁膜で被覆し、この側
壁絶縁膜を介してコンタクト内に配線を形成するように
しているため、段切れもなく信頼性の高いコンタクト配
線の形成が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＤＲＡＭを示す説明図
。

【図２】本発明の第１の実施例のＤＲＡＭの製造工程図
。

【図３】本発明の第２の実施例の半導体装置を示す図。

【図４】本発明の第３の実施例の半導体装置を示す図。

【図５】従来例の半導体装置を示す図。

【図６】従来例の半導体装置を示す図。

【符号の説明】

１　　ｐ型シリコン基板 ２　　素子分離絶縁膜 ５　　ゲート絶縁膜 ６　　ゲート電極 ７ａＣＶＤ酸化シリコン膜 ７ｂリンガラス ７ｃＣＶＤ酸化シリコン膜 ７ｄリンガラス ２０バリアメタル層 ２１アルミニウム配線層 ３０側壁絶縁膜 ２０１ｐ型シリコン基板 ２０２素子分離絶縁膜 ２０３ｐ−　形拡散層 ２０４ゲ−ト絶縁膜 ２０５ゲ−ト電極 ２０６ゲート上絶縁膜 ２０７ゲート側壁絶縁膜 ２０９シリコン成長層 ２１０ソ−ス・ドレイン領域 ２１１層間絶縁膜 ２１２ストレ−ジノ−ドコンタクト ２１３ストレ−ジノ−ド電極 ２１４キャパシタ絶縁膜 ２１５プレート電極 ２１６ＣＶＤ酸化シリコン膜 ２１７ビット線コンタクト ２１８ビット線 ２１９層間絶縁膜 ２３０側壁絶縁膜 ３０１シリコン基板 ３０２第１導体層 ３０３ＣＶＤ酸化シリコン膜 ３０４ＢＰＳＧ膜 ３０５ＣＶＤ酸化シリコン膜 Ｈ　　　　コンタクト孔 ３０６窒化シリコン膜

Claims (4)

【特許請求の範囲】
1. 【請求項１】材質の異なる複数の絶縁層からなる層間絶
   縁膜に形成したコンタクト内に導体層を接続してなる半
   導体装置において、前記導体層はコンタクト側壁全体を
   覆う側壁絶縁膜を介してコンタクト内に形成されている
   ことを特徴とする半導体装置。
2. 【請求項２】前記層間絶縁膜は不純物含有ガラス層の上
   層に酸化シリコン膜を積層してなる多層膜であることを
   特徴とする請求項１に記載の半導体装置。
3. 【請求項３】ＭＯＳＦＥＴと、キャパシタとによってセ
   ルを形成すると共に、前記ＭＯＳＦＥＴの形成された基
   板表面を覆う絶縁膜に開口されたビット線コンタクトを
   介してこのＭＯＳＦＥＴのソ−スまたはドレイン領域の
   一方に接続するようにビット線を形成すると共に、前記
   絶縁膜に開口されたストレージノードコンタクトを介し
   てソ−スまたはドレイン領域の残る一方にキャパシタの
   ストレ−ジノ−ド電極が接続するようにこの絶縁膜上に
   キャパシタを積層した積層型キャパシタ構造の半導体記
   憶装置を含む半導体装置において、ストレ−ジノ−ドコ
   ンタクトとビット線コンタクトの少なくとも一方の側面
   が、コンタクト側壁全体を覆う側壁絶縁膜により被覆さ
   れており、ストレージノード電極またはビット線はこの
   側壁絶縁膜を介して形成されていることを特徴とする半
   導体装置。
4. 【請求項４】層間絶縁膜に対しコンタクト孔を形成する
   コンタクト孔搾孔工程と、導体膜の形成に先立ち、前記
   コンタクト孔の側壁を絶縁膜で被覆する側壁絶縁膜形成
   工程とを含むことを特徴とする半導体装置の製造方法。