KR100365765B1 - 반도체소자의전하저장전극형성방법 - Google Patents
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Abstract
본 발명은 낮은 단자를 가지며 표면적을 극대화시킬 수 있는 전하저장전극 형성 방법을 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 소정의 하부공정이 완료된 반도체 기판 상부에 형성된 중간절연막을 선택식각하여 전하저장전극 콘택 홀을 형성하는 제1 단계; 상기 제1 단계를 마진 전제구조 상부에 상기 전하저장전극 콘택 홀이 매립되도록 전하저장전극용 제1전다막을 형성하는 제2 단계; 상기 제1전다막 상부에 상기 콘택 홀과 오버랩되는 부위가 오픈된 희생막을 형성하는 제3 단계; 노출된 상기 제1전도막 상부에만 선택적으로 증착되는 제2전도막을 증착하되, 과잉 증착하여 상기 희생막 표면 일부분까지 상기 제2전도막을 형성하는 제4 단계; 상기 제2전도막을 식각 마스크로 하여 상기 희생막 및 상기 제1전도막을 선택식각하는 제5 단계; 및 상기 희생막을 제거하는 제6 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 64M DRAM 급 이상의 초고집적 반도체 소자의 전하저장전극 형성 방법에 관한 것이다.
일반적으로, 반도체 소자가 점차 고집적화 되어가면서 셀당 필요한 캐패시턴스를 확보하기 위해서는 첫째로 고유전 상수를 갖는 유전막을 사용해야 하나 아직 막질에 대한 연구가 미흡한 실정이다. 둘째로 유전막의 두께를 얇게 해야하나 그러면 유전막의 파괴 전압에 대한 내성이 약할 수 있고 누설 전류의 증가가 발생하는 문제점이 있다. 그리고, 셋째로 전하저장전극의 유효 표면적을 증가시켜야 하나 전하저장전극의 높이가 증가하여 단차가 심하게 발생함으로써 후속 금속배선 공정이 어려운 문제점이 대두되고 있다.
본 발명은 낮은 단자를 가지며 표면적을 극대화시킬 수 있는 전하저장전극 형성 방법을 제공함을 그 목적으로 한다.
제 1 도 내지 제 5 도는 본 발명의 일실시예에 따른 전하저장전극 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
7 : BPSG막 8 : 폴리실리콘막
10 : 텅스텐막
상기 목적을 달성하기 위한 본 발명은, 소정의 하부 공정이 왼료된 반도체 기판 상부에 형성된 층간절연막을 선택식각하여 전하저장전극 콘택 홀을 형성하는 제1 단계; 상기 제1 단계를 마친 전체구조 상부에 상기 전하저장전극 콘택 홀이 매립되도록 전하저장전극용 제1전도막을 형성하는 제2 단계; 상기 제1전도막 상부에 상기 콘택 홀과 오버랩되는 부위가 오픈된 희생막을 형성하는 제3 단계; 노출된 상기 제1전도막 상부에만 선택적으로 증착되는 제2전도막을 증착하되, 과잉 증착하여 상기 희생막 표면 일부분까지 상기 제2전도막을 형성하는 제4 단계; 상기 제2전도막을 식각 마스크로 하여 상기 희생막 및 상기 제1전도막을 선택식각하는 제5 단계; 및 상기 희생막을 제거하는 제6 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
제 1 도 내지 제 5 도는 본 발명의 일실시예에 따른 전하저장전극 형성 공정도이다.
본 발명은 먼지, 제 1 도에 도시된 바와 같이 소자분리막(2) 및 소정의 하부공정이 완료된 실리콘 기판(1) 상부에 접합영역(3), 게이트 산화막(4), 게이트 전극(5) 및 게이트 스페이서(6)로 이루어진 모스 트랜지스터를 형성한 후 전체 구조 상부에 층간절연막으로 BPSG막(7)을 형성한다. 이어서, 접합영역(3)이 노출되도록 BPSG막(7)을 선택식각하여 전하저장전극 콘택 홀을 형성한 후 전체 구조 상부에 전하저장전극 콘택홀이 매립되도록 전하저장전극용 전도막인 폴리실리콘막(8)을 형성한다. 계속하여, 전체 구조 상부에 BPSG막과 식각선택비가 다른 TEOS막, MTO막, PSG막와 같은 절연막(9)을 얇게 도포한다. 이때, 절연막은 희생막 역할(후속 공정에서 제거되어 전하저장전극의 표면적을 넓힘)을 하는 것으로, 두께를 얇게 할수록 전하저장전극의 높이가 낮아지므로 허용 한도 내에서 가능한 얇게 해야 한다.
다음으로, 제 2 도에 도시된 바와 같이 전하저장전극 콘택홀 형성 시 사용한 콘택 홀 마스크를 다시 사용하여 절연막(9)을 선택식각하여 콘택홀 상부의 폴리실리콘막(8)을 노출시킨다.
다음으로, 제 3 도에 도시된 바와 같이 노출된 폴리실리콘막(8) 상부에만 선택적 텅스텐막(10)을 증착시키되, 괴잉 성장을 수행하여 절연막(9) 상부 표면으로 충분히 오버행(Overhang)되도록 한다. 이때, 과잉 성장시키는 선택적 텅스텐막(10)은 전하저장전극의 표면적을 극대화시키기 위하여 인접 전하저장전극과 단락(short)되지 않는 한도 내에서 최대한 두껍게 성장시키도록 한다.
또한, 선택적 텅스텐막(10)의 형성은 반응기체로 WP6, SiH2, H2, Ar등을 사용하여 LPCVD법으로 형성하며, 250 ~ 400℃의 온도에서 다공성을 갖는 거친 표면을 갖도록 형성함으로써 보다 더 극대화된 표면적을 얻을 수 있도록 한다. 한편, 선택적 텅스텐막(10)을 대신하여 선택적 폴리실리콘막을 사용할 수도 있다.
다음으로, 제 4 도에 도시된 바와 같이 선택적 텅스텐막(10)을 식각 마스크로 하여 BPSG막(7)이 노출되도록 절연막(9) 및 폴리실리콘막(8) 선택식각을 수행한다.
다음으로, 제 5 도에 도시된 바와 같이 잔류하는 절연막(9)을 등방성 식각인 습식식각법으로 제거하여 표면적이 극대화된 전하저장전극 형성공장을 완료한다. 이때, 절연막(9)은 층간절연막(7)에 대해 습식식각 시 식각선택비가 커야 됨은 물론이다.
한편, 저장 용량을 더 극대화시키기 위하여 층간절연막(7)에 대해 절연막(9)의 식각 선택비가 크지 않도록 선택한 후 습식식각 시 층간절연막(7)도 일부분 식각 되도록 하여 폴리실리콘막(8) 하단부에 언더컷(Undercut)이 형성되도록 하는 방법을 사용할 수도 있다.(도면에 도시하지 않음)
상술한 바와 같이 이루어지는 본 발명은 단차를 크게 발생시키지 않은 상태에서 전하저장전극의 표면적을 극대화시키고, 전하저장전극의 상부 모양이 둥그런 버섯 모양으로 형성되므로 후속 절연막 도포시 평탄화 정도를 종래의 방법보다 획기적으로 높이며, 별도의 전하저장전극 마스크를 쓰지 않으므로써, 고집적 소자의 캐패시턴스 및 제조 수율을 증대시키고 제조 원가를 절감하는 효과가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 단차를 크게 발생시키지 않은 상태에서 전하저장전극의 표면적을 극대화시켜 캐패시터의 정전용량을 증대시킬 수 있는 효과가 있고, 전하저장전극의 상부 모양이 둥그런 버섯 모양으로 형성되므로 후속 절연막 도포시 평탄화 정도를 상기 종래 기술에서 보다 획기적으로 높일 수 있는 효과가 있다. 또한, 별도의 전하저장전극 마스크를 사용하지 않음에 따라 제조 원가 절감 및 제조 수율 증대의 효과가 있다.
Claims (12)
- 소정의 하부공정이 완료된 반도체 기판 상부에 형성된 층간절연막을 선택식각하여 전하저장전극 콘택 홀을 형성하는 제1 단계;상기 제1 단계를 마친 전체구조 상부에 상기 전하저장전극 콘택 홀이 매립되도록 전하저장전극용 제1전도막을 형성하는 제2 단계;상기 제1전도막 상부에 상기 콘택 홀과 오버랩되는 부위가 오픈된 희생막을 형성하는 제3 단계;노출된 상기 제1전도막 상부에만 선택적으로 증착되는 제2전도막을 증착하되, 과잉 증착하여 상기 회생막 표면 일부분까지 상기 제2전도막을 형성하는 제4단계;상기 제2전도막을 식각 마스크로 하여 상기 희생막 및 상기 제1전도막을 선택식각하는 제5 단계; 및상기 희생막을 제거하는 제6 단계를 포함하여 이루어진 반도체 소자의 전하저장전극 형성 방법.
- 제 1 항에 있어서,상기 희생막은 상기 층간절연막보다 식각속도가 큰 절연막인 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
- 제 1 항에 있어서,상기 제2전도막은 인접 전하저장전극과 단락되지 않는 한도 내에서 표면적 증가를 위하여 최대한 두껍게 성장시키는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
- 제 1 항에 있어서,상기 제6 단계 수행 시,상기 층간절연막 표면 일부가 식각되어 상기 제1전도막 하부에 언더컷을 발생시키는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
- 제 1 항에 있어서,상기 제1전도막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
- 제 1 항에 있어서,상기 제2전도막은 텅스텐막인 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
- 제 1 항에 있어서,상기 층간절연막은 BPSG막이고, 상기 희생막은 TEOS막, MTO막, PSG막 중 어느 하나인 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
- 제 1 항에 있어서,상기 희생막은 상기 층간절연막과 식각속도가 유사한 절연막인 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
- 제 1 항에 있어서,상기 텅스텐막은,반응기체로 WP6, SiH2, H2및 Ar을 사용한 LPCVD방법으로 형성하여 다공성을갖는 거친 표면을 형성하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
- 제 9 항에 있어서,상기 텅스텐막을 250 ~ 400℃ 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
- 제 1 항에 있어서,상기 제2전도막은 선택적 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
- 제 1 항에 있어서,상기 제6 단계는,습식식각법을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
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| KR1019950051950A KR100365765B1 (ko) | 1995-12-19 | 1995-12-19 | 반도체소자의전하저장전극형성방법 |
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ID=37491069
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| KR1019950051950A KR100365765B1 (ko) | 1995-12-19 | 1995-12-19 | 반도체소자의전하저장전극형성방법 |
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- 1995-12-19 KR KR1019950051950A patent/KR100365765B1/ko not_active IP Right Cessation
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| KR970052286A (ko) | 1997-07-29 |
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