KR20060019359A - 케미컬 어택을 방지할 수 있는 반도체소자 제조 방법 - Google Patents

케미컬 어택을 방지할 수 있는 반도체소자 제조 방법 Download PDF

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KR20060019359A
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이성권
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주식회사 하이닉스반도체
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Abstract

본 발명은 캐패시터의 스토리지노드 형성시, 스토리지노드의 리닝 및 리프팅 의한 스토리지노드 간의 단락을 방지할 수 있고, 유효 캐패시터 면적을 넓혀 전하저장용량을 충분히 확보할 수 있으며, 습식 딥-아웃에 의한 하부의 어택을 방지할 수 있는 반도체소자 제조 방법 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 관통하여 상기 기판에 콘택되는 제1플러그를 형성하는 단계; 상기 제1플러그 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 선택적으로 식각하여 상기 제1플러그를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 통해 상기 제1플러그와 콘택되며 상기 제2층간절연막과 그 상부가 평탄화된 제2플러그를 형성하는 단계; 상기 제2플러그가 돌출되도록 상기 제2층간절연막을 리세스시키는 단계; 상기 제2플러그 상부가 그 측면 및 상기 제2층간절연막 상부보다 더 두껍게 증착되도록 상기 제2플러그가 돌출된 프로파일을 따라 어택방지막을 형성하는 단계; 상기 어택방지막 상에 희생절연막을 형성하는 단계; 상기 희생절연막과 상기 어택방지막을 선택적으로 식각하여 상기 제2플러그를 노출시키는 오픈부를 형성하는 단계; 상기 오픈부가 형성된 프로파일을 따라 전도막을 형성하는 단계; 상기 희생절연막이 노출되는 타겟으로 평탄화 공정을 실시하여 전도막이 서로 아이솔레이션되어 이루어진 스토리지노드를 형성하는 단계; 및 딥-아웃 공정을 실시하여 상기 희생절연막을 선택적으로 제거하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
실린더, 컨캐이브, 캐패시터, 스토리지노드, 어택방지막, 플러그, 플라즈마 화학기상증착.

Description

케미컬 어택을 방지할 수 있는 반도체소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE CAPABLE OF PREVENTING CHEMICAL ATTACK}
도 1은 종래기술에 따른 캐패시터 스토리지노드의 평면적 배열을 도시한 평면도.
도 2는 개선된 종래기술에 따른 복수의 하부전극을 포함하는 반도체소자를 도시한 평면도.
도 3은 도 2를 a-a' 방향으로 절취한 단면도.
도 4 및 도 5는 TiN을 스토리지노드로 사용하는 경우 발생하는 디펙트를 도시한 평면 사진.
도 6은 본 발명의 일실시예에 따른 실린더형 스토리지노드를 갖는 반도체소자를 도시한 단면도.
도 7a 내지 도 7c는 본 발명의 일실시예에 따른 캐패시터의 스토리지노드 형성 공정을 도시한 단면도.
도 8은 본 발명의 다른 실시예에 따른 실린더형 스토리지노드를 갖는 반도체소자를 도시한 단면도.
도 9a 내지 도 9e는 본 발명의 다른 실시예에 따른 캐패시터의 스토리지노드 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100: 기판 101 : 층간절연막
102 : 셀콘택 플러그 103 : 스토리지노드용 콘택 플러그
104 : 어택방지막 108 : 스토리지노드
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 3차원 구조의 캐패시터의 스토리지노드를 갖는 반도체 소자 제조 방법에 관한 것이다.
반도체소자의 셀 사이즈가 미세화 됨에 따라 필요한 전하저장용량을 확보하기 위하여 다양한 방향에서의 기술 개발이 이루어지고 있다. 그 중의 한가지 방법이 캐패시터의 형상을 3차원 구조로 형성하는 것으로, 이러한 3차원 형상의 캐패시터의 대표적인 예가 실린더(Cylinder) 형상이다.
도 1은 종래기술에 따른 캐패시터 스토리지노드의 평면적 배열을 도시한 평면도이다.
도 1을 참조하면, 복수의 하부전극(10)이 일방향으로 배열되어 있고, 비트라인(10) 사이에 복수의 스토리지노드 콘택용 플러그(11)가 매트릭스 형태로 배치되 어 있으며, 대응하는 각 스토리지노드 콘택용 플러그(11)와 오버랩되며, 스토리지노드 콘택용 플러그(11)와 콘택되는 복수의 스토리지노드(12)가 배치되어 있다.
한편, 현재까지는 사각형 또는 장축과 단축의 비가 큰 타원 형태의 마스크 패턴(실제 마스크 패턴의 평면 형상이 타원이 아닌 사각형 형태이나 식각 과정에 의해 식각되는 프로파일이 타원형으로 됨)을 이용하여 캐패시터 형성용 희생막을 식각하고 실린더형의 스토리지노드(12)를 형성하였다. 이 경우 스토리지노드(12) 형성을 위해 희생막을 딥-아웃(Dip-out)하는 공정에서 식각 용액인 HF나 BOE의 계면 장력에 의해 스토리지노드(12)가 리닝(Leaning)되어 이웃하는 스토리지노드(12)와 전기적으로 단락되는 문제점이 발생하게 된다.
리닝 현상은 고집적화 될수록 즉, 스토리지노드(12) 간의 간격(d)이 좁아지고 이웃하는 면적이 클수록 또한 스토리지노드(12)의 폭이 작아지고 그 높이가 높아질 수록 더욱 심각하게 나타난다.
이에 따라 스토리지노드가 스토리지노드 콘택용 플러그와 충분한 전기적인 연결을 유지하면서 스토리지노드의 유효 면적을 최대한 넓게 확보하기 위해 스토리지노드를 평면 상에서 지그재그로 배치하는 방식이 도입되었다.
즉, 실리더형 캐패시터 하부전극을 전술한 바와 같은 종래의 매트릭스 형태로 배열된 것과는 달리 예컨대, 비트라인을 경계로 반대편에 위치하여 쌍을 이루는 하부전극과 지그재그 형태로 엇갈리도록 배치하여, 한 쌍의 하부전극 간의 공유면적을 줄임으로써 습식 딥-아웃에 의한 계면 장력으로 하부전극이 단락되는 것을 방지하고자 하는 방법이 강구되었다.
도 2는 개선된 종래기술에 따른 복수의 하부전극을 포함하는 반도체소자를 도시한 평면도이다.
도 2를 참조하면, 복수의 비트라인(20)이 X 방향으로 배치되어 있고, X 방향과 실질적으로 동일한 방향인 복수 개의 X축 가상선(여기서는 X1, X2의 두 개 만을 예로 도시함)과, 상기 X축 가상선(X1, X2)과 실질적으로 수직한 복수 개의 Y축 가상선(여기서는 Y1, Y2의 두 개 만을 예로 도시함)이 도면 상에 나타나 있다.
X축 가상선(X1, X2)과 Y축 가상선(Y1, Y2)은 서로 매트릭스 구조(또는 격자 구조)의 다수의 교차점(O)을 이루며, 이러한 교차점에 그 중심부가 위치하는 복수 개의 스토리지노드용 콘택 플러그(21)가 매트릭스 구조로 배치되어 있다.
구체적으로, 스토리지노드용 콘택(21)는 기판의 활성영역에 콘택된 셀콘택 플러그에 연결되어 있으며, X축 가상선 방향(X축 방향)으로는 이웃하는 스토리지노드용 콘택 플러그(21)와 'd2'의 간격으로 배치되어 있고, Y축 가상선 방향(Y축 방향)으로는 이웃하는 스토리지노드용 콘택 플러그(21)와 비트라인(20)의 폭에 해당하는 'd1'의 간격으로 배치되어 있다.
스토리지노드용 콘택 플러그(21) 상부에는 각 스토리지노드용 콘택 플러그(21)와 일대일 대응되어 전기적으로 연결되도록 X축 방향으로 인접한 하부전극(22)과 'd3'의 간격으로 배치되어 있다.
여기서, 임의의 Y축 가상선(예컨대, 스토리지노드용 콘택 플러그(21)의 중심점을 지나는 Y축 가상선(Y1)) 상에는 서로 인접하는 한 쌍의 캐패시터의 하부전극(22a, 22b)이 캐패시터 플러그(21)의 중심점을 지나는 Y축 가상선(Y1) 방향으로 각 자의 X축 가상선(X1, X2) 상에서(즉, 각자의 중심을 지나는 X축 가상선의 변화없이) 서로 엇갈리게 배치되어 있다.
이렇게 하부전극(22)을 서로 엇갈리게 배치함으로 인해 종래기술의 문제점 중의 하나인 하부전극(22) 형성 후 희생절연막(도시하지 않음)을 습식 딥-아웃을 통해 제거할 때 습식 용액에 의한 계면 장력을 어느 정도 줄일 수 있어, 이웃하는 하부전극끼리 전기적으로 단락되는 것을 방지할 수 있다.
도 3은 도 2를 a-a' 방향으로 절취한 단면도이다.
도 3을 참조하면, 기판(30) 상에 제1층간절연막(31)이 형성되어 있고, 제1층간절연막(31)을 관통하여 기판(30)의 불순물 확산영역(도시하지 않음)에 콘택되며 제1층간절연막(31)과 상부가 평탄화된 셀콘택 플러그(32)가 형성되어 있다. 셀콘택 플러그(32) 상에는 제2층간절연막(33)이 형성되어 있으며, 제2층간절연막(33)을 관통하여 도시되지 않은 셀콘택 플러그(32)에 전기적으로 접속된 비트라인(B/L)이 형성되어 있다. 비트라인(B/L)은 전도막(34)과 하드마스크(35) 및 스페이서(36)로 이루어진다.
비트라인(B/L) 상에는 제3층간절연막(37)이 형성되어 있으며, 제3층간절연막(37)을 관통하여 샐콘택 플러그(32)에 콘택되며 제3층간절연막(37)과 상부가 평탄화된 스토리지노드용 콘택 플러그(38)가 형성되어 있다.
스토리지노드용 콘택 플러그(38) 상에는 스토리지노드의 지그재그 배열을 위한 콘택 패드(40)가 형성되어 있으며, 콘택 패드(40)는 제4층간절연막(39)과 평탄화되어 있다.
콘택 패드(40) 및 제4층간절연막(39) 상에는 실린더형 스토리지노드 형성을 위한 캐패시터 희생막 제거 공정인 딥-아웃 공정에서 하부의 어택을 방지하며, 캐패시터 희생막 식각시 하부의 어택 방지를 위한 식각정지막(41)이 형성되어 있다. 식각정지막(41)이 식각되어 콘택 패드(40)가 노출된 부분에 스토리지노드(42)가 형성되어 있다.
한편, 지그재그 배열의 경우 계면 장력을 어느 정도 완화시킬 수는 있지만, 스토리지노드 형성시 오버랩 마진이 부족할 경우 도면부호 '43'과 같이 하부의 어택을 초래한다.
도 4 및 도 5는 TiN을 스토리지노드로 사용하는 경우 발생하는 디펙트를 도시한 평면 사진이다.
도 4의 (a)와 (b)는 스토리지노드로 TiN을 증착하고 어닐을 진행한 후의 각기 다른 영역을 나타내는 사진으로 'X'와 같이 벙커(Bunker) 형상의 디펙트가 발견됨을 알 수 있다.
도 5의 (a)와 (b)는 스토리지노드로 TiN을 증착하고 어닐을 진행하지 않은 후의 각기 다른 영역을 나타내는 사진으로, 이 또한 'Y'와 같이 벙커 형상의 디펙트가 발견됨을 알 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 캐패시터의 스토리지노드 형성시, 스토리지노드의 리닝 및 리프팅 의한 스토리지노드 간의 단락을 방지할 수 있고, 유효 캐패시터 면적을 넓혀 전하저장용량을 충분히 확보할 수 있으며, 습식 딥-아웃에 의한 하부의 어택을 방지할 수 있는 반도체소자 제조 방법 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 관통하여 상기 기판에 콘택되는 제1플러그를 형성하는 단계; 상기 제1플러그 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 선택적으로 식각하여 상기 제1플러그를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 통해 상기 제1플러그와 콘택되며 상기 제2층간절연막과 그 상부가 평탄화된 제2플러그를 형성하는 단계; 상기 제2플러그가 돌출되도록 상기 제2층간절연막을 리세스시키는 단계; 상기 제2플러그 상부가 그 측면 및 상기 제2층간절연막 상부보다 더 두껍게 증착되도록 상기 제2플러그가 돌출된 프로파일을 따라 어택방지막을 형성하는 단계; 상기 어택방지막 상에 희생절연막을 형성하는 단계; 상기 희생절연막과 상기 어택방지막을 선택적으로 식각하여 상기 제2플러그를 노출시키는 오픈부를 형성하는 단계; 상기 오픈부가 형성된 프로파일을 따라 전도막을 형성하는 단계; 상기 희생절연막이 노출되는 타겟으로 평탄화 공정을 실시하여 전도막이 서로 아이솔레이션되어 이루어진 스토리지노드를 형성하는 단계; 및 딥-아웃 공정을 실시하여 상기 희생절연막을 선택적으로 제거하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하여 상기 기판에 콘택되는 제1플러그를 형성하는 단계; 상기 제1플러그 상에 그 주변에 바해 돌출된 제2플러그를 형성하는 단계; 상기 제2플러그 상부가 그 측면 및 상기 제2층간절연막 상부보다 더 두껍게 증착되도록 상기 제2플러그가 돌출된 프로파일을 따라 어택방지막을 형성하는 단계; 상기 어택방지막 상에 희생절연막을 형성하는 단계; 상기 희생절연막과 상기 어택방지막을 선택적으로 식각하여 상기 제2플러그를 노출시키는 오픈부를 형성하는 단계; 상기 오픈부가 형성된 프로파일을 따라 전도막을 형성하는 단계; 상기 희생절연막이 노출되는 타겟으로 평탄화 공정을 실시하여 전도막이 서로 아이솔레이션되어 이루어진 스토리지노드를 형성하는 단계; 및 딥-아웃 공정을 실시하여 상기 희생절연막을 선택적으로 제거하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
본 발명은 스토리지노드 형성시 오버랩 마진이 부족하더라도 딥-아웃시 하부의 어택을 억제하는 것을 주목적으로 한다. 이를 위해 스토리지노드용 콘택 플러그가 주변의 층간절연막에 비해 돌출되도록 하고, 스토리지노드와 콘택되지 않는 층간절연막 및 스토리지노드용 콘택 플러그를 질화막 계열의 어택방지막이 일종의 오버-행 구조로 감싸도록 한다. 즉, 어택방지막 증착시 도포성이 열악한 증착 방식을 이용하여 막이 증착되도록 한다.
따라서, 실린더형, 세미 실린더형 또는 컨캐이브 등의 3차원 구조의 캐패시 터 스토리지노드 형성으로 전하저장용량을 확보할 수 있고, 오버랩 마진 부족으로 미스얼라인이 발생하더라도 어택방지막으로 인해 딥-아웃시 하부의 어택을 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 6은 본 발명의 일실시예에 따른 실린더형 스토리지노드를 갖는 반도체소자를 도시한 단면도이다.
도 6을 참조하면, 기판(100)에 소스/드레인 등의 불순물 확산영역(도시하지 않음)이 형성되어 있다. 불순물 확산영역은 게이트전극(도시하지 않음)의 측면에 얼라인되도록 형성하나, 도 6의 단면에서는 게이트전극은 나타나지 않는다. 셀콘택 플러그(102)는 층간절연막(101)을 관통하여 불순물 확산영역에 콘택되고, 그 상부는 층간절연막(101)과 실질적으로 평탄화되어 있다.
셀콘택 플러그(102) 상에는 셀콘택 플러그(102)에 콘택된 스토리지노드용 콘택 플러그(103)가 형성되어 있다.
스토리지노드용 콘택 플러그(103)는 그 주변에 절연막이 없이 단독으로 돌출된 형상을 갖는다.
한편, 스토리지노드용 콘택 플러그(103)와 셀콘택 플러그(102) 사이에는 다른 층간절연막이 존재할 수도 있으며, 이를 관통하여 도시되지 않은 셀콘택 플러그 (102)에 전기적으로 접속된 비트라인이 형성되어 있으나, 여기서는 비트라인 및 이 층간절연막에 대한 설명을 생략한다. 스토리지노드용 콘택 플러그(103) 형성을 위한 콘택홀은 비트라인의 측면에 얼라인되어 있다.
스토리지노드용 콘택 플러그(103) 상에는 실린더 형상의 캐패시터용 스토리지노드(108)가 형성되어 있으며, 스토리지노드(108)와 접촉되지 않는 스토리지노드용 콘택 플러그(103)와 층간절연막(101)은 어택방지막(104)에 의해 보호되고 있다. 어택방지막(104)은 스토리지노드 형성을 위한 포토리소그라피 공정에서 미스얼라인 등이 발생하더라도 스토리지노드(108)의 실린더 형상 구현을 위한 딥-아웃 공정에서 스토리지노드의 하부에 대한 케미컬의 어택을 방지하기 위한 것이다.
한편, 어택방지막(104) 증착시 도포 특성이 열악한 증착 방식 예컨대, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD라 함)을 이용함으로써, 스토리지노드용 콘택 플러그(103)의 측면과 층간절연막(101)의 상부의 증착 두께 'A'에 비해 스토리지노드용 콘택 플러그(103) 상부에서의 증착 두께 'B'가 더 크도록 한다,
이로 인해, 도시된 바와 같이, 화살표 방향으로 미스얼라인이 발생하더라도 스토리지노드용 콘택 플러그(103) 상부에서 어택방지막(104)의 두꺼운 부분(B)에 의해 식각멈춤이 일어나 하부의 어택이 방지된다.
어택방지막(108)으로는 질화막 계열의 절연성 물질막을 사용하는 것이 바람직하다.
층간절연막(101)으로는 산화막 계열의 절연성 물질막 예컨대, HDP(High Density Plasma) 산화막, BPSG(Boro Phospho Silicate Glass)막, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD라 함) 방식을 이용한 산화막 등을 사용한다.
셀콘택 플러그(102)와 스토리지노드용 콘택 플러그(103)는 폴리실리콘, 비정질 실리콘 등을 이용한 실리콘막 또는 텅스텐, TiN 등을 단독 또는 복합 구조를 포함한다.
여기서, 스토리지노드(108)는 폴리실리콘, Ti, TiN, Ta, TaN, Ir, IrO2, Ru, RuO2, Pt 등의 단독 또는 조합된 구성으로 이루어지고, 스토리지노드(108)와 스토리지노드용 콘택 플러그(103) 사이의 계면에 Ti, TiN, Ta, TaN, TiSi2 등의 단독 또는 조합된 구성을 갖는 배리어막을 더 포함할 수 있으며, 스토리지노드용 콘택 플러그(103)와 배리어막과의 사이에 도전성 접착층을 더 포함할 수도 있다.
전술한 구조를 갖는 캐패시터의 스토리지노드 형성 공정을 살펴본다.
도 7a 내지 도 7c는 본 발명의 일실시예에 따른 캐패시터의 스토리지노드 형성 공정을 도시한 단면도이다.
먼저, 도 7a에 도시된 바와 같이, 트랜지스터 등의 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(100) 상에 산화막계열의 층간절연막(101)을 형성한 후, 층간절연막(101)을 관통하여 기판(100)에 콘택된 셀콘택 플러그(102)를 형성한다. 셀콘택 플러그(102)는 기판(100)의 불순물 확산영역에 전기적으로 도통되도록 연결(콘택)된다.
여기서, 층간절연막(101)은 보통 TEOS(Tetra Ethyl Ortho Silicate Glass)막을 이용하고, 셀콘택 플러그(102)는 폴리실리콘, 비정질 실리콘 등을 이용한 실리콘막 또는 텅스텐, TiN 등을 단독 또는 복합 구조를 포함한다.
통상 셀콘택 플러그(102) 상부에 오믹 콘택과 하부전극 물질의 기판(100)으로의 확산을 방지하기 위한 목적으로 Ti/TiSi2/TiN 또는 Ti/TiN 구조 등의 배리어막을 포함한다.
층간절연막(101)은 전술한 TEOS막 이외에 BPSG막, PECVD 방식을 이용한 산화막, BSG(Boro Silicate Glass)막, PSG(Phospho Silicate Glass)막, HDP 산화막, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막, 플로우필 산화막(Flow-fill oxide) 등의 단독 또는 복합 구조를 포함한다.
이어서, 비트라인 형성 공정을 실시하는 바, 도면의 긴략화를 위해 비트라인 형성 공정은 생략한다.
이어서, 비트라인(도시하지 않음)을 포함한 전체 프로파일을 따라 질화막 계열의 식각정지막(도시하지 않음)을 얇게 증착한다.
식각정지막은 후속 캐패시터의 스토리지노드용 콘택홀 형성을 위한 식각 공정에서 비트라인의 손실을 방지하기 위한 것이며, 특히 산화막 계열의 층간절연막과의 식각선택비를 얻기 위해 질화막 계열의 막 예컨대, 실리콘질화막 또는 실리콘산화질화막을 사용한다.
이어서, 비트라인 상부의 층간절연막을 선택적으로 식각하여 셀콘택 플러그 (102)를 노출시키는 스토리지노드용 콘택홀(도시하지 않음)을 형성한다.
스토리지노드용 콘택홀은 원형 또는 타원형의 형태를 포함한다.
이어서, 전면에 폴리실리콘 등의 전도성 물질을 증착하여 스토리지노드용 콘택홀을 매립하여 셀콘택 플러그(102)와 전기적으로 콘택되도록 한 다음, 스토리지노드용 콘택 플러그 형성을 위한 포토레지스트 패턴(도시하지 않음)을 형성한다. 포토레지스트 패턴을 식각마스크로 증착된 전도성 물질을 식각하여 콘택홀을 매립하고 서로 아이솔레이션(Isolation)되면서 주변에 비해 돌출된 형태의 스토리지노드용 콘택 플러그(103)를 형성한다.
스토리지노드용 콘택 플러그(103)는 폴리실리콘, 비정질 실리콘 등을 이용한 실리콘막 또는 텅스텐, TiN 등을 단독 또는 복합 구조를 포함한다.
한편, 도 7a에서는 스토리지노드용 콘택 플러그(103)가 콘택홀 형성 공정 없이 셀콘택 플러그(102)에 직접 콘택된 것처럼 도시되어 있지만, 실질적으로 생략된 비트라인 상의 층간절연막을 관통하여 셀콘택 플러그(102)에 콘택되고 비트라인 사의 층간절연막 상부로 돌출된 형상을 갖는다.
이어서, 도 7b에 도시된 바와 같이, 스토리지노드용 콘택 플러그(103)가 돌출된 전체 프로파일을 따라 어택방지막(104)을 형성한다. 어택방지막(104)은 질화막 계열의 물질막을 사용하며, 스토리지노드 영역 정의를 위한 공정에서 미스얼라인이 발생하더라도 후속 딥-아웃 공정에서 비트라인 상의 층간절연막 및 비트라인과 심지어는 셀콘택 플러그(102) 및 기판(100) 까지 이어질 수 있는 케미컬 어택을 방지하기 위한 것이다.
이를 위해, 스토리지노드용 콘택 플러그(103)의 측면과 층간절연막(101)의 상부의 증착 두께 'A'에 비해 스토리지노드용 콘택 플러그(103) 상부에서의 증착 두께 'B'가 더 크도록 한다,
이로 인해, 캐패시터의 스토리지노드 형성 영역 정의를 위한 포토리소그라피 공정에서 미스얼라인이 발생하더라도 스토리지노드용 콘택 플러그(103) 상부에서 어택방지막(104)의 두꺼운 부분(B)에 의해 식각멈춤이 일어나 하부의 어택이 방지된다.
이어서, 도 7c에 도시된 바와 같이, 어택방지막(104) 상에 캐패시터의 수직 높이를 결정하여 그 전하용량에 영향을 미치는 산화막 계열의 캐패시터 형성용 희생절연막(105)을 형성한 다음, 희생절연막(105)을 패터닝하기 위한 마스크 패턴(106)을 형성한다.
마스크 패턴(106)을 식각마스크로 희생절연막(105)을 식각하는 바, 어택방지막(104)에서 식각멈춤을 한 다음, 어택방지막(104)을 제거하여 스토리지노드용 콘택 플러그(103) 표면을 노출시키는 오픈부(107)를 형성한다
이어서, 마스크 패턴(106)을 제거하고, 식각 부산물을 제거하기 위해 세정 공정을 실시한다.
마스크 패턴(106)은 포토레지스트 패턴의 단독, 포토레지스트 패턴/반사방지막, 포토레지스트 패턴/반사방지막/희생 하드마스크 또는 포토레지스트 패턴/희생 하드마스크의 구조를 포함한다.
희생 하드마스크는 고해상도에 따른 포토레지스트 패턴의 식각 배리어로서의 특성 열화를 보완하기 위해 사용하는 것으로, 폴리실리콘, 텅스텐, 질화막 등을 주로 이용한다.
이어서, 희생절연막(105)이 식각되어 오픈된 프로파일 즉, 오픈부(107)가 형성된 전체 프로파일을 따라 캐패시터 스토리지노드용 전도막(도시하지 않음)을 증착하여 스토리지노드용 콘택 플러그(103)와 콘택시킨다.
스토리지노드용 전도막 증착 전에 배리어용 금속막(도시하지 않음)을 증착하나, 여기서는 생략하였다. 배리어용 금속막으로는 TiSi2, Ti, TiN, 텅스텐 나이트라이드 등을 사용한다.
이어서, 오픈부(107)를 충분히 매립할 수 있을 정도로 포토레지스트를 도포한 다음, 희생절연막(105) 표면이 노출될 때까지 전면식각 또는 CMP 공정을 실시함으로써, 도 6에 도시된 바와 같이 평탄화 및 아이솔레이션이 이루어진 스토리지노드(108)가 형성된다.
이어서, 풀 딥-아웃(Full dip-out) 공정을 실시하여 희생절연막(105)을 제거함으로써, 스토리지노드(108)가 실린더 형상을 갖도록 한다.
한편, 딥-아웃시 풀 딥-아웃을 실시하지 않고 부분적인 딥-아웃을 실시하여 희생절연막(105)을 남겨 놓음으로써 컨캐이브 형상의 스토리지노드(112)를 형성할 수도 있다.
딥-아웃 시에는 BOE, 불산(HF) 또는 황산(H2SO4)과 과수(H2O2 )가 4:1의 비율로 혼합된 케미컬을 이용한다.
이어서, 식각에 의한 스토리지노드(108)의 저하된 특성을 회복하도록 열처리를 실시할 수도 있으며, 이 때에는 다시 유전체막 형성 전에 BOE 등을 이용하여 짧게 세정 공정을 실시하여 추가로 불순물을 제거하는 공정이 수반된다.
한편, MPS(Meta-stable Poly silicon) 공정을 적용한 스토리지노드(108)를 형성하는 경우 폴리실리콘을 증착한 다음, MPS 성장을 위한 적절한 온도와 압력 조건을 통해 스토리지노드(108)의 안쪽면에(Inner cylinder type)만 MPS를 성장시킨 후 CMP 공정을 실시한다.
도면에 도시되지는 않았지만 스토리지노드(108) 상에 유전체막과 플레이트전극을 형성함으로써 캐패시터 형성을 위한 일련의 공정이 완료된다.
전술한 바와 같이 이루어지는 본 발명의 일실시예에 따른 제조 공정은 미스 얼라인 및 딥-아웃 공정에서의 어택 방지 뿐만 아니라, 스토리지노드용 콘택 플러그 아이솔레이션 공정을 생략할 수 있고, 스토리지노드용 콘택홀 형성시 식각 타겟을 줄여 공정 마진을 향상시킬 수 있어 공정의 안정화 측면에서의 장점이 있다.
도 8은 본 발명의 다른 실시예에 따른 실린더형 스토리지노드를 갖는 반도체소자를 도시한 단면도이다.
도 8을 참조하면, 기판(200)에 소스/드레인 등의 불순물 확산영역(도시하지 않음)이 형성되어 있다. 불순물 확산영역은 게이트전극(도시하지 않음)의 측면에 얼라인되도록 형성하나, 도 8의 단면에서는 게이트전극은 나타나지 않는다. 셀콘택 플러그(202)는 제1층간절연막(201)을 관통하여 불순물 확산영역에 콘택되고, 그 상부는 제1층간절연막(201)과 실질적으로 평탄화되어 있다.
셀콘택 플러그(202) 상에는 셀콘택 플러그(202)에 콘택된 스토리지노드용 콘택 플러그(204)가 형성되어 있다.
스토리지노드용 콘택 플러그(204)는 제2층간절연막(203)을 관통하여 형성되어 있으며, 그 주변의 제2층간절연막(203) 보다 돌출된 형상을 갖는다.
한편, 스토리지노드용 콘택 플러그(204)와 셀콘택 플러그(202) 사이에는 다른 층간절연막이 존재할 수도 있으며, 이를 관통하여 도시되지 않은 셀콘택 플러그(202)에 전기적으로 접속된 비트라인이 형성되어 있으나, 여기서는 비트라인 및 이 층간절연막에 대한 설명을 생략한다. 스토리지노드용 콘택 플러그(204) 형성을 위한 콘택홀은 비트라인의 측면에 얼라인되어 있다.
스토리지노드용 콘택 플러그(103) 상에는 실린더 형상의 캐패시터용 스토리지노드(209)가 형성되어 있으며, 스토리지노드(209)와 접촉되지 않는 스토리지노드용 콘택 플러그(204)와 제2층간절연막(203)은 어택방지막(205)에 의해 보호되고 있다. 어택방지막(205)은 스토리지노드 형성을 위한 포토리소그라피 공정에서 미스얼라인 등이 발생하더라도 스토리지노드(205)의 실린더 형상 구현을 위한 딥-아웃 공정에서 스토리지노드의 하부에 대한 케미컬의 어택을 방지하기 위한 것이다.
한편, 어택방지막(205) 증착시 도포 특성이 열악한 PECVD 등의 등착 방식을 이용함으로써, 스토리지노드용 콘택 플러그(204)의 측면과 제2층간절연막(203)의 상부의 증착 두께 'E'에 비해 스토리지노드용 콘택 플러그(204) 상부에서의 증착 두께 'F'가 더 크도록 한다,
이로 인해, 스토리지노드(209) 형성시 미스얼라인이 발생하더라도 스토리지 노드용 콘택 플러그(204) 상부에서 어택방지막(205)의 두꺼운 부분(F)에 의해 식각멈춤이 일어나 하부의 어택이 방지된다.
어택방지막(205)으로는 질화막 계열의 절연성 물질막을 사용하는 것이 바람직하다. 제1 및 제2층간절연막(201, 203)으로는 산화막 계열의 절연성 물질막을 사용한다.
셀콘택 플러그(202)와 스토리지노드용 콘택 플러그(204)는 폴리실리콘, 비정질 실리콘 등을 이용한 실리콘막 또는 텅스텐, TiN 등을 단독 또는 복합 구조를 포함한다.
여기서, 스토리지노드(209)는 폴리실리콘, Ti, TiN, Ta, TaN, Ir, IrO2, Ru, RuO2, Pt 등의 단독 또는 조합된 구성으로 이루어지고, 스토리지노드(209)와 스토리지노드용 콘택 플러그(204) 사이의 계면에 Ti, TiN, Ta, TaN, TiSi2 등의 단독 또는 조합된 구성을 갖는 배리어막을 더 포함할 수 있으며, 스토리지노드용 콘택 플러그(204)와 배리어막과의 사이에 도전성 접착층을 더 포함할 수도 있다.
전술한 도 8의 구조를 갖는 캐패시터의 스토리지노드 형성 공정을 살펴본다.
도 9a 내지 도 9e는 본 발명의 다른 실시예에 따른 캐패시터의 스토리지노드 형성 공정을 도시한 단면도이다.
먼저, 도 9a에 도시된 바와 같이, 트랜지스터 등의 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(200) 상에 산화막 계열의 제1층간절연막(201)을 형성한 후, 층간절연막(201)을 관통하여 기판(200)에 콘택된 셀콘택 플러그(202)를 형 성한다. 셀콘택 플러그(202)는 기판(200)의 불순물 확산영역에 전기적으로 도통되도록 연결(콘택)된다.
여기서, 제1층간절연막(201)은 산화막 계열의 절연막 막을 이용하고, 셀콘택 플러그(202)는 폴리실리콘, 비정질 실리콘 등을 이용한 실리콘막 또는 텅스텐, TiN 등을 단독 또는 복합 구조를 포함한다.
통상 셀콘택 플러그(202) 상부에 오믹 콘택과 하부전극 물질의 기판(200)으로의 확산을 방지하기 위한 목적으로 Ti/TiSi2/TiN 또는 Ti/TiN 구조 등의 배리어막을 포함한다.
상기한 산화막 계열의 절연성 막은 TEOS막, BPSG막, PECVD 방식을 이용한 산화막, BSG막, PSG막, HDP 산화막, SOG막, APL막 등의 단독 또는 복합 구조를 포함한다.
이어서, 비트라인 형성 공정을 실시하는 바, 도면의 긴략화를 위해 비트라인 형성 공정은 생략한다.
이어서, 비트라인(도시하지 않음)을 포함한 전체 프로파일을 따라 질화막 계열의 식각정지막(도시하지 않음)을 얇게 증착한다.
식각정지막은 후속 캐패시터의 스토리지노드용 콘택홀 형성을 위한 식각 공정에서 비트라인의 손실을 방지하기 위한 것이며, 특히 산화막 계열의 층간절연막과의 식각선택비를 얻기 위해 질화막 계열의 막 예컨대, 실리콘질화막 또는 실리콘산화질화막을 사용한다.
이어서, 전면에 제2층간절연막(203)을 증착한다.
제2층간절연막(203)은 제1층간절연막(201)과 실질적으로 동일한 산화막 계열의 절연성 막을 사용한다.
계속해서, 제2층간절연막(203) 상에 스토리지노드용 콘택홀 형성을 위한 포토레지스트 패턴(도시하지 않음)을 형성한다.
이어서, 포토레지스트 패턴을 식각마스크로 제2층간절연막(203)을 식각하여 셀콘택 플러그(202)를 노출시키는 스토리지노드용 콘택홀(도시하지 않음)을 형성한다. 스토리지노드용 콘택홀은 원형 또는 타원형의 형태를 포함한다.
이어서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(105)을 제거한 다음, 세정 공정을 실시한다.
이어서, 스토리지노드용 콘택홀이 형성된 전면에 폴리실리콘 등의 전도성 물질을 증착하여 스토리지노드용 콘택홀을 매립하여 셀콘택 플러그(202)와 전기적으로 콘택되도록 전도막(204')을 형성한다.
이어서, 도 9b에 도시된 바와 같이, 전면식각 또는 CMP 공정을 통해 전도막(204')의 상부를 평탄화시킴과 동시에 아이솔레이션시킴으로써, 스토리지노드용 콘택 플러그(204)를 형성한다.
스토리지노드용 콘택 플러그(204)는 폴리실리콘, 비정질 실리콘 등을 이용한 실리콘막 또는 텅스텐, TiN 등의 단독 또는 복합 구조를 포함한다.
이어서, 도 9c에 도시된 바와 같이, 제2층간절연막(203)을 도면부호 'D'와 같이 리세스시켜 스토리지노드용 콘택 플러그(204)가 제2층간절연막(203) 보다 돌 출되도록 한다. 습식 또는 건식의 방식을 사용할 수 있으며, 이 때 스토리지노드용 콘택 플러그(204)에 대한 어택이 없이 원하는 리세스 프로파일을 얻도록 제2층간절연막(203)과 스토리지노드용 콘택 플러그(204)에 대한 식각선택비를 갖는 식각 가스 또는 케미컬을 사용하는 것이 바람직하다.
이어서, 도 9d에 도시된 바와 같이, 스토리지노드용 콘택 플러그(204)가 돌출된 전체 프로파일을 따라 어택방지막(205)을 형성한다.
어택방지막(205)은 질화막 계열의 물질막을 사용하며, 스토리지노드 영역 정의를 위한 공정에서 미스얼라인이 발생하더라도 후속 딥-아웃 공정에서 제2층간절연막(203) 및 비트라인과 심지어는 셀콘택 플러그(202) 및 기판(200) 까지 이어질 수 있는 케미컬 어택을 방지하기 위한 것이다.
이를 위해, 스토리지노드용 콘택 플러그(204)의 측면과 제2층간절연막(203)의 상부의 증착 두께 'E'에 비해 스토리지노드용 콘택 플러그(204) 상부에서의 증착 두께 'F'가 더 크도록 한다,
이로 인해, 캐패시터의 스토리지노드 형성 영역 정의를 위한 포토리소그라피 공정에서 미스얼라인이 발생하더라도 스토리지노드용 콘택 플러그(204) 상부에서 어택방지막(205)의 두꺼운 부분(F)에 의해 식각멈춤이 일어나 하부의 어택이 방지된다.
이어서, 도 9e에 도시된 바와 같이, 어택방지막(205) 상에 캐패시터의 수직 높이를 결정하여 그 전하용량에 영향을 미치는 산화막 계열의 캐패시터 형성용 희생절연막(206)을 형성한 다음, 희생절연막(206)을 패터닝하기 위한 마스크 패턴 (207)을 형성한다.
마스크 패턴(207)을 식각마스크로 희생절연막(206)을 식각하는 바, 어택방지막(205)에서 식각멈춤을 한 다음, 어택방지막(205)을 선택적으로 제거하여 스토리지노드용 콘택 플러그(204) 표면을 노출시키는 오픈부(208)를 형성한다
이어서, 마스크 패턴(207)을 제거하고, 식각 부산물을 제거하기 위해 세정 공정을 실시한다.
마스크 패턴(207)은 포토레지스트 패턴의 단독, 포토레지스트 패턴/반사방지막, 포토레지스트 패턴/반사방지막/희생 하드마스크 또는 포토레지스트 패턴/희생 하드마스크의 구조를 포함한다.
희생 하드마스크는 고해상도에 따른 포토레지스트 패턴의 식각 배리어로서의 특성 열화를 보완하기 위해 사용하는 것으로, 폴리실리콘, 텅스텐, 질화막 등을 주로 이용한다.
이어서, 희생절연막(206)이 식각되어 오픈된 프로파일 즉, 오픈부(208)가 형성된 전체 프로파일을 따라 캐패시터 스토리지노드용 전도막을 증착하여 스토리지노드용 콘택 플러그(204)와 콘택시킨다.
스토리지노드용 전도막 증착 전에 배리어용 금속막(도시하지 않음)을 증착하나, 여기서는 생략하였다. 배리어용 금속막으로는 TiSi2, Ti, TiN, 텅스텐 나이트라이드 등을 사용한다.
이어서, 오픈부(208)를 충분히 매립할 수 있을 정도로 포토레지스트를 도포 한 다음, 희생절연막(206) 표면이 노출될 때까지 전면식각 또는 CMP 공정을 실시함으로써, 도 8에 도시된 바와 같이 평탄화 및 아이솔레이션이 이루어진 스토리지노드(209)가 형성된다.
이어서, 풀 딥-아웃 공정을 실시하여 희생절연막(206)을 제거함으로써, 스토리지노드(209)가 실린더 형상을 갖도록 한다.
한편, 딥-아웃시 풀 딥-아웃을 실시하지 않고 부분적인 딥-아웃을 실시하여 희생절연막(206)을 남겨 놓음으로써 컨캐이브 형상의 스토리지노드(209)를 형성할 수도 있다.
딥-아웃 시에는 BOE, 불산(HF) 또는 황산(H2SO4)과 과수(H2O2 )가 4:1의 비율로 혼합된 케미컬을 이용한다.
이어서, 식각에 의한 스토리지노드(209)의 저하된 특성을 회복하도록 열처리를 실시할 수도 있으며, 이 때에는 다시 유전체막 형성 전에 BOE 등을 이용하여 짧게 세정 공정을 실시하여 추가로 불순물을 제거하는 공정이 수반된다.
한편, MPS 공정을 적용한 스토리지노드(209)를 형성하는 경우 폴리실리콘을 증착한 다음, MPS 성장을 위한 적절한 온도와 압력 조건을 통해 스토리지노드(209)의 안쪽 면에만 MPS를 성장시킨 후 CMP 공정을 실시한다.
도면에 도시되지는 않았지만 스토리지노드(209) 상에 유전체막과 플레이트전극을 형성함으로써 캐패시터 형성을 위한 일련의 공정이 완료된다.
전술한 바와 같이 이루어지는 본 발명은, 스토리지노드용 콘택 플러그가 주변의 층간절연막 등에 비해 돌출되도록 하고, 스토리지노드와 콘택되지 않는 층간절연막 및 스토리지노드용 콘택 플러그를 질화막 계열의 어택방지막으로 오버-행 구조로 감싸도록 함으로써, 실린더형 또는 컨캐이브 등의 3차원 구조의 캐패시터 스토리지노드 형성으로 전하저장용량을 확보할 수 있고, 오버랩 마진 부족으로 미스얼라인이 발생하더라도 어택방지막으로 인해 딥-아웃시 하부의 어택을 방지할 수 있으며, 공정을 단순화시킬 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 3차원 구조의 캐패시터 스토리지노드 형성시 케미컬 어택을 방지할 수 있고 공정을 단순화시킬 수 있어, 반도체 소자의 수율 및 생산성을 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 기판 상에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막을 관통하여 상기 기판에 콘택되는 제1플러그를 형성하는 단계;
    상기 제1플러그 상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막을 선택적으로 식각하여 상기 제1플러그를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 통해 상기 제1플러그와 콘택되며 상기 제2층간절연막과 그 상부가 평탄화된 제2플러그를 형성하는 단계;
    상기 제2플러그가 돌출되도록 상기 제2층간절연막을 리세스시키는 단계;
    상기 제2플러그 상부가 그 측면 및 상기 제2층간절연막 상부보다 더 두껍게 증착되도록 상기 제2플러그가 돌출된 프로파일을 따라 어택방지막을 형성하는 단계;
    상기 어택방지막 상에 희생절연막을 형성하는 단계;
    상기 희생절연막과 상기 어택방지막을 선택적으로 식각하여 상기 제2플러그를 노출시키는 오픈부를 형성하는 단계;
    상기 오픈부가 형성된 프로파일을 따라 전도막을 형성하는 단계;
    상기 희생절연막이 노출되는 타겟으로 평탄화 공정을 실시하여 전도막이 서로 아이솔레이션되어 이루어진 스토리지노드를 형성하는 단계; 및
    딥-아웃 공정을 실시하여 상기 희생절연막을 선택적으로 제거하는 단계
    를 포함하는 반도체소자 제조 방법.
  2. 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하여 상기 기판에 콘택되는 제1플러그를 형성하는 단계;
    상기 제1플러그 상에 그 주변에 바해 돌출된 제2플러그를 형성하는 단계;
    상기 제2플러그 상부가 그 측면 및 상기 제2층간절연막 상부보다 더 두껍게 증착되도록 상기 제2플러그가 돌출된 프로파일을 따라 어택방지막을 형성하는 단계;
    상기 어택방지막 상에 희생절연막을 형성하는 단계;
    상기 희생절연막과 상기 어택방지막을 선택적으로 식각하여 상기 제2플러그를 노출시키는 오픈부를 형성하는 단계;
    상기 오픈부가 형성된 프로파일을 따라 전도막을 형성하는 단계;
    상기 희생절연막이 노출되는 타겟으로 평탄화 공정을 실시하여 전도막이 서로 아이솔레이션되어 이루어진 스토리지노드를 형성하는 단계; 및
    딥-아웃 공정을 실시하여 상기 희생절연막을 선택적으로 제거하는 단계
    를 포함하는 반도체소자 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 어택방지막을 형성하는 단계에서, 플라즈마 화학기상증착 방식을 이용하는 것을 특징으로 하는 반도체소자 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 어택방지막은 질화막 계열의 절연성 막인 것을 특징으로 하는 반도체소자 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 희생절연막을 선택적으로 제거하는 단계에서 풀 딥-아웃 공정을 실시하여 실린더 또는 세미 실린더 형상의 스토리지노드를 형성하는 것을 특징으로 하는 반도체소자 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 희생절연막을 선택적으로 제거하는 단계에서 부분적인 딥-아웃 공정을 실시하여 컨캐이브 형상의 스토리지노드를 형성하는 것을 특징으로 하는 반도체소 자 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 및 제2플러그는 실리콘막, 텅스텐 및 TiN으로 이루어진 그룹으로부터 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 및 제2층간절연막은 산화막 계열의 절연성 물질막을 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100841051B1 (ko) * 2006-04-10 2008-06-24 주식회사 하이닉스반도체 케미컬어택을 방지한 반도체 소자 및 그의 제조 방법

Cited By (1)

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KR100841051B1 (ko) * 2006-04-10 2008-06-24 주식회사 하이닉스반도체 케미컬어택을 방지한 반도체 소자 및 그의 제조 방법

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