KR100660828B1 - 실린더형 커패시터 및 그 제조방법 - Google Patents

Abstract

실린더형 커패시터 및 그 제조 방법에 관해 개시되어 있다. 여기서 본 발명은 기판과 층간 절연막을 사이에 두고 상기 기판과 연결되는 하부 전극과 상기 하부 전극의 전면을 덮는 유전막과 상기 유전막 상에 형성된 상부 전극을 구비하는 반도체 장치의 커패시터에 있어서, 상기 하부 전극은 단일 실린더형이며 그 내부에 공간을 수직 분할하는 도전성 내벽을 구비하고 있다. 따라서, 상기 도전성 내벽의 표면적 만큼 전극의 표면적이 증가되므로, 커패시터의 커패시턴스는 그에 비례해서 증가된다. 이처럼 본 발명의 커패시터는 종래의 단순한 형태의 실린더 전극에 비해 커패시턴스가 증가되는 잇점이 있다.

Description

실린더형 커패시터 및 그 제조방법{Cylinderical capacitor and method for manufacturing the same}

도 1 내지 도 6은 종래 기술에 의한 실린더형 커패시터 및 그 제조방법을 단계별로 나타낸 단면도이다.

도 7은 종래 기술에 의한 실린더형 커패시터 제조 방법으로 하부전극까지 형성된 결과물의 평면도이다.

도 8 및 도 9는 각각 본 발명의 제1 실시예에 의한 실린더형 커패시터의 단면도 및 평면도이다.

도 10 내지 도 17은 본 발명의 제1 실시예에 의한 실린더형 커패시터 및 그 제조방법을 단계별로 나타낸 단면도이다.

도 18 및 도 19는 각각 본 발명의 제2 및 제3 실시예에 의한 실린더형 커패시터의 평면도이다.

*도면의 주요 부분에 대한 부호설명*

40:기판. 42:층간 절연막.

44:콘택홀. 46:도전성 플러그.

48, 56, 62:제1 내지 제3 절연막.

50, 58:감광막 패턴. 52:비어홀.

54, 60:제1 및 제2 도전막.

64:하부 전극. 66:유전막.

68:상부 전극.

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 자세하게는 실린더형 커패시터 및 그 제조 방법에 관한 것이다.

반도체 장치가 고집적화되면서 커패시터 형성 영역이 좁아지고 있다. 반도체 장치를 정상적으로 동작시키기 위해서는 적정 용량의 커패시턴스를 갖는 커패시터가 필요하다.

커패시터의 커패시턴스(C)는 아래의 수학식에서 알 수 있듯이 전극의 면적(A) 및 전극 사이에 존재하는 유전체의 유전율(ε)에 비례하고 전극 간의 간격(d)에 반비례하는 성질이 있다.

C = ε(A/d)

이에 따라, 커패시턴스는 세가지 방법으로 증가시킬 수 있는데, 전극간의 간격(d)을 줄이는 방법, 곧 유전체의 두께를 얇게하는 방법은 이미 한계를 드러내고 있고, 유전체의 유전율(ε)을 크게하는 방법은 실리콘 산화막이나 질화막 등의 한자리 수의 유전율을 갖는 유전체 대신 이보다 유전율이 수십에서 수백배 큰 고유전막, 예컨대 BST를 사용하는 방법이 있으나, 누설전류의 증가 및 전극과의 적합성 문제로 인해 상용화하기는 아직 이르다. 따라서, 커패시터의 커패시턴스는 전극의 면적을 극대화하는 방법을 통해서 증가시킬 수밖에 없는데, 그 구체적인 방법으로는 좁은 영역에서 전극의 면적을 증가시키기 위해 수직방향으로 전극을 높이는 방법, 전극의 표면에 반구형 그레인 막(HSG)을 형성하는 방법 또는 전극의 구조 자체를 변형하는 방법 등이 있다.

이중에서 전극의 구조 변형을 이용하는 종래 기술에 의한 반도체 장치의 커패시터 및 그 제조 방법을 설명한다.

도 1을 참조하면, 반도체 기판(10) 상에 층간 절연막(12)이 형성된다. 상기 층간 절연막(12)에 상기 반도체 기판(10)을 노출되는 콘택홀(14)이 형성된다. 상기 콘택홀(14)에 매립 및 평탄화 공정으로 도전성 플러그(16)가 형성된다.

도 2를 참조하면, 층간 절연막(12) 상에 상기 도전성 플러그(16)의 전면을 덮는 절연막(18)이 형성된다. 상기 절연막(18)에 도전성 플러그(16) 전면과 그 둘레의 층간 절연막 일부가 노출되는 비어홀(20)이 형성된다. 상기 비어홀(20)로 노출되는 영역이 커패시터의 전극이 형성될 영역이다.

도 3을 참조하면, 상기 절연막(18) 전면에 상기 도전성 플러그(16)와 상기 비어홀(20)을 통해 노출되는 절연막(18)의 전면을 덮는 도전막(22)이 형성된다. 이어서, 도 4에 도시된 바와 같이, 상기 도전막(22) 상에 도전막(22)으로 그 전면이 덮힌 비어홀(20)을 채우는 절연막(24)을 형성한다.

도 5를 참조하면, 상기 절연막(24)의 전면을 평탄화한다. 상기 평탄화는 상 기 절연막(18)이 노출될 때 까지 실시된다. 이 결과, 절연막(18), 상기 비어홀(20)을 채운 절연막 패턴(24a) 및 상기 절연막(18)과 절연막 패턴(24a) 사이에 형성된 도전막 패턴(22a)으로 이루어진 평탄면이 형성된다.

도 6을 참조하면, 도 5의 결과물을 습식식각하여 상기 절연막(18)과 상기 절연막 패턴(24a)을 제거한다. 이렇게 하여, 상기 층간 절연막(12) 상에 상기 도전성 플러그(16)를 통해 상기 반도체 기판(10)과 연결되는 도전막 패턴(22a)만 남게 된다. 상기 도전막 패턴(22a)은 하부 전극으로 사용된다.

도 7을 참조하면, 종래 기술에 의한 커패시터 제조 방법으로 형성된 커패시터의 하부 전극은 원형 실린더임을 알 수 있다. 도 1 내지 도 6에 단계적으로 도시한 단면도는 도 7을 I-I'방향으로 자른 단면을 도시한 것이다.

종래 기술에 의한 커패시터의 하부전극은 원형 실린더로써 기존의 하부전극에 비해 전극의 면적이 넓어진 점은 인정되나 현재의 고집적 상황에 필요한 커패시턴스를 충분히 확보하기에는 부족한 점이 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 종래 기술에 의한 이러한 문제점을 해소하기 위한 것으로써, 전극의 수직 단차를 작게 하면서 고집적된 커패시터에 필요한 커패시턴스를 충분히 확보할 수 있는 반도체 장치의 커패시터를 제공함에 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 장치의 커패시터 제조 방법을 제공함에 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 구성 요소들을 구비하는 반도체 장치의 커패시터를 제공한다.

곧, 본 발명이 제공하는 반도체 장치의 커패시터는 기판과 층간 절연막을 사이에 두고 상기 기판과 연결되는 하부 전극과 상기 하부 전극의 전면을 덮는 유전막과 상기 유전막 상에 형성된 상부 전극을 구비하는 반도체 장치의 커패시터에 있어서, 상기 하부 전극이 실린더형으로 형성되어 있으되, 상기 실린더 내부 공간을 상기 기판에 수직으로 분할하는 벽이 존재하는 것을 특징으로 한다.

여기서, 상기 실린더의 평면 형태는 타원형, 원형 또는 사각형이나 타원형이 가장 바람직하다.

상기 실린더 내부에 내부 공간을 상기 기판에 수직으로 삼분하는 두 개의 도전성 벽이 존재한다.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 다음 단계들을 포함하는 반도체 장치의 커패시터 제조 방법을 제공한다.

곧, 본 발명이 제공하는 커패시터 제조 방법은 기판 상에 콘택홀을 포함하는 층간 절연막을 형성하는 단계, 상기 콘택홀에 도전성 플러그를 형성하는 단계, 상기 층간 절연막 상에 상기 도전성 플러그를 노출시키는 비어홀을 포함하는 제1 절연막 패턴을 형성하는 단계, 상기 제1 절연막 패턴 상에 상기 비어홀을 통해 노출되는 전면을 덮는 제1 도전막을 형성하는 단계, 상기 제1 도전막 상에 상기 비어홀을 양분하는 제2 절연막 패턴을 형성하는 단계, 상기 제2 절연막 패턴의 전면에 제2 도전막을 형성하는 단계, 상기 제1 및 제2 도전막을 셀 단위로 분리하는 단계, 상기 층간 절연막 상에서 상기 제1 및 제2 도전막을 제외한 절연막을 제거하는 단계 및 상기 제1 및 제2 도전막의 전면에 유전막 및 제3 도전막을 순차적으로 형성하는 단계를 포함한다.

이 과정에서, 상기 층간 절연막 상에 상기 도전성 플러그를 노출시키는 비어홀을 포함하는 제1 절연막 패턴을 형성하는 단계에서, 상기 도전성 플러그외에 그 둘레의 층간 절연막의 일부도 함께 노출시킨다. 이때, 상기 비어홀의 평면 형태는 타원형이 되게 형성하는 것이 바람직하나, 원형이나 사각형처럼 다른 형태로 형성해도 무방하다.

또한, 상기 제1 도전막 상에 상기 비어홀을 양분하는 제2 절연막 패턴을 형성하는 단계는 상기 제1 도전막 상에 상기 비어홀을 채우는 제2 절연막을 형성하는 단계와 상기 제2 절연막 상에 상기 비어홀을 양분하는 형태의 감광막 패턴을 형성하는 단계와 상기 감광막 패턴을 식각 마스크로 사용하여 상기 제2 절연막을 식각하는 단계 및 상기 감광막 패턴을 제거하는 단계를 더 포함한다.

이때, 상기 제2 절연막 상에 상기 비어홀을 양분하는 형태의 감광막 패턴을 형성하는 단계에서 상기 비어홀의 평면 형태가 타원형이 경우, 단축 방향으로 상기 감광막 패턴을 형성하는 것이 바람직하다.

또한, 상기 제2 절연막 패턴의 전면에 제2 도전막을 형성하는 단계에서 상기 제2 절연막 패턴이 형성된 결과물 전면에 제2 도전막을 형성하는 방법으로 상기 제2 절연막 패턴의 전면에 제2 도전막을 형성한다.

또한, 상기 제1 및 제2 도전막을 셀 단위로 분리하는 단계는 상기 제1 및 제2 도전막 상에 상기 양분된 비어홀을 채우고 상기 제1 및 제2 절연막 패턴을 덮는 제3 절연막을 형성하는 단계 및 상기 제3 절연막의 전면을 상기 제1 절연막 패턴이 노출될 때 까지 평탄화하는 단계를 더 포함한다.

또한, 상기 층간 절연막 상에서 상기 제1 및 제2 도전막을 제외한 절연막을 제거하는 단계는 상기 제1 내지 제3 절연막을 습식식각하는 단계를 더 포함한다.

상기 제1 및 제2 도전막은 동일한 물질막으로 형성하는 것이 바람직하나, 다른 물질막으로 형성해도 무방하다.

이와 같이 본 발명에 의한 커패시터는 전극의 내부 공간을 분할하는 복수개의 벽이 더 존재하므로, 벽의 표면적에 비례해서 커패시턴스가 증가된다.

이하, 본 발명의 실시예에 의한 실린더형 커패시터 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다.

그러나 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으므로, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되는 것으로 해석되는 것은 바람직하지 않다. 본 발명의 실시예는 이 발명이 속하는 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 또한, 도면상에서 동일한 부호는 동일한 요소를 지칭한다.

첨부된 도면들 중, 도 8 및 도 9는 각각 본 발명의 제1 실시예에 의한 실린더형 커패시터의 단면도 및 평면도이고, 도 10 내지 도 17은 본 발명의 제1 실시예 에 의한 실린더형 커패시터 및 그 제조방법을 단계별로 나타낸 단면도이며, 도 18 및 도 19는 각각 본 발명의 제2 및 제3 실시예에 의한 실린더형 커패시터의 평면도이다.

먼저, 도 8 및 도 9를 참조하여 본 발명의 제1 실시예에 의한 실린더형 커패시터에 대해 설명한다.

도 8에 도시한 바와 같이, 제1 실시예에 의한 커패시터는 기판(40) 상에 층간 절연막(42)이 형성되어 있고, 상기 층간 절연막(42)에 상기 기판(40)의 소정 영역, 예컨대 드레인 접합 영역을 노출시키는 콘택홀(44)이 형성되어 있으며, 상기 콘택홀(44)에는 상기 기판(40)의 노출 영역과 접촉되는 도전성 플러그(46)가 형성되어 있다. 상기 층간 절연막(42) 상에 상기 도전성 플러그(46)의 전면과 접촉되는 하부전극(64)이 형성되어 있고, 그 전면에 유전막(66) 및 상부전극(68)이 순차적으로 형성되어 있다.

그런데, 상기 하부전극(64)은 상기 도전성 플러그(46)의 전면과 접촉되는 바닥 부분과 상기 바닥 부분에 수직으로 연결된 네 개의 도전성 기둥으로 이루어져 있다.

한편, 도 9를 참조하면, 하부 전극(64)은 그 평면 형태가 원형인 실린더형 전극이고 그 내부에 공간을 분할하는 복수개의 벽, 곧 상기 실린더형 전극의 내부 공간을 삼분하는 두 개의 도전성 벽이 존재한다. 도 8에 도시한 네 개의 도전성 기둥은 상기 벽에 수직한 방향(8-8'방향)으로 상기 하부 전극(64)을 자른 결과로 나타나는 실린더 외벽과 상기 두 도전성 내벽임을 알 수 있다. 상기 실린더 외벽과 상기 두 도전성 내벽은 동일한 도전막으로 구성된 것이 바람직하나, 서로 다른 도전막으로 구성되어도 무방하다. 또한, 상기 실린더 외벽과 내벽의 두께는 서로 동일하거나 다를 수 있다. 예컨대, 상기 실린더 외벽 및 내벽이 모두 동일한 실시예가 있고, 상기 실린더의 외벽이 내벽보다 두꺼운 다른 실시예가 있다.

한편, 도 18 및 도 19도에 도시한 바와 같이, 상기 하부 전극(64)은 도 9에 도시한 원형 실린더외에도 내부 공간을 삼분하는 두 내벽을 갖는 타원형 실린더 또는 사각형 실린더이다. 바람직하게는, 상기 하부 전극(64)은 상기 타원형 실린더이다.

다음에는 도 8 및 도 9에 도시한 본 발명의 제1 실시예에 의한 반도체 장치의 커패시터 제조 방법을 도 10 내지 도 17을 참조하여 설명한다.

도 10을 참조하면, 기판(40) 상에 층간 절연막(42)을 형성한다. 상기 기판(40)으로 반도체 기판을 사용한다. 상기 층간 절연막(42) 상에 콘택홀 형성영역을 노출시키는 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각마스크로 사용하여 상기 층간 절연막(42)의 전면을 식각하고, 상기 감광막 패턴을 제거한다. 이 결과, 상기 층간 절연막(42)의 노출된 부분이 제거되고, 상기 층간 절연막(42)에 상기 기판(40)의 소정 영역, 예컨대 드레인 접합 영역이 노출되는 콘택홀(44)이 형성된다. 상기 층간 절연막(42) 상에 상기 콘택홀(44)을 채우는 도전성 물질막을 형성한 다음, 그 전면을 상기 층간 절연막(42)이 노출될 때 까지 식각하는 방법으로 상기 콘택홀(44)에 상기 기판(40)과 접촉되는 도전성 플러그(46)를 형성한다. 상기 층간 절연막(42) 상에 상기 도전성 플러그(46)를 덮는 제1 절연막(48)을 형성한다. 상기 제1 절연막(48) 상에 상기 도전성 플러그(46)의 전면과 그 둘레의 층간 절연막(42)의 소정 영역을 덮는 제1 절연막의 소정 영역(49)을 노출시키는 감광막 패턴(50)을 형성한다. 상기 감광막 패턴(50)을 식각 마스크로 사용하여 상기 제1 절연막(48)의 노출된 영역(49)을 상기 도전성 플러그(46)의 전면이 노출될 때 까지 식각한다. 이어서, 상기 감광막 패턴(50)을 제거한다. 이 결과, 도 11에 도시한 바와 같이, 상기 도전성 플러그(46)의 전면을 노출시키는 비어홀(52)이 상기 제1 절연막(48)에 형성된다. 상기 비어홀(52)에 의해 노출되는 영역은 상기 도전성 플러그(46) 뿐만 아니라 그 둘레의 층간 절연막(42)의 일부 영역도 함께 노출될 수 있다. 상기 비어홀(52)은 그 평면 형태가 타원형이 되게 형성하는 것이 바람직하나, 이외에 다른 형태로 형성할 수 있다. 예컨대, 원형 또는 사각형이 되도록 형성할 수도 있다.

도 12를 참조하면, 상기 제1 절연막(48) 상에 상기 비어홀(52)을 통해 노출되는 전면, 곧 바닥 및 측면을 덮는 제1 도전막(54)을 형성한다. 계속해서, 상기 제1 도전막(54) 상에 상기 제1 도전막(54)으로 덮인 비어홀(52)을 채우는 제2 절연막(56)을 형성한다. 상기 제2 절연막(56) 상에 감광막(미도시)을 도포한 다음, 패터닝하여 상기 비어홀(52)을 양분하는 형태의 감광막 패턴(58)을 형성한다. 이때, 상기 비어홀(52)의 평면이 타원형인 경우 상기 감광막 패턴(58)은 타원의 장축 방향으로 형성해도 무방하나 단축 방향으로 형성하는 것이 바람직하다. 상기 감광막 패턴(58)을 식각 마스크로 사용하여 상기 제2 절연막(56)을 식각하되, 상기 비어홀(52)의 바닥을 덮고 있는 도전막이 노출될 때 까지 실시한다. 이어서, 상기 감광막 패턴(58)을 제거한다. 이 결과, 도 13에 도시한 바와 같이, 상기 비어홀(52)의 바닥 상에 상기 비어홀(52)을 양분하는 제2 절연막 패턴(56a)이 형성된다. 상기 제2 절연막 패턴(56a)은 상기 감광막 패턴(58)이 형성된 방향과 동일한 방향으로 형성된다. 상기 제2 절연막 패턴(56a)은 상기 비어홀(52)이 형성된 제1 절연막(48)보다 높게 형성된다.

도 14를 참조하면, 상기 제2 절연막 패턴(56a)의 전면에 제2 도전막(60)을 형성한다. 상기 제1 및 제2 도전막(54, 60)은 각각 동일한 도전성 물질막으로 형성하는 것이 바람직하나, 서로 다른 도전성 물질막으로 형성해도 무방하다.

도면에서 상기 제2 도전막(60)은 상기 제2 절연막 패턴(56a)의 전면에만 선택적으로 형성된 것처럼 도시되어 있지만, 실질적으로는 상기 제2 절연막 패턴(56a)이 형성된 결과물 전면에 형성된다. 따라서, 상기 제1 도전막(54) 상에 상기 제2 도전막(60)이 형성되어 상기 제2 절연막 패턴(56a)이 형성된 영역을 제외한 다른 영역 상에는 상기 제2 도전막(60) 보다 두꺼운 도전막이 형성될 것이나 도전막의 두께는 상기 제2 절연막 패턴(56)의 전면에서 또는 그외의 다른 영역에서 동일하거나 달라도 무방하기 때문에 도면에서는 동일한 두께로 도시한다.

계속해서, 상기 비어홀(52) 영역 안에 전면이 상기 제2 도전막(60)으로 덮인 상기 제2 절연막 패턴(56a)을 형성한 다음, 그 결과물 전면에 상기 비어홀(52)의 나머지 부분을 채우고 상기 제2 절연막 패턴(56a)을 덮는 제3 절연막(62)을 형성한다. 상기 제1 내지 제3 절연막(48, 56, 62)은 모두 동일한 절연성 물질막으로 형성하는 것이 바람직하다. 상기 제3 절연막(62)의 전면을 평탄화한다. 상기 평탄화된 상기 제3 절연막(62) 전면을 CMP등과 같은 평탄화 수단을 이용하여 상기 제1 절연막(48)이 노출될 때 까지 식각한다. 이 결과, 도 15에 도시한 바와 같이, 상기 제1 절연막(48)과 상기 제2 절연막 패턴(56a)과 제3 절연막 패턴(62a) 및 상기 각 절연막 또는 패턴 사이에 형성된 제1 및 제2 도전막 패턴(54a, 60a)으로 이루어지는 평탄면이 형성된다. 이후, 상기 제1 절연막(48)과 상기 제2 절연막 패턴(56a) 및 상기 제3 절연막 패턴(62a)을 식각하면, 도 16에 도시한 바와 같이 바닥이 상기 도전성 플러그(46)에 접촉되어 있고, 상기 바닥에 두 개의 수직한 외벽이 연결되어 있고 상기 두 외벽 사이에 두 개의 내벽이 구비된 하부 전극(64)이 형성된다.

도 18에는 평면 형태가 타원형인 실린더 전극(70)이 도시되어 있는데, 상기 실린더형 전극(70)의 안쪽에는 내부 공간을 삼분하는 두 개의 내벽이 형성되어 있다. 도 16은 이와 같은 형태의 전극을 16-16'방향으로 자른 단면을 나타낸 것이다. 따라서, 도 16에 도시한 상기 하부 전극(64)의 두 외벽 및 내벽은 상기 실린더형 전극(70)의 외벽 및 실린더로 둘러싸인 내부 공간을 삼분하는 두 개의 내벽에 해당된다.

이렇게 보면, 상기 하부 전극(64)은 다양한 평면 형태를 갖는 실린더를 그 내부 공간을 삼분하는 내벽에 수직한 방향으로 자른 단면에 해당됨을 알 수 있다.

도 19는 그 일예를 도시한 것이다. 곧, 도 19에는 평면 형태가 사각형인 실린더 전극(72)이 도시되어 있고, 그 안쪽에 내부 공간을 삼분하는 두 개의 내벽이 형성되어 있는데, 도 16은 상기 사각형 실린더 전극(72)을 상기 내벽에 수직한 16-16'방향으로 자른 단면을 도시한 것으로 볼 수 있다. 따라서, 상기 하부 전극(64) 의 두 외벽 및 내벽은 각각 상기 사각형 실린더의 외벽 및 두 내벽에 해당됨을 알 수 있다.

계속해서, 도 17에 도시한 바와 같이, 상기 하부 전극(64)의 전면에 유전막(66) 및 상부 전극(68)을 순차적으로 형성하여 커패시터를 완성한다.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기 보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예를 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기 비어홀(52) 안쪽에 상기 제2 절연막 패턴(56a)을 두 개 이상 형성할 수 있고, 도 12에서 상기 제2 절연막(56)을 상기 제1 도전막(54) 또는 제1 절연막(48)이 노출될 때까지 먼저 평탄화한 다음, 동일한 위치에 상기 감광막 패턴(58)을 형성하고, 후속 공정을 진행할 수도 있을 것이다. 또는 상기 제2 절연막 패턴(56a)의 전면에 상기 제2 도전막(60)을 형성함에 있어, 선택적인 방법을 적용하여 상기 제2 절연막 패턴(56a)의 전면에만 형성할 수도 있다. 또, 상기 제3 절연막(62)을 형성하는 공정에서 상기 제2 절연막 패턴(56a)을 완전히 덮을 정도로 형성하지 않고 비어홀(52)을 채우는 정도로 형성할 수 있다. 이와 같이, 본 발명은 다양하게 변형하여 실시할 수 있으므로, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

상술한 바와 같이, 본 발명이 제공하는 반도체 장치의 커패시터는 다양한 평면 형태를 갖는 실린더 전극과 상기 실린더 전극 안쪽에 내부 공간을 분할하는 복 수개의 도전성 내벽을 구비한다. 상기 도전성 내벽의 표면적 만큼 전극의 표면적이 증가되므로, 커패시터의 커패시턴스는 그에 비례해서 증가된다. 이처럼 본 발명의 커패시터는 종래의 단순한 형태의 실린더 전극에 비해 커패시턴스가 증가되는 잇점이 있다.

Claims (6)

1. 기판과 층간 절연막을 사이에 두고 상기 기판과 연결되는 하부 전극과 상기 하부 전극의 전면을 덮는 유전막과 상기 유전막 상에 형성된 상부 전극을 구비하는 반도체 장치의 커패시터에 있어서,

   상기 하부 전극은 단일 실린더형이며 그 내부에 공간을 상기 기판에 수직으로 분할하는 내벽이 존재하는 것을 특징으로 하는 반도체 장치의 커패시터.
2. 제 1 항에 있어서, 상기 실린더의 평면 형태는 타원형인 것을 특징으로 하는 반도체 장치의 커패시터.
3. 제 2 항에 있어서, 상기 타원형 실린더 내부에 그 공간을 단축 방향으로 수직 삼분하는 두 개의 도전성 내벽이 존재하는 것을 특징으로 하는 반도체 장치의 커패시터.
4. 기판 상에 콘택홀을 포함하는 층간 절연막을 형성하는 단계;

   상기 콘택홀에 도전성 플러그를 형성하는 단계;

   상기 층간 절연막 상에 상기 도전성 플러그를 노출시키는 비어홀을 포함하는 제1 절연막 패턴을 형성하는 단계;

   상기 제1 절연막 패턴 상에 상기 비어홀을 통해 노출되는 전면을 덮는 제1 도전막을 형성하는 단계;

   상기 제1 도전막 상에 상기 비어홀을 양분하는 제2 절연막 패턴을 형성하는 단계;

   상기 제2 절연막 패턴의 전면에 제2 도전막을 형성하는 단계;

   상기 제1 및 제2 도전막을 셀 단위로 분리하는 단계;

   상기 층간 절연막 상에서 상기 제1 및 제2 도전막을 제외한 절연막을 제거하는 단계; 및

   상기 제1 및 제2 도전막의 전면에 유전막 및 제3 도전막을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
5. 제 4 항에 있어서, 상기 제1 도전막 상에 상기 비어홀을 양분하는 제2 절연막 패턴을 형성하는 단계는,

   상기 제1 도전막 상에 상기 비어홀을 채우는 제2 절연막을 형성하는 단계;

   상기 제2 절연막 상에 상기 비어홀을 양분하는 감광막 패턴을 형성하는 단계;

   상기 감광막 패턴을 식각 마스크로 사용하여 상기 제2 절연막을 식각하는 단 계; 및

   상기 감광막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
6. 제 4 항에 있어서, 상기 제1 및 제2 도전막을 셀 단위로 분리하는 단계는,

   상기 제1 및 제2 도전막 상에 상기 양분된 비어홀을 채우고 상기 제1 및 제2 절연막 패턴을 덮는 제3 절연막을 형성하는 단계; 및

   상기 제3 절연막의 전면을 상기 제1 절연막 패턴이 노출될 때 까지 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.

Images