KR20140143930A - 커패시터를 포함하는 반도체 소자 및 이의 제조 방법 - Google Patents

커패시터를 포함하는 반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

커패시터를 포함하는 반도체 소자 및 그 제조 방법에서, 상기 반도체 소자는, 기판 상에 구비되고, 제1 하부 전극, 제1 유전막 및 제1 상부 전극을 포함하는 제1 커패시터 구조물을 포함한다. 상기 기판 상에서 상기 제1 커패시터와 이웃하게 배치되고, 제2 하부 전극, 제2 유전막 및 제2 상부 전극을 포함하는 제2 커패시터 구조물을 포함한다. 상기 제1 및 제2 커패시터 구조물 사이 부위의 상부에는 에어갭이 생성되고 상기 제1 및 제2 커패시터 구조물의 하부를 지지하도록, 상기 제1 및 제2 커패시터 구조물 사이 부위의 적어도 일부를 채우는 절연 패턴을 포함한다. 상기 반도체 소자에 포함된 커패시터는 누설 전류가 감소되고 기울어지거나 쓰러지는 불량이 감소된다.

Description

커패시터를 포함하는 반도체 소자 및 이의 제조 방법{SEMICONDUCTOR DEVICE INCLUDING CAPACITORS AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 커패시터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 반도체 메모리 소자에 포함되는 커패시터 및 이의 형성 방법에 관한 것이다.
디램과 같은 반도체 소자는 커패시터들을 포함한다. 반도체 소자가 고집적화되면서, 반도체 소자에 포함되는 각각의 커패시터들은 한정된 좁은 영역 내에 형성되어야 한다. 또한, 상기 각각의 커패시터들은 고용량을 가져야 한다.
본 발명의 목적은 불량이 감소되고 고용량을 갖는 커패시터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에, 제1 하부 전극, 제1 유전막 및 제1 상부 전극을 포함하는 제1 커패시터 구조물이 구비된다. 상기 기판 상에서 상기 제1 커패시터와 이웃하게 배치되고, 제2 하부 전극, 제2 유전막 및 제2 상부 전극을 포함하는 제2 커패시터 구조물이 구비된다. 상기 제1 및 제2 커패시터 구조물 사이 부위의 상부에는 에어갭이 생성되고 상기 제1 및 제2 커패시터 구조물의 하부를 지지하도록, 상기 제1 및 제2 커패시터 구조물 사이 부위의 적어도 일부를 채우는 절연 패턴이 구비된다.
본 발명의 일 실시예에서, 상기 절연 패턴 위로 에어갭을 생성시키면서 상기 절연 패턴과 상기 제1 및 제2 상부 전극을 덮고, 상기 제1 및 제2 하부 전극과는 절연되고, 상기 제1 및 제2 상부 전극과는 전기적으로 연결되는 플레이트 전극을 더 포함할 수 있다.
상기 플레이트 전극은 적어도 1층의 플레이트 전극막을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 상부 전극은 서로 이격되고 각각 독립된 패턴 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 커패시터 구조물은 동일한 형상을 가질 수 있다. 상기 제1 하부 전극과 제1 유전막의 제1 적층 구조와 상기 제2 하부 전극과 제2 유전막의 제2 적층 구조는 각각 실린더 형상을 가질 수 있다. 또한, 상기 제1 및 제2 상부 전극은 상기 제1 및 제2 적층 구조의 실린더 내부를 채우는 형상을 가질 수 있다.
상기 제1 및 제2 상부 전극의 상부면은 각각 상기 제1 및 제2 하부 전극의 상부면보다 상부로 더 돌출되고, 제1 및 제2 커패시터 구조물의 상부면에는 상기 제1 및 제2 유전막 및 제1 및 제2 상부 전극이 노출될 수 있다.
상기 제1 및 제2 커패시터 구조물 각각의 상부면의 폭은 상기 제1 및 제2 커패시터 구조물 사이의 최소 이격 거리보다 넓을 수 있다. 상기 제1 및 제2 커패시터 구조물 각각의 상부면의 폭은 상기 제1 및 제2 커패시터 구조물 사이의 최소 이격 거리의 2 내지 10배 더 넓을 수 있다.
상기 제1 및 제2 하부 전극은 각각 하부로 갈수록 내부폭이 좁은 실린더 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 절연 패턴은 실리콘 질화물보다 낮은 유전율을 갖는 절연 물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 절연 패턴은 상기 제1 및 제2 커패시터 구조물의 사이의 하부로부터 상부 방향으로 부분적으로 채워지고, 상기 절연 패턴의 높이는 상기 제1 및 제2 커패시터 구조물의 높이의 50 내지 90%일 수 있다.
본 발명의 일 실시예에서, 상기 기판에는 상기 제1 및 제2 커패시터 구조물이 형성되지 않는 영역이 더 포함되고, 상기 제1 및 제2 커패시터 구조물이 구비되지 않는 영역 상에는 상기 제1 및 제2 커패시터 구조물과 동일한 높이의 절연 패턴이 더 구비될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 실린더 형상의 제1 하부 전극, 실린더 내부의 표면 부위와 접촉하는 제1 유전막 및 상기 제1 유전막 상에 구비되고, 상기 제1 하부 전극의 실린더 내부 공간을 채우는 제1 상부 전극을 포함하는 제1 커패시터 구조물을 포함한다. 상기 제1 커패시터 구조물과 이웃하게 배치되고, 실린더 형상의 제2 하부 전극, 실린더 내부의 표면 부위와 접촉하는 제2 유전막 및 상기 제2 유전막 상에 구비되고, 상기 제2 하부 전극의 실린더 내부 공간을 채우는 제2 상부 전극을 포함하는 제2 커패시터 구조물을 포함한다. 상기 제1 및 제2 커패시터 구조물 사이의 갭 부위의 적어도 일부를 채우는 절연 패턴을 포함한다. 상기 절연 패턴 위로 에어갭을 생성시키면서 상기 절연 패턴과 상기 제1 및 제2 상부 전극을 덮고, 상기 제1 및 제2 상부 전극을 전기적으로 연결시키는 플레이트 전극을 포함한다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 커패시터 구조물 각각의 상부면의 폭은 상기 제1 및 제2 커패시터 구조물 사이의 최소 이격 거리보다 넓을 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연 패턴은 상기 제1 및 제2 커패시터 구조물의 사이의 하부로부터 상부 방향으로 부분적으로 채워지고, 상기 절연 패턴의 높이는 상기 제1 및 제2 커패시터 구조물의 높이의 50 내지 90%일 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에, 서로 이웃하는 제1 및 제2 홀들을 포함하는 몰드 절연 패턴을 형성한다. 상기 제1 홀들 내부에 제1 하부 전극, 제1 유전막 및 제1 상부 전극을 포함하는 제1 커패시터 구조물을 형성한다. 상기 제2 홀들 내부에 제2 하부 전극, 제2 유전막 및 제2 상부 전극을 포함하는 제2 커패시터 구조물을 형성한다. 상기 제1 및 제2 커패시터 구조물 사이의 몰드 절연 패턴을 일부 식각하여 절연 패턴을 형성한다. 다음에, 상기 절연 패턴 위로 에어갭을 생성시키면서 상기 절연 패턴, 제1 및 제2 상부 전극을 덮고, 상기 제1 및 제2 하부 전극과는 절연되면서, 상기 제1 및 제2 상부 전극을 전기적으로 연결시키는 플레이트 전극을 형성한다.
본 발명의 일 실시예에서, 상기 제1 및 제2 커패시터 구조물을 형성하기 위하여, 상기 제1 및 제2 홀들 및 상기 몰드 절연 패턴 표면을 따라 하부 전극막을 형성한다. 상기 하부 전극막의 상부를 일부 두께만큼 식각하여 실린더형의 제1 및 제2 하부 전극을 형성한다. 상기 제1 및 제2 하부 전극 및 몰드 절연 패턴 상에 유전막을 형성한다. 상기 유전막 상에 상기 제1 및 제2 홀들 내부를 완전하게 채우는 상부 전극막을 형성한다. 또한, 상기 몰드 절연 패턴 상부면이 노출되도록 상기 상부 전극막 및 유전막을 평탄화하여 상기 제1 홀들 내부에 제1 유전막 및 제1 상부 전극과, 상기 제2 홀들 내부에 제2 유전막 및 제2 상부 전극을 형성한다.
본 발명의 일 실시예에서, 상기 몰드 절연 패턴을 일부 식각하는 공정은 건식 식각 공정 또는 습식 식각 공정을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 몰드 절연 패턴을 일부 식각하기 이 전에, 상기 제1 및 제2 커패시터 구조물이 형성되지 않은 부위의 상기 몰드 절연 패턴의 상부를 덮는 마스크 패턴을 형성할 수 있다.
본 발명의 일 실시예에서, 상기 절연 패턴은 상기 제1 및 제2 커패시터 구조물의 높이의 60 내지 80%의 높이를 갖도록 형성할 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 홀들의 내부폭은 상기 제1 및 제2 홀들 사이의 이격 거리보다 넓게 되도록 형성할 수 있다.
본 발명의 일 실시예에서, 상기 몰드 절연 패턴을 형성하기 위하여, 상기 기판 상에 실리콘 질화물보다 낮은 유전율을 갖는 절연 물질을 포함하는 몰드 절연막을 형성한다. 상기 몰드 절연막의 일부를 식각하여 상기 제1 및 제2 홀들을 형성한다.
상기 몰드 절연막은 제1 실리콘 산화막, 식각 저지막 및 제2 실리콘 산화막을 포함하고, 상기 제1 실리콘 산화막은 상기 절연 패턴과 동일한 높이를 갖도록 형성할 수 있다.
본 발명의 일 실시예에서, 상기 플레이트 전극을 형성하기 위하여, 상기 절연 패턴 위로 에어갭을 생성되도록 상기 제1 및 제2 상부 전극 사이를 채우지 않으면서 상기 제1 및 제2 상부 전극과 접촉하도록 제1 증착 조건으로 제1 플레이트 전극막을 형성한다. 상기 제1 플레이트 전극막 상에 상기 제1 증착 조건보다 스텝커버러지 특성이 양호한 제2 증착 조건으로 제2 플레이트 전극막을 형성한다.
상기 제1 및 제2 플레이트 전극막은 동일한 물질 또는 다른 물질로 형성될 수 있다.
설명한 것과 같이, 본 발명에 따른 반도체 소자는 서로 이웃하는 커패시터 구조물의 사이의 하부는 상기 절연 패턴에 의해 지지된다. 따라서 상기 커패시터 구조물들이 기울어지거나 쓰러지는 불량이 감소된다. 또한, 상기 커패시터 구조물들 사이의 상부는 에어갭이 생성된다. 그러므로, 상기 커패시터 구조물은 누설 전류 및 기생 커패시턴스가 감소된다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2는 도 1에 도시된 반도체 소자에서 커패시터 구조물들의 평면도이다.
도 3 내지 도 9는 도 1에 도시된 반도체 소자의 제조 방법의 일 예를 설명하기 위한 단면도들이다.
도 10 내지 도 12는 도 1에 도시된 반도체 소자의 제조 방법의 다른 예를 설명하기 위한 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 디램 소자를 나타내는 단면도이다.
도 14는 도 13에 도시된 디램 소자를 나타내는 평면도이다.
도 15 내지 도 21은 도 13에 도시된 디램 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 22는 본 발명의 일 실시예에 따른 디램 소자를 나타내는 단면도이다.
도 23 및 도 24는 도 22에 도시된 디램 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 25는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 26 내지 도 29는 도 25에 도시된 반도체 소자의 제조 방법의 일 예를 설명하기 위한 단면도들이다.
도 30은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 31 및 도 32는 도 30에 도시된 반도체 소자의 제조 방법의 일 예를 설명하기 위한 단면도들이다.
도 33은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 34 및 도 35는 도 33에 도시된 반도체 소자의 제조 방법의 일 예를 설명하기 위한 단면도들이다.
도 36은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 37은 예시적인 실시예들에 따른 시스템의 개략적인 구성을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다. 도 2는 도 1에 도시된 반도체 소자에서 커패시터 구조물들의 평면도이다.
도 1 및 2를 참조하면, 상기 반도체 소자는 기판(10) 상에 서로 이웃하게 배치되는 제1 및 제2 커패시터 구조물(24a, 24b)과, 상기 제1 및 제2 커패시터 구조물들(24a, 24b) 사이의 갭의 일부를 채우는 절연 패턴(14b)과, 상기 절연 패턴(14b) 위로 에어갭(26)을 생성시키면서 상기 제1 및 제2 커패시터 구조물(24a, 24b)의 상부 전극들(22)을 전기적으로 연결시키는 플레이트 전극(28)을 포함한다.
상기 기판(10) 상에는 콘택 영역들 및 절연 영역이 구비될 수 있다. 예를들어, 상기 콘택 영역들은 콘택 플러그의 상부면일 수 있다. 또한, 상기 절연 영역은 층간 절연막의 상부면일 수 있다. 상기 콘택 영역들은 커패시터 구조물들이 형성되기 위한 영역이다. 상기 각각의 콘택 영역들은 서로 이격되면서 규칙적으로 배치될 수 있다.
상기 각각의 콘택 영역들 상에는 동일한 구조의 커패시터 구조물(24a, 24b)이 형성된다. 이하에서는, 서로 이웃하는 커패시터 구조물들을 각각 제1 및 제2 커패시터 구조물(24a, 24b)로 구분하여 설명한다.
상기 제1 커패시터 구조물(24a)은 제1 하부전극(18a), 제1 유전막(20a) 및 제1 상부전극(22a)을 포함한다. 상기 제2 커패시터 구조물(24b)은 제2 하부 전극(18b), 제2 유전막(20b) 및 제2 상부 전극(22b)을 포함한다.
상기 제1 하부 전극(18a)은 실린더 형상을 가질 수 있다. 상기 제1 하부 전극(18a)은 측벽 경사를 가짐으로써 하부로 갈수록 실린더 내부폭이 좁아지는 형상을 가질 수 있다. 상기 제1 하부 전극(18a)은 상기 콘택 영역과 접촉될 수 있다. 일 예로, 상기 제1 하부 전극(18a)은 금속 또는 금속 질화물을 포함할 수 있다. 상기 금속 또는 금속 질화물은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 이들은 단독으로 형성되거나 또는 2 이상이 적층된 형상을 가질 수 있다. 다른 예로, 상기 제1 하부 전극(18a)은 폴리실리콘을 포함할 수도 있다.
상기 제1 유전막(20a)은 상기 제1 하부 전극(18a)의 실린더 내부 표면 상에 구비된다. 상기 제1 하부 전극(18a) 및 제1 유전막(20a)의 제1 적층 구조는 실린더 형상을 갖는다. 상기 제1 유전막(20a)은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 제1 유전막(20a)은 알루미늄 산화막, 하프늄 산화막, 탄탈륨 산화막 등을 포함할 수 있다. 이들은 단독으로 형성되거나 또는 2 이상이 적층된 형상을 가질 수 있다.
상기 제1 상부 전극(22a)은 상기 제1 유전막(20a) 상에 구비된다. 상기 제1 상부 전극(22a)은 상기 제1 적층 구조의 실런더 내부를 완전히 채우는 형상을 가질 수 있다. 상기 제1 상부 전극(22a)은 필러 형상을 가질 수 있다. 상기 제1 상부 전극(22a)의 상부면은 상기 제1 하부 전극(18a)의 상부면보다 더 높게 돌출되는 형상을 가질 수 있다. 따라서, 상기 제1 커패시터 구조물의 상부면에는 상기 제1 유전막(20a) 및 제1 상부 전극(22a)이 노출될 수 있다.
상기 제1 커패시터 구조물(24a) 및 제2 커패시터 구조물(24b)은 동일한 구조를 갖는다. 즉, 상기 제2 하부 전극(18b)은 상기 제1 하부 전극(18a)과 동일한 구조를 갖는다. 상기 제2 유전막(20b)은 상기 제1 유전막(20a)과 동일한 구조를 갖는다. 상기 제2 상부 전극(22b)은 상기 제1 상부 전극(22a)과 동일한 구조를 갖는다.
즉, 상기 제1 및 제2 커패시터 구조물(24a, 24b)의 하부 전극들(18a, 18b)은 콘케이브 구조(concave structure)를 가질 수 있다. 상기 하부 전극들(18a, 18b)은 서로 연결되지 않고 전기적으로 고립된다. 상기 제1 및 제2 커패시터 구조물들(24a, 24b)에 포함되는 각각의 상부 전극들(22a, 22b)은 상기 하부 전극들의 오목한 부위 내부에 구비될 수 있다. 따라서, 상기 상부 전극들(22a, 22b)은 서로 연결되지 않고 고립된 필러 형상을 갖는다. 그러나, 각각의 상부 전극들은 플레이트 전극(28)에 의해 전기적으로 연결된다. 상기 절연 패턴(14b)은 상기 제1 및 제2 커패시터 구조물(24a, 24b)의 사이의 갭을 부분적으로 채우는 형상을 가질 수 있다. 즉, 상기 절연 패턴(14b)은 상기 제1 및 제2 커패시터 구조물(24a, 24b) 사이의 하부로부터 일정 높이까지 연장된다. 상기 절연 패턴(14b)은 제1 및 제2 커패시터 구조물(24a, 24b) 하부 측벽과 접촉하면서 상기 제1 및 제2 커패시터 구조물(24a, 24b)을 지지한다. 상기 절연 패턴(14b)이 구비됨으로써, 상기 제1 및 제2 커패시터 구조물(24a, 24b)이 기울어지거나 쓰러지는 것을 억제할 수 있다.
상기 절연 패턴(14b)은 실리콘 질화물보다 낮은 유전율을 갖는 절연 물질을 포함할 수 있다. 예를들어, 상기 절연 패턴(14b)은 실리콘 산화물을 포함할 수 있다.
상기 절연 패턴(14b)의 높이가 상기 제1 및 제2 커패시터 구조물(24a, 24b)의 높이의 50%보다 낮으면, 상기 제1 및 제2 커패시터 구조물(24a, 24b)이 쓰러지는 것을 방지하기 어렵다. 상기 절연 패턴(14a)의 높이가 상기 제1 및 제2 커패시터 구조물(24a, 24b)의 높이의 90%보다 높으면, 상대적으로 상기 제1 및 제2 커패시터 구조물(24a, 24b) 사이의 에어갭(26)이 감소되어 제1 및 제2 커패시터 구조물(24a, 24b)의 누설 전류 및 기생 커패시턴스의 감소 효과가 낮다. 그러므로, 상기 절연 패턴(14b)의 높이는 상기 제1 및 제2 커패시터 구조물(24a, 24b)의 높이의 50 내지 90%일 수 있다. 보다 바람직하게는, 상기 절연 패턴(14b)의 높이는 상기 제1 및 제2 커패시터 구조물(24a, 24b)의 높이의 60 내지 80%일 수 있다.
상기 기판의 절연 영역과 상기 절연 패턴(14b) 사이에는 식각 저지막 패턴(12a)이 구비될 수 있다. 상기 식각 저지막 패턴(12a)은 상기 절연 패턴(14b)과 다른 식각 특성을 갖는 절연 물질을 포함할 수 있다. 즉, 상기 식각 저지막 패턴(12a)은 상기 절연 패턴(14b)과의 선택적 식각이 가능한 물질을 포함할 수 있다. 상기 절연 패턴(14b)이 실리콘 산화물을 포함하는 경우, 상기 식각 저지막 패턴(12a)은 실리콘 질화물을 포함할 수 있다. 그러나, 상기 식각 저지막 패턴(12a)은 구비되지 않을 수도 있다.
상기 플레이트 전극(28)은 상기 제1 및 제2 상부 전극(22a, 22b)의 상부 표면과 직접 접촉하는 형상을 갖는다. 상기 플레이트 전극(28)은 상기 절연 패턴(14b)의 상부면과 이격되면서 상기 절연 패턴(14b), 상기 제1 및 제2 상부 전극(22a, 22b)을 덮는 형상을 갖는다. 따라서, 상기 플레이트 전극(28)과 상기 절연 패턴(14b)의 상부면 사이에는 에어갭이 생성된다. 한편, 상기 플레이트 전극(28)은 상기 제1 및 제2 하부 전극(18a, 18b)과는 전기적으로 절연된다.
따라서, 상기 절연 패턴(14b)보다 높게 위치하는 상기 제1 및 제2 커패시터 구조물(24a, 24b)사이에는 에어갭(26)이 생성된다. 상기 절연 패턴(14b)의 높이가 낮아질수록 상기 에어갭(26)의 높이는 증가된다. 상기 에어갭(26)의 높이는 상기 제1 및 제2 커패시터 구조물(24a, 24b)의 수직 높이의 10 내지 50%일 수 있다. 보다 바람직하게는, 상기 에어갭(26)의 높이는 상기 제1 및 제2 커패시터 구조물(24a, 24b)의 수직 높이의 20 내지 40%일 수 있다.
상기 플레이트 전극(28)은 단일층으로 형성될 수도 있고 2층 이상으로 형성될 수도 있다. 상기 플레이트 전극(28)은 폴리실리콘, 실리콘 게르마늄 등을 포함할 수 있다. 또한, 상기 플레이트 전극(28)은 금속 또는 금속 질화물을 포함할 수 있다. 일 예로, 상기 플레이트 전극(28)은 폴리실리콘막 또는 실리콘 게르마늄의 단일막으로 형성할 수 있다. 다른 예로, 상기 플레이트 전극(28)은 폴리실리콘막 및 금속막이 적층된 형상을 가질 수 있다. 상기 금속막은 텅스텐을 포함할 수 있다.
예를 들어, 상기 상부 전극들(22a, 22b)로 티타늄 질화물을 사용하는 경우, 상기 플레이트 전극(28)은 폴리실리콘, 실리콘 게르마늄, 텅스텐 및 이들의 조합으로 구성될 수 있다. 즉, 상기 상부 전극들(22a, 22b) 및 플레이트 전극(28)의 적층 구조는 TiN/Poly-Si, TiN/SiGe, TiN/SiGe/W 등을 포함할 수 있다. 또한, 상기 플레이트 전극(28)들 상에는 실리콘 산 질화물 또는 실리콘 질화물이 구비될 수 있다.
일 실시예로, 상기 플레이트 전극(28)은 제1 플레이트 전극막(28a) 및 제2 플레이트 전극막(28b)이 적층된 구조를 가질 수 있다. 상기 제1 플레이트 전극막(28a)은 상기 제1 및 제2 커패시터 구조물(24a, 24b) 사이에 에어갭(26)을 유지하도록하는 제1 증착 조건을 통해 형성된 막일 수 있다. 또한, 상기 제2 플레이트 전극막(28b)은 상기 제1 증착 조건에 비해 스텝커버러지 특성이 우수한 제2 증착 조건을 통해 형성된 막일 수 있다. 상기 제1 및 제2 플레이트 전극막(28a, 28b)은 동일한 물질막일 수 있다. 이와는 다른예로, 상기 제1 및 제2 플레이트 전극막(28a, 28b)은 서로 다른 물질막일 수도 있다.
다른 실시예로, 상기 플레이트 전극(28)이 요구되지 않는 반도체 소자의 경우, 상기 플레이트 전극은 구비되지 않을 수도 있다. 이 경우, 상기 플레이트 전극이 형성되는 부위에 층간 절연막이 구비될 수도 있다.
상기 제1 및 제2 커패시터 구조물(24a, 24b)에서 상기 제1 및 제2 하부 전극은 하부로 갈수록 실린더 내부폭이 좁아지는 형상을 가질 수 있다. 그러므로, 상기 제1 및 제2 커패시터 구조물들(24a, 24b) 간의 상부 이격 거리는 상기 제1 및 제2 커패시터 구조물들(24a, 24b) 간의 하부 이격 거리보다 더 좁을 수 있다. 때문에, 상기 제1 및 제2 커패시터 구조물들(24a, 24b)의 상부에서 기생 커패시턴스 및 누설 전류 문제가 더 크게 발생될 수 있다. 그러나, 본 실시예의 경우, 상기 제1 및 제2 커패시터 구조물(24a, 24b)의 상부 사이에는 저유전율을 갖는 에어갭(26)이 구비된다. 그러므로, 상기 제1 및 제2 커패시터 구조물들(24a, 24b)의 상부에서 기생 커패시턴스 및 누설 전류가 감소된다.
한편, 상기 제1 및 제2 커패시터 구조물 사이에 실리콘 질화물 또는 실리콘 산화물과 같은 절연 물질이 완전히 채워지는 일반적인 구조의 반도체 소자의 경우에는, 허용 누설 전류 기준을 만족하기 위하여 상기 제1 및 제2 커패시터 구조물간의 상부 이격 거리를 충분하게 증가시켜야 한다. 그러나, 본 실시예의 반도체 소자의 경우에는, 상기 제1 및 제2 커패시터 구조물(24a, 24b)간의 상부 이격 거리(d1)가 감소되더라도 상기 허용 누설 전류 기준을 만족시킬 수 있다. 따라서, 본 실시예의 반도체 소자는 상기 일반적인 구조의 반도체 소자에 비해 상기 제1 및 제2 커패시터 구조물(24a, 24b)간의 상부 이격 거리(d1)가 더 작을 수 있다. 예를 들어, 제1 및 제2 커패시터 구조물(24a, 24b) 사이의 허용 누설 전류 기준이 동일한 경우, 본 실시예에 따른 반도체 소자의 상부 이격 거리(d1)는 일반적인 구조의 반도체 소자의 상기 커패시터 구조물들 사이의 이격 거리의 1/2 이하로 감소시킬 수 있다.
상기 제1 및 제2 커패시터 구조물(24a, 24b)의 최상부의 사이에는 에어갭이 생성되므로, 상기 최상부의 최소 이격 거리인 제1 이격 거리(d1)는 상기 에어갭(26)이 생성된 상태에서의 허용 누설 전류 기준을 만족하도록 설정될 수 있다.
그러나, 상기 제1 및 제2 커패시터 구조물(24a, 24b) 사이에서 상기 절연 패턴(14b)이 형성된 부분은 상기 허용 누설 전류 기준을 만족하도록 하기 위하여 상기 에어갭 생성 부위보다 더 넓은 이격 거리가 요구될 수 있다. 즉, 상기 절연 패턴(14b)의 상부면이 위치한 부위에서 제1 및 제2 커패시터 구조물(24a, 24b) 사이의 최소 이격 거리인 제2 이격 거리(d3)는 상기 절연 패턴이 구비된 상태에서 상기 허용 누설 전류 기준을 만족하도록 설정되어야 한다. 그러므로, 상기 제1 이격거리(d1)는 상기 제2 이격 거리(d3)보다 좁을 수 있다.
한편, 한정된 수평 영역 내에서 커패시터들을 형성하는 경우에, 상기 제1 이격 거리(d1)가 감소될수록 상대적으로 상기 제1 및 제2 커패시터 구조물(24a, 24b)의 상부면의 직경(d2) 또는 폭을 증가시킬 수 있다.
본 실시예의 경우, 상기 제1 및 제2 커패시터 구조물들 사이에 에어갭이 구비되기 때문에, 상기 제1 및 제2 커패시터 구조물(24a, 24b)의 상부면 직경(d2)은 상기 제1 이격 거리(d1)보다 더 넓어질 수 있다. 예를 들어, 상기 제1 및 제2 커패시터 구조물(24a, 24b)의 상부면 직경(d2)은 상기 제1 이격 거리(d1)의 2배 내지 10배일 수 있다.
또한, 한정된 수평 영역 내에서 커패시터들을 형성하는 경우에, 상기 제1 이격 거리(d1)가 감소될수록 상대적으로 상기 커패시터 구조물의 제1 및 제2 하부 전극(18a, 18b)의 실린더 개구폭은 증가될 수 있다. 본 실시예의 경우, 상기 제1 이격 거리(d1)가 감소되기 때문에, 상기 제1 및 제2 하부 전극(18a, 18b)의 실린더 저면의 넓이가 증가될 수 있다. 이로인해, 상기 제1 및 제2 하부 전극(18a, 18b)과 상기 콘택 영역간의 접촉 면적이 증가되어 접촉 저항이 감소될 수 있다. 또한, 상기 제1 및 제2 하부 전극(18a, 18b)의 실린더 개구폭이 증가됨에 따라 상기 제1 및 제2 유전막(20a, 20b)과 제1 및 제2 상부 전극(22a, 22b)을 보다 용이하게 형성할 수 있다.
상기 반도체 소자는 제1 및 제2 커패시터 구조물(24a, 24b) 사이의 상부에 에어갭(26)이 구비된다. 그러므로, 상기 제1 및 제2 커패시터 구조물(24a, 24b)의 누설 전류 및 기생 커패시턴스가 감소된다. 또한, 상기 제1 및 제2 커패시터 구조물(24a, 24b) 사이의 하부에는 절연 패턴이 구비됨으로써 상기 제1 및 제2 커패시터 구조물이 기울어지는 등의 문제가 감소된다.
도 3 내지 도 9는 도 1에 도시된 반도체 소자의 제조 방법의 일 예를 설명하기 위한 단면도들이다.
도 3을 참조하면, 콘택 영역들 및 절연 영역이 포함되는 기판(10) 상에 식각 저지막(12)을 형성한다. 상기 식각 저지막(12) 상에 몰드 절연막(14)을 형성한다.
상기 식각 저지막(12)은 상기 몰드 절연막(14)과 다른 식각 특성을 갖는 절연 물질을 포함할 수 있다. 즉, 상기 식각 저지막(12)은 상기 몰드 절연막과 식각 선택비가 높은 물질을 포함할 수 있다. 상기 몰드 절연막(14)이 실리콘 산화물을 포함하는 경우, 상기 식각 저지막(12)은 실리콘 질화물을 포함할 수 있다. 상기 식각 저지막(12)은 공정 단순화를 위하여 형성되지 않을 수도 있다.
상기 몰드 절연막(14)은 형성하고자 하는 커패시터 구조물들의 높이와 동일한 두께로 형성되거나 더 두껍게 형성된다. 상기 몰드 절연막(14)은 실리콘 질화물보다 낮은 유전율을 갖는 절연 물질을 포함할 수 있다. 상기 몰드 절연막(14)은 실리콘 산화물을 포함할 수 있다. 상기 몰드 절연막(14)은 비피에스지막(BPSG layer), 테오스막(TEOS layer), 고밀도 플라즈마 산화막 등을 포함할 수 있다.
일 실시예로, 상기 몰드 절연막(14)은 단일층으로 형성될 수도 있다. 다른 실시예로, 상기 몰드 절연막(14)은 서로 식각율이 다른 산화막들이 다층으로 형성될 수도 있다. 예를 들어, 후속 공정을 통해 절연 패턴으로 형성되는 하부는 제1 몰드 절연막을 형성하고, 후속 공정에서 제거되어 에어갭이 되는 상부는 제2 몰드 절연막을 형성할 수 있다. 상기 제2 몰드 절연막은 동일한 식각 공정에서 상기 제1 몰드 절연막에 비해 식각율이 높은 산화물로 형성될 수 있다. 다른 예로, 상기 몰드 절연막(14)은 3층 이상으로 형성할 수도 있다.
도 4를 참조하면, 상기 몰드 절연막(14) 상에 식각 마스크(도시안됨)를 형성한다. 상기 식각 마스크는 포토레지스트 패턴을 포함할 수 있다. 이와는 다른 예로, 상기 식각 마스크는 하드 마스크 패턴일 수도 있다.
상기 식각 마스크를 이용하여 상기 몰드 절연막(14)을 식각한다. 순차적으로 상기 식각 저지막(12)을 식각한다. 상기 공정을 통해, 홀들(16)이 포함되는 몰드 절연 패턴(14a)이 형성된다. 상기 홀들 내에는 상기 콘택 영역이 노출된다. 상기 홀들(16)은 상부의 입구 부위로부터 아래로 갈수록 내부폭이 좁아지는 형상을 가질 수 있다. 상기 홀들의 측벽은 일정 경사를 가질 수 있다.
후속 공정을 통해, 상기 홀들(16) 내부에는 제1 및 제2 커패시터 구조물들이 형성된다. 따라서, 상기 홀들(16) 내부의 형상은 상기 제1 및 제2 커패시터 구조물의 형상과 동일하다. 그러므로, 상기 홀들(16)의 입구 부위의 직경(D2)은 상기 제1 및 제2 커패시터 구조물의 상부면 폭과 거의 동일할 수 있다. 또한, 상기 홀들(16) 간의 이격 거리(D1)는 상기 제1 및 제2 커패시터 구조물들 간의 이격 거리와 거의 동일할 수 있다.
상기 홀들(16)의 입구 부위의 직경(D2)은 상기 홀들(16) 사이의 최소 이격 거리보다 더 크게 형성할 수 있다. 예를 들어, 상기 홀들(16)의 입구 부위의 직경(D2)은 상기 홀들(16) 사이의 최소 이격 거리의 2배 내지 10배일 수 있다.
이와같이, 상기 홀들(16)의 입구 부위의 직경이 증가됨에 따라, 상기 홀들(16) 내에 제1 및 제2 커패시터 구조물들을 보다 용이하게 형성할 수 있다. 또한, 상기 홀의 하부의 직경도 증가하게 되어 상기 제1 및 제2 커패시터 구조물과 기판의 콘택 영역의 접촉 면적이 증가될 수 있다.
도 5를 참조하면, 상기 홀들(16)의 측벽, 저면 및 상기 몰드 절연막(14)의 상부면 프로파일을 따라 하부 전극막을 형성한다.
상기 하부 전극막은 폴리실리콘, 금속 또는 금속 질화물을 포함할 수 있다. 예를 들어, 상기 하부 전극막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 이들은 단독 또는 2 이상을 적층하여 형성할 수 있다. 상기 하부 전극막은 화학 기상 증착 방법, 싸이클릭 화학 기상 증착 방법 또는 원자층 적층 방법으로 형성될 수 있다.
상기 홀들(16)의 상부 측벽에 위치하는 하부 전극막의 일부를 제거한다. 상기 제거 공정은 에치백 공정을 포함할 수 있다. 상기 에치백 공정에 의해, 상기 홀의 측벽 및 저면에 실린더형의 하부 전극(18a, 18b)이 형성된다. 상기 하부 전극(18a, 18b)의 상부는 상기 몰드 절연막(14)의 상부면보다 낮게 위치할 수 있다. 즉, 상기 하부 전극(18a, 18b)의 상부는 상기 홀들(16)의 입구보다 낮게 위치할 수 있다.
도 6을 참조하면, 상기 하부 전극(18a, 18b) 및 상기 몰드 절연 패턴(14a)의 표면 프로파일을 따라 유전막을 형성한다. 상기 유전막을 형성한 이 후에도, 상기 하부 전극(18a, 18b)의 실린더 내부에는 공간이 남아있어야 한다.
상기 유전막은 실리콘 산화물보다 높은 유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 유전막으로 제공되는 금속 산화물은 열적 안정성이 우수하고, 높은 에너지 밴드 갭을 가질 것이 요구된다. 예컨대, 상기 유전막은 하프늄 산화막, 알루미늄 산화막, 탄탈륨 산화막 등을 포함할 수 있다. 상기 금속 산화물들은 단독으로 형성되거나 또는 2 이상이 적층될 수 있다.
이 후, 상기 유전막 상에 상부 전극막을 형성한다. 상기 상부 전극막은 상기 하부 전극(18a, 18b)의 실린더 내부 공간을 완전히 채우도록 형성될 수 있다. 상기 상부 전극막은 폴리실리콘, 금속 또는 금속 질화물을 포함할 수 있다. 예를 들어, 상기 상부 전극막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 이들은 단독 또는 2 이상을 적층하여 형성할 수 있다. 상기 상부 전극막은 화학 기상 증착 방법, 싸이클릭 화학 기상 증착 방법 또는 원자층 적층 방법으로 형성될 수 있다.
상기 몰드 절연 패턴(14a) 상에 형성된 상부 전극막 및 유전막이 제거되도록 평탄화한다. 상기 평탄화는 에치백 공정 또는 화학 기계적 연마 공정을 포함할 수 있다.
따라서, 상기 홀들(16) 내부에는 실린더 형상의 유전막 패턴(20a, 20b) 및 필러 형상의 상부 전극(22a, 22b)이 형성된다. 상기 상부 전극(22a, 22b)은 상기 하부 전극(18a, 18b)의 상부면보다 더 높게 위치할 수 있다. 이 때, 상기 하부 전극(18a, 18b)은 외부에 노출되지 않는다.
상기 공정을 수행하면, 상기 콘택 영역 상에는 하부 전극(18a, 18b), 유전막(20a, 20b) 및 상부 전극(22a, 22b)을 포함하는 커패시터 구조물들(24a, 24b)이 각각 형성된다. 이하에서, 서로 이웃하는 커패시터 구조물들을 각각 제1 및 제2 커패시터 구조물(24a, 24b)이라고 하면서 설명한다. 상기 제1 커패시터 구조물(24a)은 제1 하부 전극(18a), 제1 유전막(20a) 및 제1 상부 전극(22a)을 포함하고, 상기 제2 커패시터 구조물(24b)은 제2 하부 전극(18b), 제2 유전막(20b) 및 제2 상부 전극(22b)을 포함한다.
도 7을 참조하면, 상기 몰드 절연 패턴(14a)을 일부 두께만큼 식각하여 절연 패턴(14b)을 형성한다. 상기 식각 공정은 습식 식각 공정 또는 건식 식각 공정을 포함할 수 있다. 상기 절연 패턴(14b)은 상기 제1 및 제2 커패시터 구조물(24a, 24b)의 높이의 50 내지 90%가 되도록 형성될 수 있다. 바람직하게는, 상기 절연 패턴(14b)은 상기 제1 및 제2 커패시터 구조물(24a, 24b)의 높이의 60 내지 80%가 되도록 형성될 수 있다.
상기 절연 패턴(14b)은 상기 제1 및 제2 커패시터 구조물들(24a, 24b)을 지지한다. 그러므로, 상기 제1 및 제2 커패시터 구조물들(24a, 24b)의 높이가 증가되더라도 상기 제1 및 제2 커패시터 구조물들(24a, 24b)이 쓰러지거나 기울어지는 등의 문제가 감소된다.
도 8을 참조하면, 상기 제1 및 제2 상부 전극(22a, 22b)의 상부 표면과 직접 접촉하면서 상기 절연 패턴(14b) 상부를 덮는 제1 플레이트 전극막(28a)을 형성한다. 상기 제1 플레이트 전극막(28a)은 상기 절연 패턴(14b)과 이격되도록 형성된다. 따라서, 상기 제1 플레이트 전극막(28a)과 상기 절연 패턴(14b) 사이에는 에어갭(26)이 생성된다. 상기 제1 플레이트 전극막(28a)은 폴리실리콘 또는 실리콘 게르마늄 등을 포함할 수 있다.
상기 제1 플레이트 전극막(28a)은 상기 절연 패턴(14b) 사이 부위를 채우지 않고 오버행이 발생되도록 형성되어야 한다. 상기 제1 플레이트 전극막(28a)은 스텝커버러지 특성이 양호하지 않은 제1 증착 조건으로 형성될 수 있다.
도 9를 참조하면, 상기 제1 플레이트 전극막(28a) 상에 제2 플레이트 전극막(28b)을 형성한다. 상기 제2 플레이트 전극막(28b)은 상기 제1 플레이트 전극막과 동일한 물질 또는 다른 물질로 형성할 수 있다.
상기 제2 플레이트 전극막(28b)은 상기 제1 증착조건에 비해 스텝커버러지 특성이 양호한 제2 증착 공정으로 형성될 수 있다.
상기 제2 플레이트 전극막(28b)은 폴리실리콘, 실리콘 게르마늄과 같은 반도체 물질 또는 텅스텐과 같은 금속 물질을 포함할 수 있다. 이들은 단독 또는 2 이상을 적층하여 형성할 수도 있다.
이와는 다른 실시예로, 상기 제2 플레이트 전극막(28b)을 형성하지 않고 상기 제1 플레이트 전극막(28a)을 형성하는 공정만을 수행하여 플레이트 전극(28)을 형성할 수도 있다. 또다른 실시예로, 상기 플레이트 전극(28)이 요구되지 않는 반도체 소자의 경우, 상기 제1 및 제2 플레이트 전극막(28a, 28b)을 형성하지 않을 수도 있다.
상기 방법에 의하면, 커패시터 구조물들을 용이하게 형성할 수 있다. 또한, 상기 방법에 의해 형성된 반도체 소자는 커패시터 구조물들의 누설 전류가 감소된다.
도 10 내지 도 12는 도 1에 도시된 반도체 소자의 제조 방법의 다른 예를 설명하기 위한 단면도들이다.
이하에서 설명하는 제조 방법은 몰드 절연막의 적층 구조를 제외하고는 도 3 내지 도 9를 참조로 설명한 것과 동일하다.
도 10을 참조하면, 콘택 영역들 및 절연 영역이 포함되는 기판(10) 상에 제1 식각 저지막(12)을 형성한다. 상기 제1 식각 저지막(12) 상에 몰드 절연막(35)을 형성한다.
상기 몰드 절연막(35)은 실리콘 산화물로 형성되는 제1 몰드 절연막(14), 제2 식각 저지막(32) 및 제2 몰드 절연막(34)이 적층되는 형상을 가질 수 있다. 상기 제1 및 제2 몰드 절연막(30, 34)은 실리콘 산화물을 포함할 수 있다. 상기 제2 식각 저지막(32)은 상기 제1 및 제2 몰드 절연막(30, 34)과 다른 식각 특성을 갖는 물질로 형성될 수 있다. 즉, 상기 제2 식각 저지막(32)은 상기 제1 및 제2 몰드 절연막(30, 34)을 식각하는 공정에서 거의 식각되지 않는 물질을 사용하여 형성할 수 있다. 상기 제2 식각 저지막(32)은 실리콘 질화물로 형성될 수 있다. 상기 제1 및 제2 몰드 절연막은 서로 다른 식각 특성을 가질 수 있다. 상기 제1 몰드 절연막(30)은 형성하고자 하는 절연 패턴의 높이와 동일한 두께를 가질 수 있다. 예를 들어, 상기 제1 몰드 절연막(30)은 형성하고자 하는 커패시터 구조물의 높이의 50 내지 90%의 높이를 가질 수 있다.
상기 제2 식각 저지막(32) 및 제2 몰드 절연막(34)의 두께의 합은 형성하고자 하는 에어갭의 높이와 동일할 수 있다.
도 11을 참조하면, 상기 제2 몰드 절연막(34) 상에 식각 마스크를 형성한다. 상기 식각 마스크는 포토레지스트 패턴을 포함할 수 있다. 이와는 다른 예로, 상기 식각 마스크는 하드 마스크 패턴일 수도 있다.
상기 식각 마스크를 이용하여 상기 제2 몰드 절연막(34), 제2 식각 저지막(32) 및 제1 몰드 절연막(30)을 식각한다. 상기 식각 공정에 의해 상기 콘택 영역을 노출하는 홀들을 형성한다. 상기 홀들(16)은 상부의 입구 부위로부터 아래로 갈수록 내부폭이 좁아지는 형상을 가질 수 있다. 상기 홀들의 측벽은 일정 경사를 가질 수 있다. 상기 홀들은 하부가 볼록한 형태(bowl 형태)일 수도 있다.
이 후, 도 5 및 도 6을 참조로 설명한 공정을 동일하게 수행하여, 상기 홀들 내부에 하부 전극(18a, 18b), 유전막 패턴(20a, 20b)및 상부 전극(22a, 22b)을 형성한다. 따라서, 상기 홀들(16) 내부에 제1 및 제2 커패시터 구조물들(24a, 24b)을 형성한다.
상기 공정을 수행하면, 제1 몰드 절연막(30)은 상기 제1 및 제2 커패시터 구조물(24a, 24b)을 지지하는 절연 패턴(14b)이 된다.
도 12를 참조하면, 상기 제2 몰드 절연막(34)을 식각한다. 상기 식각 공정은 상기 제2 식각 저지막(32)이 노출되도록 수행할 수 있다. 이 후, 상기 제2 식각 저지막(32)을 식각한다. 상기 제2 몰드 절연막(34) 및 제2 식각 저지막(32)의 식각 공정은 습식 식각 공정 또는 건식 식각 공정을 포함할 수 있다. 이와같이, 상기 제2 식각 저지막(32)이 구비됨으로써, 상기 제2 몰드 절연막(34)만을 선택적으로 용이하게 제거할 수 있다. 따라서, 상기 제2 식각 저지막(32) 및 제2 몰드 절연막(34)의 두께를 조절함으로써, 제 1 및 제2 커패시터 구조물(24a, 24b) 사이에 형성되는 에어갭의 높이를 용이하게 조절할 수 있다.
상기 공정을 수행하면, 제1 및 제2 커패시터 구조물(24a, 24b) 사이에는 절연 패턴(14b)이 남아있게 된다.
이 후, 도 8 및 도 9를 참조로 설명한 것과 동일한 공정을 수행하여 도 1에 도시된 반도체 소자를 형성한다.
상기 반도체 소자는 상기 제1 절연 패턴과 제1 플레이트 전극막 사이에 에어갭을 포함한다. 따라서, 상기 제1 및 제2 커패시터 구조물 간의 누설 전류 및 기생 커패시턴스가 감소될 수 있다.
실시예 2
도 13은 본 발명의 일 실시예에 따른 디램 소자를 나타내는 단면도이다. 도 14는 도 13에 도시된 디램 소자를 나타내는 평면도이다.
도 13에 도시된 디램 소자는 도 1에 도시된 커패시터 구조물들을 포함한다.
도 13 및 도 14를 참조하면, 제1 영역 및 제2 영역으로 구분되고 반도체 물질을 포함하는 기판(100)이 마련된다. 상기 제1 영역에는 메모리 셀들이 형성되고, 상기 제2 영역에는 페리 회로들이 형성될 수 있다. 상기 기판(100)은 소자 분리막 패턴(102)에 의해 액티브 영역 및 필드 영역으로 각각 구분될 수 있다.
상기 제1 영역의 기판(100)에 형성되는 메모리 셀들을 설명한다. 상기 제1 영역의 기판에 포함되는 액티브 영역들은 제1 방향을 길이 방향으로 하는 고립된 섬 형상을 가지면서, 상기 제1 방향으로 나란하게 배치될 수 있다. 상기 기판(100)에는 제2 방향으로 연장되는 라인 형상을 갖는 제1 게이트 구조물(104)들이 구비될 수 있다. 상기 제1 게이트 구조물(104)은 매립형 게이트를 포함할 수도 있다. 이와는 다른 예로, 상기 제1 게이트 구조물(104)은 플레너형 게이트를 포함할 수도 있다.
상기 기판(100) 상에는 제1 층간 절연막(106)이 구비될 수 있다. 상기 제1 층간 절연막(106)을 관통하여 상기 액티브 영역의 기판 표면을 노출하는 제1 콘택 플러그들(108)이 구비될 수 있다.
상기 제1 콘택 플러그들(108) 및 제1 층간 절연막(106) 상에는 비트 라인(110)이 구비된다. 상기 비트 라인(110)은 상기 제2 방향과 수직한 제3 방향으로 연장될 수 있다. 상기 비트 라인(110)은 상기 제1 콘택 플러그(108)와 연결될 수 있다.
상기 비트 라인(110) 및 제1 층간 절연막(106) 상에는 제2 층간 절연막(114)이 구비된다. 상기 제2 및 제1 층간 절연막(114, 106)을 관통하여 상기 액티브 영역의 기판(100) 표면을 노출하는 제2 콘택 플러그들(116)이 구비될 수 있다. 상기 제2 콘택 플러그들(116)은 스토리지 노드 콘택일 수 있다. 상기 제2 콘택 플러그들(116)은 서로 이격되면서 서로 규칙적으로 배치될 수 있다.
상기 제2 콘택 플러그들(116) 상에는 각각 커패시터들이 구비된다.
상기 커패시터들은 도 1을 참조로 설명한 것과 동일한 구조를 가질 수 있다. 즉, 상기 커패시터들은 서로 이웃하게 배치되는 제1 및 제2 커패시터 구조물(128a, 128b)과, 상기 제1 및 제2 커패시터 구조물들(128a, 128b) 사이의 갭의 일부를 채우는 제1 절연 패턴(120a)과, 상기 제1 절연 패턴(120a) 위로 에어갭(130)을 생성시키면서 상기 제1 및 제2 커패시터 구조물(128a, 128b)의 상부 전극들(126)을 연결시키는 플레이트 전극(136)을 포함한다.
상기 제1 및 제2 커패시터 구조물(128a, 128b)은 하부 전극(122), 유전막 패턴(124) 및 상부 전극(126)을 포함한다. 상기 제1 및 제2 커패시터 구조물(128a, 128b)의 하부 전극(122)은 상기 제2 콘택 플러그(116)의 상부면과 접촉된다. 상기 제2 층간 절연막(114)과 제1 절연 패턴(120a) 사이에는 식각 저지막 패턴(118)이 구비될 수 있다.
상기 플레이트 전극(136)은 상기 제1 영역의 기판(100) 상에 구비될 수 있다.
상기 커패시터는 서로 이웃하는 제1 및 제2 커패시터 구조물(128a, 128b) 사이의 적어도 일부분에 에어갭(130)을 포함한다. 그러므로, 상기 제1 및 제2 커패시터 구조물(128a, 128b)의 누설 전류 및 기생 커패시턴스가 감소된다.
또한, 상기 제1 및 제2 커패시터 구조물들(128a, 128b) 사이의 이격 거리가 감소된다. 따라서, 상기 제1 및 제2 커패시터 구조물(128a, 128b)의 상부면 직경이 증가될 수 있다. 그러므로, 상기 제1 및 제2 커패시터 구조물(128a, 128b)의 커패시턴스를 증가될 수 있다.
또한, 상기 제1 및 제2 커패시터 구조물(128a, 128b) 사이에 절연 패턴이 구비됨으로써 상기 제1 및 제2 커패시터 구조물(128a, 128b)이 기울어지는 등의 문제가 감소된다.
한편, 제2 영역의 기판(100) 상에는 MOS 트랜지스터를 포함하는 주변 회로들이 구비될 수 있다. 상기 MOS 트랜지스터는 제2 게이트 구조물(112)을 포함할 수 있다. 상기 제2 게이트 구조물(112)은 플레너 형상을 가질 수 있다.
그러나, 상기 제2 영역의 기판(100) 상에는 상기 제1 영역에 형성된 커패시터와 같은 구조의 커패시터들은 구비되지 않는다. 따라서, 상기 제2 영역의 기판(100)에는 에어갭이 구비되지 않을 수 있다. 상기 제2 영역의 기판(100) 상에는 상기 제1 및 제2 커패시터 구조물(128a, 128b)과 동일한 상부면 높이를 갖는 제2 절연 패턴(120b)이 구비될 수 있다. 또한, 상기 제2 절연 패턴(120b) 상에는 상기 플레이트 전극(136)이 구비되지 않을 수 있다.
한편, 도시하지는 않았지만, 상기 하부 전극(122)과 제2 콘택 플러그들(116) 사이에는 랜딩 패드가 형성될 수 있다. 상기 랜딩 패드를 이용하여 상기 하부 전극의 형성 위치가 조절될 수 있다.
또한, 상기 제1층간 절연막(106)을 형성하는 공정에서 상기 제1 층간 절연막을 대신하여, 상기 기판상에 얇은 산화막 및 질화막을 형성한 후 폴리실리콘막을 형성할 수 있다. 이 때, 상기 폴리실리콘막은 상기 제2 영역에 형성되는 페리 회로용 MOS 트랜지스터의 제2 게이트 전극으로 사용될 수 있다. 상기 제1 콘택 플러그(108)는 상기 폴리실리콘, 질화막 및 산화막을 관통하여 상기 액티브 영역의 기판과 연결될 수 있다. 즉, 상기 제1 콘택 플러그과 연결되는 액티브 영역은 메모리 셀의 트랜지스터의 드레인 영역일 수 있다.
도 15 내지 도 21은 도 13에 도시된 디램 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 15를 참조하면, 제1 영역 및 제2 영역이 구분된 기판(100)에 트렌치 소자 분리 공정을 수행하여 소자 분리막 패턴(102)을 형성한다. 상기 소자 분리막 패턴(102)에 의해 액티브 영역 및 소자 분리 영역이 각각 구분된다.
상기 제1 영역의 기판(100)에 제1 게이트 구조물들(104)을 형성한다. 상기 제1 게이트 구조물들(104)은 라인 형상을 가지며 워드 라인의 기능을 할 수 있다. 일 예로, 상기 제1 게이트 구조물들(104)은 매립 게이트를 포함할 수 있다.
도 16을 참조하면, 상기 제1 및 제2 영역의 기판을 덮는 제1 층간 절연막(106)을 형성한다. 상기 제1 층간 절연막(106)은 실리콘 산화물을 포함할 수 있다.
상기 제1 층간 절연막(106)의 일부를 식각하여, 상기 액티브 영역의 기판(100) 표면을 노출하는 제1 콘택홀들을 형성한다. 상기 제1 콘택홀들 내에 도전 물질을 형성하여 제1 콘택 플러그들(108)을 형성한다. 상기 제1 콘택 플러그들은 비트 라인과 전기적으로 연결되기 위한 콘택이다.
상기 제1 콘택 플러그들(108) 및 상기 제1 층간 절연막(106) 상에 비트 라인(110)을 형성한다.
상기 제2 영역의 기판에는 제2 게이트 구조물들(112)을 형성한다. 상기 제2 게이트 구조물들(112)은 페리 회로 영역의 MOS 트랜지스터의 게이트로 제공될 수 있다. 상기 제2 게이트 구조물(112)에 포함되는 게이트 전극은 비트 라인을 형성하는 공정에서 함께 형성될 수도 있다.
도 17을 참조하면, 상기 제1 층간 절연막(106) 상에 제2 층간 절연막(114)을 형성한다. 상기 제2 및 제1 층간 절연막(114, 106)의 일부를 식각하여, 상기 기판 표면을 노출하는 제2 콘택홀들을 형성한다. 상기 제2 콘택홀들 내에 도전 물질을 형성하여 제2 콘택 플러그들(116)을 형성한다. 상기 제2 콘택 플러그들(116)은 스토리지 노드 콘택으로 제공될 수 있다.
도 18을 참조하면, 상기 제2 콘택 플러그들(116) 상에 제1 및 제2 커패시터 구조물들(128a, 128b)을 형성한다. 상기 제1 및 제2 커패시터 구조물(128a, 128b)을 형성하는 공정은 도 3 내지 도 6을 참조로 설명한 공정을 동일하게 수행한다.
상기 제1 및 제2 커패시터 구조물들(128a, 128b)은 상기 기판의 제1 영역 상에 위치할 수 있다. 이 때, 상기 제2 영역에 인접하여 배치되는 제1 및 제2 커패시터 구조물들(128a, 128b)은 실질적인 디램 셀로 제공되지 않는 더미 커패시터 구조물일 수 있다.
도 19를 참조하면, 상기 제1 및 제2 커패시터 구조물(128a, 128b) 및 몰드 절연막(120) 상에 마스크 패턴(131)을 형성한다. 상기 마스크 패턴(131)은 상기 기판(100)의 제1 영역의 상부를 노출하고, 상기 기판(100)의 제2 영역의 상부를 덮는 형상을 갖는다. 상기 마스크 패턴(131)은 사진 공정을 통해 형성되는 포토레지스트 패턴일 수 있다.
도 20을 참조하면, 상기 제1 영역에 형성되어 있는 몰드 절연막(120)을 일부 두께만큼 식각한다. 상기 식각 공정은 건식 식각 공정을 포함한다.
상기 공정을 통해, 상기 제1 영역에는 몰드 절연막(120)에 비해 낮은 높이를 갖는 제1 절연 패턴(120a)이 형성된다. 상기 제2 영역에는 상기 몰드 절연막이 남아있게 됨으로써, 상대적으로 높은 높이를 갖는 제2 절연 패턴(120b)이 형성된다. 상기 제2 절연 패턴(120b)은 상기 제1 및 제2 커패시터 구조물(128a, 128b)과 실질적으로 동일한 상부면 높이를 가질 수 있다.
상기 제1 절연 패턴(120a)은 상기 제1 영역에 형성되어 있는 제1 및 제2 커패시터 구조물들(128a, 128b) 사이의 갭 부위에 형성되어 상기 제1 및 제2 커패시터 구조물들을 지지한다.
도 21을 참조하면, 상기 제1 및 제2 커패시터 구조물들(128a, 128b)의 상부 전극(126)의 상부면 및 상기 제2 절연 패턴(120b)과 직접 접촉하면서, 상기 제1 절연 패턴(120a) 상부를 덮도록 제1 플레이트 전극막(132)을 형성한다. 이 때, 상기 제1 플레이트 전극막(132)은 상기 제1 절연 패턴(120a)과 이격된다. 따라서, 상기 제1 플레이트 전극막(132)과 상기 제1 절연 패턴(120a) 사이에는 에어갭(130)이 생성된다. 즉, 상기 제1 및 제2 커패시터 구조물(128a, 128b) 사이의 상부에는 에어갭(130)이 생성된다.
이 후, 상기 제1 플레이트 전극막(132) 상에 제2 플레이트 전극막(134)을 형성할 수 있다.
다시 도 13을 참조하면, 상기 제1 및 제2 플레이트 전극막(132, 134)을 패터닝하여 상기 제1 영역의 기판(100) 상에 위치하는 플레이트 전극(136)을 형성한다.
상기 공정을 수행하여, 도 13에 도시된 디램 소자를 형성할 수 있다.
실시예 3
도 22는 본 발명의 일 실시예에 따른 디램 소자를 나타내는 단면도이다. 도 22에 도시된 디램 소자는 도 1에 도시된 커패시터를 포함한다.
도 22에 도시된 디램 소자는 도 13을 참조로 설명한 디램 소자와 동일한 구성요소들을 포함한다. 다만, 기판의 제2 영역에 형성된 제2 절연 패턴(121b)은 상기 제1 절연 패턴(121a)과 동일한 높이를 갖는다. 상기 제2 절연 패턴(121b)의 상부면은 상기 제1 및 제2 커패시터 구조물(128a, 128b)의 상부면보다 낮다.
도 23 및 도 24는 도 22에 도시된 디램 소자의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 15 내지 도 18을 참조로 설명한 것과 동일한 공정을 수행하여 도 18에 도시된 구조를 형성한다. 상기 공정들을 수행하면, 상기 제2 콘택 플러그 상에 제1 커패시터 구조물 또는 제2 커패시터 구조물들이 형성된다.
도 23을 참조하면, 상기 몰드 절연막(120)을 일부 두께만큼 식각하여 기판(100)의 제1 영역에 제1 절연 패턴(121a)을 형성하고, 기판의 제2 영역에 제2 절연 패턴(121b)을 형성한다. 본 실시예의 경우, 상기 몰드 절연막(120) 상에 식각 마스크 패턴이 형성되지 않는다. 때문에, 상기 식각 공정에서 상기 제1 및 제2 영역 상에 형성되어 있는 몰드 절연막(120)이 함께 제거될 수 있다. 상기 식각 공정은 습식 식각 공정 또는 건식 식각 공정을 포함한다. 바람직하게는, 상기 식각 공정은 습식 식각 공정을 포함한다. 습식 식각 공정을 수행하면 하부 박막의 손상을 감소시킬 수 있다. 상기 제1 및 제2 절연 패턴(121a, 121b)은 실질적으로 동일한 높이를 가질 수 있다.
상기 제1 절연 패턴(121a)은 상기 제1 영역에 형성되어 있는 제1 및 제2 커패시터 구조물들(128a, 128b) 사이의 갭 부위에 형성되어 상기 제1 및 제2 커패시터 구조물들(128a, 128b)을 지지한다. 또한, 상기 제2 절연 패턴(140b)은 상기 제1 및 제2 커패시터 구조물들(128a, 128b)의 상부면보다 낮은 상부면을 가질 수 있다.
도 24를 참조하면, 상기 제1 및 제2 커패시터 구조물(128a, 128b)의 상부 전극의 상부면 및 상기 제2 절연 패턴(121b)과 직접 접촉하면서, 상기 제1 절연 패턴(121a) 상부를 덮도록 제1 플레이트 전극막(142)을 형성한다. 이 때, 상기 제1 플레이트 전극막(142)은 상기 제1 절연 패턴(121a)과 이격된다. 따라서, 상기 제1 플레이트 전극막(142)과 상기 제1 절연 패턴(121a) 사이에는 에어갭(130)이 생성된다.
이 때, 상기 제2 절연 패턴(121b) 상에 형성되는 제1 플레이트 전극막(142)의 상부면은 상기 제1 및 제2 커패시터 구조물(128a, 128b)의 상부 전극 상에 형성되는 제1 플레이트 전극막(142)의 상부면보다 낮게 위치한다. 이 후, 상기 제1 플레이트 전극막(142) 상에 제2 플레이트 전극막(144)을 형성한다.
다시, 도 22를 참조하면, 상기 제1 및 제2 플레이트 전극막(142, 144)을 패터닝하여 상기 제1 영역의 기판(100) 상에 위치하는 플레이트 전극(146)을 형성한다. 따라서, 도 22에 도시된 디램 소자이 형성된다.
실시예 4
도 25는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 25를 참조하면, 상기 반도체 소자는 기판(10) 상에서 서로 이웃하게 배치되는 제1 및 제2 커패시터 구조물(50a, 50b)과, 상기 제1 및 제2 커패시터 구조물들(50a, 50b) 사이의 갭 부위의 일부를 채우는 절연 패턴(56)과, 상기 절연 패턴(56) 위로 에어갭을 생성시키면서 상기 제1 및 제2 커패시터 구조물(50a, 50b)의 상부 전극들(60)과 연결되는 플레이트 전극(66)을 포함한다.
상기 기판(10) 상에는 콘택 영역들 및 절연 영역이 구비될 수 있다. 예를 들어, 상기 콘택 영역들은 콘택 플러그의 상부면일 수 있다. 또한, 상기 절연 영역은 층간 절연막의 상부면일 수 있다.
상기 제1 커패시터 구조물(50a)은 제1 하부전극(52a), 제1 유전막(58) 및 제1 상부전극(60)을 포함한다. 상기 제2 커패시터 구조물(50b)은 제2 하부 전극(52b), 제2 유전막(58) 및 제2 상부 전극(60)을 포함한다. 상기 제1 및 제2 커패시터 구조물(50a, 50b)은 서로 이웃하는 커패시터들을 구분하기 위한 것이며, 실질적으로 동일한 구성을 갖는다.
상기 제1 및 제2 하부 전극(52a, 52b)은 각각 독립된 패턴 형상을 갖는다. 그러나, 상기 제1 및 제2 유전막(58)은 서로 연결되는 하나의 유전막으로 형성된다. 또한, 상기 제1 및 제2 상부 전극(60)은 서로 연결되는 하나의 전극으로 형성된다.
상기 제1 및 제2 하부 전극(52a, 52b)은 각각 실린더 형상을 가질 수 있다. 상기 제1 및 제2 하부 전극(52a, 52b)은 상기 콘택 영역들과 접촉될 수 있다.
상기 제1 및 제2 하부 전극(52a, 52b)의 외벽 사이의 하부에는 절연 패턴(56)이 구비된다. 즉, 상기 제1 및 제2 하부 전극(52a, 52b)의 하부는 상기 절연 패턴(56)에 의해 지지되는 형상을 갖는다. 상기 절연 패턴(56)은 실리콘 산화물을 포함할 수 있다.
상기 유전막(58)은 상기 제1 및 제2 하부 전극(52a, 52b)의 내벽 및 상기 제1 및 제2 하부 전극(52a, 52b)의 상부 외벽, 상기 절연 패턴(56)의 상부면을 따라 구비된다.
상기 상부 전극(60)은 상기 유전막(58)의 표면을 따라 구비된다. 상기 상부 전극(60)은 상기 제1 및 제2 하부 전극(52a, 52b)의 실린더 내부를 각각 채우는 형상을 가질 수 있다. 또한, 상기 상부 전극(60)은 상기 절연 패턴(56) 위로 상기 제1 및 제2 커패시터 구조물(50a, 50b) 사이에 공간이 남아있도록 형성된다. 즉, 상기 상부 전극(60)은 상기 제1 및 제2 커패시터 구조물(50a, 50b) 사이에 위치하는 절연 패턴(56)의 수평 방향의 폭의 1/2보다는 얇은 두께를 가질 수 있다.
따라서, 상기 상부 전극(60)은 상기 제1 및 제2 하부 전극(52a, 52b)이 형성된 부위에서 돌출되는 형상을 가질 수 있다.
이와같이, 상기 상부 전극(60)은 상기 제1 및 제2 하부 전극(52a, 52b)의 외벽과 대향하게 배치된다. 따라서, 상기 제1 및 제2 커패시터 구조물(50a, 50b)의 커패시턴스가 증가된다.
상기 절연 패턴(56)은 상기 제1 및 제2 커패시터 구조물(50a, 50b)의 사이의 갭의 하부를 채우는 형상을 가질 수 있다. 상기 절연 패턴(56)은 상기 제1 및 제2 커패시터 구조물(50a, 50b) 사이에서 상기 제1 및 제2 커패시터 구조물(50a, 50b)을 지지한다. 상기 절연 패턴(56)이 구비됨으로써, 상기 제1 및 제2 커패시터 구조물(50a, 50b)이 기울어지거나 쓰러지는 것을 억제할 수 있다.
상기 절연 패턴(56)의 높이가 상기 제1 및 제2 커패시터 구조물(50a, 50b)의 수직 높이의 50%보다 낮으면, 상기 제1 및 제2 커패시터 구조물(50a, 50b)이 쓰러지는 것을 방지하기 어렵다. 상기 절연 패턴(56)의 높이가 상기 제1 및 제2 커패시터 구조물의 수직 높이의 90%보다 높으면, 상대적으로 에어갭이 감소되어 제1 및 제2 커패시터 구조물(50a, 50b) 사이의 누설 전류 및 기생 커패시턴스의 감소 효과가 낮다. 그러므로, 상기 절연 패턴(56)의 높이는 상기 제1 및 제2 커패시터 구조물(50a, 50b)의 수직 높이의 50 내지 90%일 수 있다. 보다 바람직하게는, 상기 절연 패턴(56)의 높이는 상기 제1 및 제2 커패시터 구조물(50a, 50b)의 수직 높이의 60 내지 80%일 수 있다.
상기 기판(10)의 절연 영역과 상기 절연 패턴(56) 사이에는 식각 저지막 패턴(12a)이 구비될 수 있다.
상기 플레이트 전극(66)은 돌출된 부위의 상기 상부 전극(60)의 상부면과 직접 접촉한다. 그러나, 상기 플레이트 전극(66)은 상기 절연 패턴(56) 상에 형성되어 있는 상부 전극(60)의 상부면과는 이격된다. 따라서, 상기 플레이트 전극(66)과 상기 절연 패턴(56) 상의 상부 전극(60) 사이에 에어갭(68)이 생성된다. 한편, 상기 플레이트 전극(66)은 상기 하부 전극(52a, 52b)과는 전기적으로 절연된다.
본 실시예의 경우, 상기 제1 및 제2 커패시터 구조물(50a, 50b)의 상부에는 저유전율을 갖는 에어로 채워진 에어갭(68)이 생성된다. 이와 같이, 상기 에어갭(68)이 생성됨에 따라 상기 제1 및 제2 커패시터 구조물들(50a, 50b)은 기생 커패시턴스 및 누설 전류가 감소된다.
상기 커패시터는 디램 소자의 셀 커패시터에 사용될 수 있다.
도 26 내지 도 29는 도 25에 도시된 반도체 소자의 제조 방법의 일 예를 설명하기 위한 단면도들이다.
도 26을 참조하면, 콘택 영역들 및 절연 영역이 포함되는 기판(10) 상에 제1 식각 저지막을 형성한다. 상기 제1 식각 저지막 상에 몰드 절연막(35)을 형성한다. 상기 몰드 절연막(35)은 제1 몰드 절연막(30), 제2 식각 저지막(32a) 및 제2 몰드 절연막(34)을 포함할 수 있다. 상기 제2 몰드 절연막(34) 상에 식각 마스크를 형성한다.
상기 식각 마스크를 이용하여 상기 제2 몰드 절연막(34), 제2 식각 저지막(32a), 제1 몰드 절연막(30) 및 제1 식각 저지막을 식각한다. 상기 식각 공정에 의해 상기 콘택 영역을 노출하는 홀들(51)을 형성한다. 또한, 상기 제1 식각 저지막이 식각되어 제1 식각 저지막 패턴(12a)이 된다. 상기 홀들(51)은 상부의 입구 부위로부터 아래로 갈수록 내부폭이 좁아지는 형상을 가질 수 있다. 상기 홀들(51)의 측벽은 일정 경사를 가질 수 있다.
상기 공정을 수행하면, 커패시터 구조물들이 형성되기 위한 홀들(51)이 형성된다. 본 실시예에서, 상기 홀들(51) 사이의 이격 거리는 상기 홀들(51)의 입구 부위의 직경에 대해서 한정되지 않는다.
도 27을 참조하면, 상기 홀들(51)의 측벽, 저면 및 상기 제2 몰드 절연막(34)의 상부면 프로파일을 따라 하부 전극막을 형성한다. 상기 하부 전극막의 일부분을 제거하여, 상기 홀들(51)의 측벽 및 저면에 실린더형의 하부 전극(52a, 52b)을 각각 형성한다.
상기 하부 전극(52a, 52b)을 형성하는 방법의 일 예로, 상기 하부 전극막을 형성한 다음, 상기 하부 전극막 내부에 희생막(54)을 형성한다. 상기 제2 식각 저지막이 노출되도록 상기 하부 전극막 및 희생막(54)을 연마한다.
도 28을 참조하면, 상기 제2 몰드 절연막(34) 및 희생막(54)을 식각한다. 이 후, 상기 제2 식각 저지막(32)을 식각한다. 상기 식각 공정을 수행하면, 상기 제1 몰드 절연막만 남게되어 절연 패턴(56)이 형성된다. 상기 식각 공정은 습식 식각 공정 또는 건식 식각 공정을 포함할 수 있다.
상기 절연 패턴(56)은 상기 하부 전극(52a, 52b)의 수직 높이의 50 내지 90%가 되도록 형성될 수 있다. 보다 바람직하게는, 상기 절연 패턴(56)은 상기 하부 전극(52a, 52b)의 수직 높이의 60 내지 80%가 되도록 형성될 수 있다.
이와같이, 상기 절연 패턴(56)은 상기 하부 전극을 지지한다. 그러므로, 상기 하부 전극들(52a, 52b)이 쓰러지거나 기울어지는 등의 문제가 감소된다.
도 29를 참조하면, 상기 하부 전극(52a, 52b) 및 상기 절연 패턴(56)의 표면 프로파일을 따라 유전막(58)을 형성한다. 상기 유전막(58)을 형성한 이 후에도, 상기 하부 전극(52a, 52b)의 실린더 내부 및 상기 절연 패턴(56) 위에는 공간이 남아있어야 한다.
상기 유전막(58) 상에 상부 전극(60)을 형성한다. 상기 상부 전극(60)은 상기 하부 전극(52)의 실린더 내부 공간을 완전히 채우도록 형성될 수 있다. 또한, 상기 상부 전극(60)은 상기 절연 패턴(56) 위에 내부 공간이 남아있도록 형성될 수 있다.
상기 공정을 수행하면, 상기 콘택 영역 상에는 하부 전극(52a, 52b), 유전막(58) 및 상부 전극(60)을 포함하는 제1 및 제2 커패시터 구조물들(50a, 50b)이 각각 형성된다.
다시, 도 25를 참조하면, 상기 상부 전극(60)의 일부 표면과 직접 접촉하면서 상기 절연 패턴(56) 상에 에어갭(68)이 생성되도록 제1 플레이트 전극막(62)을 형성한다. 상기 제1 플레이트 전극막(62)은 돌출된 부위의 상부 전극(60)의 상부면과 직접 접촉하고, 상기 절연 패턴(56) 상에 형성된 상부 전극(60) 표면과는 이격되는 형상을 갖는다.
상기 제1 플레이트 전극막(62)은 상기 절연 패턴 사이 부위를 채우지 않고 오버행이 발생되도록 형성되어야 한다. 따라서, 상기 제1 플레이트 전극막(62)은 스텝커버러지 특성이 양호하지 않은 조건으로 형성될 수 있다.
상기 제1 플레이트 전극막(62) 상에 제2 플레이트 전극막(64)을 형성한다. 따라서, 상기 상부 전극과 전기적으로 연결되는 플레이트 전극(66)이 형성된다.
설명한 것과 같이, 상기 반도체 소자는 서로 이웃하는 커패시터 구조물 사이의 적어도 일부분에 에어갭이 구비된다. 따라서, 상기 커패시터 구조물들의 누설 전류를 감소시킬 수 있다. 또한, 상기 커패시터 구조물은 상기 실린더형의 하부 전극의 내벽, 저면 및 외벽의 일부를 유효 표면적으로 사용한다. 그러므로, 커패시터 구조물의 커패시턴스를 증가시킬 수 있다.
상기 커패시터 형성 방법은 디램 소자의 커패시터의 제조 시에 동일하게 사용될 수 있다.
실시예 5
도 30은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 30을 참조하면, 상기 반도체 소자는 기판 상에서 서로 이웃하게 배치되는 제1 및 제2 커패시터 구조물(71a, 71b)과, 상기 제1 및 제2 커패시터 구조물들(71a, 71b) 사이의 갭 부위의 일부를 채우는 절연 패턴(76)과, 상기 절연 패턴(76) 위로 에어갭(84)을 생성시키면서 상기 제1 및 제2 커패시터 구조물(71a, 71b)의 상부 전극들을 연결시키는 플레이트 전극(82)을 포함한다.
상기 기판(100) 상에는 콘택 영역들 및 절연 영역이 구비될 수 있다. 예를들어, 상기 콘택 영역들은 콘택 플러그의 상부면일 수 있다. 또한, 상기 절연 영역은 층간 절연막의 상부면일 수 있다.
상기 제1 커패시터 구조물(71a)은 제1 하부전극(70a), 제1 유전막(72) 및 제1 상부전극(74)을 포함한다. 상기 제2 커패시터 구조물(71b)은 제2 하부 전극(70b), 제2 유전막(72) 및 제2 상부 전극(74)을 포함한다. 상기 제1 및 제2 커패시터 구조물(71a, 71b)은 서로 이웃하는 커패시터들을 구분하기 위한 것이므로, 실질적으로는 동일한 구성을 갖는다.
상기 제1 및 제2 하부 전극(70a, 70b)은 각각 독립된 패턴 형상을 갖는다. 그러나, 상기 제1 및 제2 유전막(72)은 서로 연결되는 하나의 유전막으로 형성된다. 또한, 상기 제1 및 제2 상부 전극(74)은 서로 연결되는 하나의 상부 전극으로 형성된다.
상기 제1 및 제2 하부 전극(70a, 70b) 은 필러 형상을 갖는다. 상기 제1 및 제2 하부 전극(70a, 70b)은 상기 콘택 영역들과 접촉될 수 있다.
상기 유전막(72)은 상기 제1 및 제2 하부 전극(70a, 70b)의 외벽 및 상기 제1 및 제2 하부 전극(70a, 70b)의 상부면 및 상기 기판(100)의 절연 영역을 따라 구비된다.
상기 상부 전극(74)은 상기 유전막(72)의 표면을 따라 구비된다. 상기 상부 전극(74)은 상기 제1 및 제2 하부 전극(70a, 70b)의 외벽 사이의 갭을 유지하도록 형성된다. 즉, 상기 상부 전극(74)은 상기 제1 및 제2 하부 전극(70a, 70b) 사이의 이격 거리의 1/2보다는 얇은 두께를 가질 수 있다. 따라서, 상기 상부 전극(74)은 상기 제1 및 제2 하부 전극(70a, 70b)이 형성된 부위에서 돌출되는 형상을 가질 수 있다.
상기 절연 패턴(76)은 상기 제1 및 제2 커패시터 구조물(71a, 71b)의 사이의 갭의 하부를 채우는 형상을 가질 수 있다. 상기 절연 패턴(76)은 상기 제1 및 제2 커패시터 구조물(71a, 71b) 사이에 위치하는 상부 전극(74) 상에 구비된다. 상기 절연 패턴(76)이 구비됨으로써, 상기 제1 및 제2 커패시터 구조물이 기울어지거나 쓰러지는 것을 억제할 수 있다.
상기 플레이트 전극(82)은 돌출된 부위의 상기 상부 전극(74)의 상부면과 직접 접촉한다. 또한, 상기 절연 패턴(76) 상에 형성되어 있는 상부 전극(74)의 상부면과 이격된다. 따라서, 상기 플레이트 전극(82)과 상기 절연 패턴(76)의 상부면 사이에 에어갭이 생성된다. 한편, 상기 플레이트 전극(82)은 상기 하부 전극(70a, 70b)과는 전기적으로 절연된다.
본 실시예의 경우, 상기 제1 및 제2 커패시터 구조물의 상부에는 저유전율을 갖는 에어로 채워진다. 그러므로, 상기 제1 및 제2 커패시터 구조물들은 기생 커패시턴스 및 누설 전류가 감소된다.
상기 커패시터는 디램 소자의 커패시터에 사용될 수 있다.
도 31 및 도 32는 도 30에 도시된 반도체 소자의 제조 방법의 일 예를 설명하기 위한 단면도들이다.
도 31을 참조하면, 콘택 영역들 및 절연 영역이 포함되는 기판(10) 상에 상기 콘택 영역들과 접촉하는 하부 전극들(70a, 70b)을 형성한다. 상기 하부 전극들(70a, 70b)은 필러 형상을 가질 수 있다.
상기 하부 전극(70a, 70b)을 형성하는 방법의 일 예로, 상기 기판(10) 상에 몰드 절연막을 형성한다. 상기 몰드 절연막의 일부를 식각하여 상기 콘택 영역을 노출하는 홀들을 형성한다. 이 후, 상기 홀들 내부에 도전막을 형성하고 이를 연마하여 필러 형상의 하부 전극들(70a, 70b)을 형성한다. 이 후, 상기 몰드 절연막을 모두 제거한다.
이와는 다른 예로, 상기 기판 상에 하부 전극막을 형성하고, 상기 하부 전극막을 패터닝하여 필러 형상의 하부 전극들(70a, 70b)을 형성할 수도 있다.
상기 하부 전극(70a, 70b)의 외벽 및 상기 기판(10)의 절연 영역을 따라 유전막(72)을 형성한다. 상기 유전막(72) 상에 상부 전극(74)을 형성한다. 따라서, 상기 콘택 영역 상에는 하부 전극(70a, 70b), 유전막(72) 및 상부 전극(74)을 포함하는 제1 및 제2 커패시터 구조물들(71a, 71b)이 각각 형성된다. 상기 제1 및 제2 커패시터 구조물들(71a, 71b) 사이에는 내부 공간이 남아있을 수 있다.
도 32를 참조하면, 상기 제1 및 제2 커패시터 구조물(71a, 71b) 사이에 위치하는 상부 전극(74)의 일부 표면 상에 절연 패턴(76)을 형성한다. 상기 절연 패턴(76)의 상부면은 상기 제1 및 제2 커패시터 구조물들(71a, 71b)의 상부면보다 낮은 높이를 가질 수 있다. 즉, 상기 절연 패턴(76)은 상기 제1 및 제2 커패시터 구조물들(71a, 71b)의 하부를 지지하는 형상을 가질 수 있다. 상기 절연 패턴(76) 사이에는 돌출된 부위의 상부 전극(74) 표면이 노출된다.
상기 절연 패턴(76)을 형성하기 위하여, 상기 제1 및 제2 커패시터 구조물(71a, 71b) 사이의 갭을 채우는 몰드 절연막을 형성한다. 다음에, 상기 몰드 절연막을 일부 두께만큼 식각한다.
다시, 도 30을 참조하면, 상기 돌출된 부위의 상부 전극(74) 표면과 접촉하면서 상기 절연 패턴(76) 상에 에어갭(84)이 생성되도록 제1 플레이트 전극막(78)을 형성한다. 따라서, 상기 제1 플레이트 전극막(78)은 스텝커버러지 특성이 양호하지 않은 조건으로 형성될 수 있다.
상기 제1 플레이트 전극막(78) 상에 제2 플레이트 전극막(80)을 형성한다. 따라서, 상기 상부 전극들과 전기적으로 연결되는 플레이트 전극(82)이 형성된다.
설명한 것과 같이, 상기 반도체 소자는 서로 이웃하는 커패시터 구조물 사이의 적어도 일부분에 에어갭이 구비된다. 따라서, 상기 커패시터 구조물들의 누설 전류를 감소시킬 수 있다.
상기 커패시터 구조의 형성 방법은 디램 소자의 커패시터의 제조 시에 동일하게 사용될 수 있다.
실시예 6
도 33은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 33을 참조하면, 상기 반도체 소자는 기판(10) 상에서 서로 이웃하게 배치되는 제1 및 제2 커패시터 구조물(91a, 91b)과, 상기 제1 및 제2 커패시터 구조물들(91a, 91b) 사이의 갭 부위의 일부를 채우는 절연 패턴(96)과, 상기 절연 패턴(96) 위로 에어갭을 생성시키면서 상기 제1 및 제2 커패시터 구조물(91a, 91b)의 상부 전극들(94a, 94b)을 연결시키는 플레이트 전극(82)을 포함한다.
상기 기판(100) 상에는 콘택 영역들 및 절연 영역이 구비될 수 있다. 예를들어, 상기 콘택 영역들은 콘택 플러그의 상부면일 수 있다. 또한, 상기 절연 영역은 층간 절연막의 상부면일 수 있다.
상기 제1 커패시터 구조물(91a)은 제1 하부 전극(90a), 제1 유전막(92a) 및 제1 상부 전극(94a)을 포함한다. 상기 제2 커패시터 구조물(91b)은 제2 하부 전극(90a), 제2 유전막(92b) 및 제2 상부 전극(94b)을 포함한다. 상기 제1 및 제2 커패시터 구조물(91a, 91b)은 서로 이웃하는 커패시터들을 구분하기 위한 것이다. 상기 제1 및 제2 커패시터 구조물(91a, 91b)은 각각 독립된 패턴 구조물 형상을 가지며, 실질적으로 동일한 적층 구조를 가질 수 있다.
상기 제1 하부전극(90a), 제1 유전막(92a) 및 제1 상부 전극(94a)은 순자적으로 적층된 스택 구조를 가질 수 있다. 상기 제2 하부 전극(90b), 제2 유전막(92b) 및 제2 상부 전극(94b)은 순자적으로 적층된 스택 구조를 가질 수 있다. 상기 제1 및 제2 하부 전극(90a, 90b)은 상기 콘택 영역들과 접촉될 수 있다.
상기 절연 패턴(96)은 상기 제1 및 제2 커패시터 구조물(91a, 91b)의 사이의 갭의 하부를 채우는 형상을 가질 수 있다. 상기 절연 패턴(96)은 상기 절연 영역의 기판(10) 상에 구비될 수 있다. 상기 절연 패턴(96)이 구비됨으로써, 상기 제1 및 제2 커패시터 구조물(91a, 91b)이 기울어지거나 쓰러지는 것을 억제할 수 있다. 상기 절연 패턴(96)은 상기 제1 및 제2 커패시터 구조물보다 낮은 높이를 갖는다.
상기 플레이트 전극(82)은 상기 제1 및 제2 상부 전극(94a, 94b)의 상부면과 직접 접촉한다. 또한, 상기 플레이트 전극(82)은 상기 절연 패턴(96) 상부면과 이격되면서 상기 절연 패턴(96) 상부면을 덮는다. 따라서, 상기 플레이트 전극(82)과 상기 절연 패턴(96)의 상부면 사이에 에어갭(98)이 생성된다. 한편, 상기 플레이트 전극(82)은 상기 하부 전극(90a)과는 전기적으로 절연된다.
본 실시예의 경우, 상기 제1 및 제2 커패시터 구조물의 상부에는 저유전율을 갖는 에어로 채워진다. 그러므로, 상기 제1 및 제2 커패시터 구조물들은 기생 커패시턴스 및 누설 전류가 감소된다.
도 34 및 도 35는 도 33에 도시된 반도체 소자의 제조 방법의 일 예를 설명하기 위한 단면도들이다.
도 34를 참조하면, 콘택 영역들 및 절연 영역이 포함되는 기판 상에 하부 전극막, 유전막 및 상부 전극막을 각각 형성한다.
상기 상부 전극막 상에 식각 마스크 패턴을 형성한다. 상기 식각 마스크 패턴을 이용하여, 상부 전극막, 유전막 및 하부 전극막을 순차적으로 식각함으로써 스택형 커패시터 구조물들을 형성한다. 이하에서는, 서로 이웃하는 커패시터 구조물을 각각 제1 및 제2 커패시터 구조물(91a, 91b)이라 하면서 설명한다. 상기 제1 및 제2 커패시터 구조물(91a, 91b)에 포함되는 제1 및 제2 하부 전극(90a, 90b)은 상기 콘택 영역들과 전기적으로 연결될 수 있다.
도 35를 참조하면, 상기 제1 및 제2 커패시터 구조물들(91a, 91b) 사이의 갭을 채우는 몰드 절연막을 형성한다. 이 후, 상기 몰드 절연막을 일부 두께만큼 식각하여 절연 패턴(96)을 형성한다. 상기 절연 패턴(96)의 상부면은 상기 제1 및 제2 커패시터 구조물(91a, 91b)의 상부면보다 낮은 두께를 갖도록 형성할 수 있다.
다시, 도 33을 참조하면, 제1 및 제2 상부 전극(94a, 94b)의 상부면과 접촉하면서 상기 절연 패턴(96) 상에 에어갭을 생성하도록 제1 플레이트 전극막(78)을 형성한다. 따라서, 상기 제1 플레이트 전극막(78)은 스텝커버러지 특성이 양호하지 않은 조건으로 형성될 수 있다.
상기 제1 플레이트 전극막(78) 상에 제2 플레이트 전극막(80)을 형성한다.
설명한 것과 같이, 상기 반도체 소자는 서로 이웃하는 커패시터 구조물 사이의 적어도 일부분에 에어갭이 구비된다. 따라서, 상기 커패시터 구조물들의 누설 전류를 감소시킬 수 있다.
상기 커패시터 형성 방법은 디램 소자의 커패시터의 제조 시에 동일하게 사용될 수 있다.
실시예 7
도 36은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 36을 참조하면, 상기 반도체 소자는 기판(10) 상에서 서로 이웃하게 배치되는 제1 및 제2 커패시터 구조물(50a, 50b)과, 상기 제1 및 제2 커패시터 구조물들(50a, 50b) 사이의 갭 부위의 일부를 채우는 절연 패턴(56)과, 상기 절연 패턴(56) 위로 에어갭을 생성시키면서 상기 제1 및 제2 커패시터 구조물(50a, 50b)의 상부 전극들(60)과 연결되는 플레이트 전극(66)을 포함한다.
상기 제1 커패시터 구조물(50a)은 제1 하부전극(52a), 제1 유전막(58) 및 제1 상부전극(60)을 포함한다. 상기 제2 커패시터 구조물(50b)은 제2 하부 전극(52b), 제2 유전막(58) 및 제2 상부 전극(60)을 포함한다. 상기 제1 및 제2 커패시터 구조물(50a, 50b)은 서로 이웃하는 커패시터들을 구분하기 위한 것이며, 실질적으로 동일한 구성을 갖는다.
상기 제1 및 제2 하부 전극(52a, 52b)은 각각 독립된 패턴 형상을 갖는다. 그러나, 상기 제1 및 제2 유전막(58)은 구분되지 않고 서로 연결되는 하나의 유전막(58)으로 형성된다. 또한, 상기 제1 및 제2 상부 전극(60)은 구분되지 않고 서로 연결되는 하나의 상부 전극(60)으로 형성된다.
상기 제1 및 제2 하부 전극(52a, 52b)은 하부에 해당하는 제1 부분(51a)과 상부에 해당하는 제2 부분(51b)을 각각 포함하며, 상기 제1 및 제2 부분(51a, 51b)은 서로 다른 형상을 갖는다. 즉, 상기 제1 부분(51a)은 필러 형상을 갖고, 상기 제2 부분(51b)은 실린더 형상을 갖는다. 상기 제2 부분(51b)에 해당하는 실린더형의 전극 하부면은 상기 제1 부분(51a)의 필러 상부면과 접촉한다.
상기 절연 패턴(56)은 상기 제1 부분(51a)의 외벽 사이에 구비된다. 상기 절연 패턴(56)의 상부면은 상기 제1 부분(51a)의 상부면보다 낮게 위치한다. 상기 절연 패턴(56)은 상기 제1 부분(51a)의 외벽의 하부에 구비되어 상기 제1 부분(51a)을 지지한다. 따라서, 상기 제1 부분(51a)의 상부 및 제2 부분(51b)에는 상기 절연 패턴(56)이 형성되지 않는다. 상기 절연 패턴(56)은 실리콘 산화물을 포함할 수 있다.
상기 유전막(58)은 상기 제2 부분(51b)의 내벽 및 외벽과 상기 제1 부분(51a)의 상부 외벽 및 상기 절연 패턴(56)의 상부면을 따라 구비된다.
상기 상부 전극(60)은 상기 유전막(58)의 표면을 따라 구비된다. 상기 상부 전극(60)은 상기 제2 부분(51b)의 실린더 내부를 채우는 형상을 가질 수 있다. 그러나, 이와는 다른 예로, 상기 상부 전극(60)은 상기 제2 부분(51b)의 실린더 내부의 일부만을 채우는 형상을 가질 수도 있다.
또한, 상기 상부 전극(60)은 상기 제1 부분(51a)의 상부의 외벽과 대향할 수 있다.
상기 상부 전극은(60)은 상기 절연 패턴(56) 위로 상기 제1 및 제2 커패시터 구조물(50a, 50b) 사이에 공간이 남아있도록 상기 하부 전극(52a, 52b) 외벽을 따라 컨포멀하게 형성될 수 있다. 즉, 상기 상부 전극(60)은 상기 제1 및 제2 커패시터 구조물(50a, 50b) 사이에 위치하는 절연 패턴(56)의 수평 방향의 폭의 1/2보다는 얇은 두께를 가질 수 있다.
상기 절연 패턴(56) 하부에는 식각 저지막 패턴(12a)이 구비될 수 있다.
상기 플레이트 전극(66)은 상대적으로 돌출된 부위의 상기 상부 전극(60)의 상부면과 직접 접촉한다. 그러나, 상기 플레이트 전극(66)은 상기 절연 패턴(56) 상에 형성되어 있는 상부 전극(60)의 상부면과는 이격된다. 따라서, 상기 플레이트 전극(66)과 상기 절연 패턴(56) 상의 상부 전극(60) 사이에 에어갭(68)이 생성된다. 한편, 상기 플레이트 전극(66)은 상기 하부 전극(52a, 52b)과는 전기적으로 절연된다. 상기 플레이트 전극은 제1 플레이트 전극막(66a) 및 제2 플레이트 전극막(66b)이 적층된 구조를 가질 수 있다.
상기 제1 및 제2 커패시터 구조물(50a, 50b)의 사이에 에어갭(68)이 생성됨에 따라 상기 제1 및 제2 커패시터 구조물들(50a, 50b)은 기생 커패시턴스 및 누설 전류가 감소된다.
상기 커패시터는 디램 소자의 셀 커패시터에 사용될 수 있다.
상기 예시적인 실시예들에 따른 반도체 소자는 컴퓨팅 시스템과 같은 다양한 형태의 시스템들에 적용될 수 있다.
도 37은 예시적인 실시예들에 따른 시스템의 개략적인 구성을 나타내는 블록도이다.
도 37을 참조하면, 시스템(400)은 시스템 버스에 전기적으로 연결된 마이크로프로세서(CPU)(420), 램(RAM)(430), 사용자 인터페이스(USER INTERFACE)(440), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(MODEM)(450) 및 메모리 시스템(410)을 포함할 수 있다. 메모리 시스템(410)은 메모리 소자(412)와 메모리 컨트롤러(411)를 포함할 수 있다. 메모리 소자(412)는 상술한 예시적인 실시예들에 따른 반도체 소자 또는 디램 소자를 포함할 수 있다. 메모리 컨트롤러(411)는 메모리 소자(412)를 제어할 수 있도록 구성된다. 메모리 소자(412)와 메모리 컨트롤러(411)의 결합에 의해 메모리 시스템(410)은 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있다. 상기 시스템(400)이 모바일 장치인 경우, 컴퓨팅 시스템(400)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 도시되지 않았지만, 예시적인 실시예들에 따른 시스템(400)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수도 있다.
본 발명에 의하면, 기울어지거나 쓰러지는 불량이 감소되는 커패시터가 제공된다. 또한, 커패시턴스가 증가되고 누설 전류가 감소되는 커패시터가 제공된다. 상기 커패시터는 다양한 반도체 소자에 이용될 수 있다.
10, 100 : 기판 12a, 118 : 식각 저지막 패턴
14b : 절연 패턴 16 : 홀
18a, 18b, 122 : 하부 전극
20a, 20b, 124 : 유전막 패턴 22a, 22b, 126 : 상부 전극
24a, 24b, 128a, 128b : 제1 및 제2 커패시터 구조물
26, 130 : 에어갭 28, 136 : 플레이트 전극
108 : 제1 콘택 플러그 110 : 비트 라인
116 : 제2 콘택 플러그 120 : 몰드 절연막
120a, 121a : 제1 절연 패턴 120b, 121b : 제2 절연 패턴

Claims (20)

  1. 기판 상에 구비되고, 제1 하부 전극, 제1 유전막 및 제1 상부 전극을 포함하는 제1 커패시터 구조물;
    상기 기판 상에서 상기 제1 커패시터와 이웃하게 배치되고, 제2 하부 전극, 제2 유전막 및 제2 상부 전극을 포함하는 제2 커패시터 구조물; 및
    상기 제1 및 제2 커패시터 구조물 사이 부위의 상부에는 에어갭이 생성되고 상기 제1 및 제2 커패시터 구조물의 하부를 지지하도록, 상기 제1 및 제2 커패시터 구조물 사이 부위의 적어도 일부를 채우는 절연 패턴을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 절연 패턴 위로 에어갭을 생성시키면서 상기 절연 패턴과 상기 제1 및 제2 상부 전극을 덮고, 상기 제1 및 제2 하부 전극과는 절연되고, 상기 제1 및 제2 상부 전극과는 전기적으로 연결되는 플레이트 전극을 더 포함하는 반도체 소자.
  3. 제2 항에 있어서, 상기 플레이트 전극은 적어도 1층의 플레이트 전극막을 포함하는 반도체 소자.
  4. 제1 항에 있어서, 상기 제1 및 제2 상부 전극은 서로 이격되고 각각 독립된 패턴 형상을 갖는 반도체 소자.
  5. 제1 항에 있어서, 상기 제1 및 제2 커패시터 구조물은 동일한 형상을 갖고,
    상기 제1 하부 전극과 제1 유전막의 제1 적층 구조와 상기 제2 하부 전극과 제2 유전막의 제2 적층 구조는 각각 실린더 형상을 갖고, 상기 제1 및 제2 상부 전극은 상기 제1 및 제2 적층 구조의 실린더 내부를 채우는 형상을 갖는 반도체 소자.
  6. 제5 항에 있어서, 상기 제1 및 제2 상부 전극의 상부면은 각각 상기 제1 및 제2 하부 전극의 상부면보다 상부로 더 돌출되고, 제1 및 제2 커패시터 구조물의 상부면에는 상기 제1 및 제2 유전막 및 제1 및 제2 상부 전극이 노출되는 반도체 소자.
  7. 제5 항에 있어서, 상기 제1 및 제2 커패시터 구조물 각각의 상부면의 폭은 상기 제1 및 제2 커패시터 구조물 사이의 최소 이격 거리보다 넓은 반도체 소자.
  8. 제7 항에 있어서, 상기 제1 및 제2 커패시터 구조물 각각의 상부면의 폭은 상기 제1 및 제2 커패시터 구조물 사이의 최소 이격 거리의 2 내지 10배 더 넓은 반도체 소자.
  9. 제5 항에 있어서, 상기 제1 및 제2 하부 전극은 각각 하부로 갈수록 내부폭이 좁은 실린더 형상을 갖는 반도체 소자.
  10. 제1 항에 있어서, 상기 절연 패턴은 실리콘 질화물보다 낮은 유전율을 갖는 절연 물질을 포함하는 반도체 소자.
  11. 제1 항에 있어서, 상기 절연 패턴은 상기 제1 및 제2 커패시터 구조물의 사이의 하부로부터 상부 방향으로 부분적으로 채워지고, 상기 절연 패턴의 높이는 상기 제1 및 제2 커패시터 구조물의 높이의 50 내지 90%인 반도체 소자.
  12. 제1 항에 있어서, 상기 기판에는 상기 제1 및 제2 커패시터 구조물이 형성되지 않는 영역이 더 포함되고, 상기 제1 및 제2 커패시터 구조물이 구비되지 않는 영역 상에는 상기 제1 및 제2 커패시터 구조물과 동일한 높이의 절연 패턴이 더 구비되는 반도체 소자.
  13. 기판 상에, 서로 이웃하는 제1 및 제2 홀들을 포함하는 몰드 절연 패턴을 형성하는 단계;
    상기 제1 홀들 내부에 제1 하부 전극, 제1 유전막 및 제1 상부 전극을 포함하는 제1 커패시터 구조물을 형성하는 단계;
    상기 제2 홀들 내부에 제2 하부 전극, 제2 유전막 및 제2 상부 전극을 포함하는 제2 커패시터 구조물을 형성하는 단계;
    상기 제1 및 제2 커패시터 구조물 사이의 몰드 절연 패턴을 일부 식각하여 절연 패턴을 형성하는 단계; 및
    상기 절연 패턴 위로 에어갭을 생성시키면서 상기 절연 패턴, 상기 제1 및 제2 상부 전극의 최상부면을 덮고, 상기 제1 및 제2 하부 전극과는 절연되면서, 상기 제1 및 제2 상부 전극을 전기적으로 연결시키는 플레이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  14. 제13 항에 있어서, 상기 제1 및 제2 커패시터 구조물을 형성하는 단계는,
    상기 제1 및 제2 홀들 및 상기 몰드 절연 패턴 표면을 따라 하부 전극막을 형성하는 단계;
    상기 하부 전극막의 상부를 일부 두께만큼 식각하여 실린더형의 제1 및 제2 하부 전극을 형성하는 단계;
    상기 제1 및 제2 하부 전극 및 몰드 절연 패턴 상에 유전막을 형성하는 단계;
    상기 유전막 상에 상기 제1 및 제2 홀들 내부를 완전하게 채우는 상부 전극막을 형성하는 단계; 및
    상기 몰드 절연 패턴 상부면이 노출되도록 상기 상부 전극막 및 유전막을 평탄화하여 상기 제1 홀들 내부에 제1 유전막 및 제1 상부 전극과, 상기 제2 홀들 내부에 제2 유전막 및 제2 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  15. 제13 항에 있어서, 상기 몰드 절연 패턴을 일부 식각하는 공정은 건식 식각 공정 또는 습식 식각 공정을 포함하는 반도체 소자의 제조 방법.
  16. 제13 항에 있어서, 상기 몰드 절연 패턴을 일부 식각하기 이 전에, 상기 제1 및 제2 커패시터 구조물이 형성되지 않은 부위의 상기 몰드 절연 패턴의 상부를 덮는 마스크 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  17. 제13 항에 있어서, 상기 절연 패턴은 상기 제1 및 제2 커패시터 구조물의 높이의 60 내지 80%의 높이를 갖도록 형성하는 반도체 소자의 제조 방법.
  18. 제13 항에 있어서, 상기 제1 및 제2 홀들의 내부폭은 상기 제1 및 제2 홀들 사이의 최소 이격 거리보다 넓게 되도록 형성하는 반도체 소자의 제조 방법.
  19. 제13 항에 있어서, 상기 몰드 절연 패턴은 실리콘 질화물보다 낮은 유전율을 갖는 절연 물질을 사용하여 형성하는 반도체 소자의 제조 방법.
  20. 제13 항에 있어서, 상기 플레이트 전극을 형성하는 단계는,
    상기 절연 패턴 위로 에어갭을 생성되도록 상기 제1 및 제2 상부 전극 사이를 채우지 않으면서 상기 제1 및 제2 상부 전극과 접촉하도록 제1 증착 조건으로 제1 플레이트 전극막을 형성하는 단계;
    상기 제1 플레이트 전극막 상에 상기 제1 증착 조건보다 스텝커버러지 특성이 양호한 제2 증착 조건으로 제2 플레이트 전극막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170039904A (ko) * 2015-10-02 2017-04-12 삼성전자주식회사 커패시터를 갖는 반도체 장치 및 이의 제조 방법
US10020360B1 (en) 2017-01-06 2018-07-10 Micron Technology, Inc. Integrated memory

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102057073B1 (ko) * 2013-07-26 2019-12-18 에스케이하이닉스 주식회사 트렌치 내부에 배치되는 비트라인 구조물을 구비하는 반도체 소자, 이를 포함하는 패키지, 모듈 및 시스템
JP2015211108A (ja) * 2014-04-25 2015-11-24 ルネサスエレクトロニクス株式会社 半導体装置
US9401305B2 (en) * 2014-11-05 2016-07-26 Sandisk Technologies Llc Air gaps structures for damascene metal patterning
US9847249B2 (en) * 2014-11-05 2017-12-19 Sandisk Technologies Llc Buried etch stop layer for damascene bit line formation
US10388564B2 (en) 2016-01-12 2019-08-20 Micron Technology, Inc. Method for fabricating a memory device having two contacts
US10355002B2 (en) * 2016-08-31 2019-07-16 Micron Technology, Inc. Memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
CN108231769B (zh) * 2016-12-22 2019-08-23 联华电子股份有限公司 半导体元件及其制作方法
CN110192280A (zh) 2017-01-12 2019-08-30 美光科技公司 存储器单元、双晶体管单电容器存储器单元阵列、形成双晶体管单电容器存储器单元阵列的方法及用于制造集成电路的方法
CN109037444B (zh) * 2017-06-09 2022-01-04 华邦电子股份有限公司 电容器结构及其制造方法
US10818729B2 (en) * 2018-05-17 2020-10-27 Macronix International Co., Ltd. Bit cost scalable 3D phase change cross-point memory
US20200052067A1 (en) * 2018-08-13 2020-02-13 Nanya Technology Corporation Semiconductor structure and method for preparing the same
US10879343B2 (en) * 2018-10-31 2020-12-29 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of making
US11217588B2 (en) * 2019-07-03 2022-01-04 Micron Technology, Inc. Integrated assemblies comprising voids between active regions and conductive shield plates, and methods of forming integrated assemblies
US11152253B2 (en) * 2020-01-10 2021-10-19 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Semiconductor structure and method for fabricating the same
US11393896B2 (en) * 2020-01-17 2022-07-19 Murata Manufacturing Co., Ltd. Semiconductor device and module
CN113314669B (zh) * 2020-02-27 2022-06-10 长鑫存储技术有限公司 双面电容结构及其形成方法
CN114496927A (zh) * 2020-10-26 2022-05-13 长鑫存储技术有限公司 半导体结构及其形成方法
JP2022148059A (ja) * 2021-03-24 2022-10-06 キオクシア株式会社 メモリデバイス及びメモリデバイスの製造方法
KR20230068137A (ko) * 2021-11-10 2023-05-17 삼성전자주식회사 반도체 장치
US20230360979A1 (en) * 2022-05-03 2023-11-09 Nanya Technology Corporation Test structure for use in dynamic random access memory and manufacturing method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6165839A (en) * 1998-06-08 2000-12-26 Taiwan Semiconductor Manufacturing Company Process to fabricate a cylindrical, capacitor structure under a bit line structure for a dynamic random access memory cell
US6501120B1 (en) * 2002-01-15 2002-12-31 Taiwan Semiconductor Manufacturing Company, Ltd Capacitor under bitline (CUB) memory cell structure employing air gap void isolation
US20050191820A1 (en) * 2004-02-26 2005-09-01 Taiwan Semiconductor Manufacturing Co. Method for making improved bottom electrodes for metal-insulator-metal crown capacitors
US7452783B2 (en) * 2004-11-25 2008-11-18 Samsung Electronics Co., Ltd. Capacitor for a semiconductor device and method of forming the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100319884B1 (ko) 1999-04-12 2002-01-10 윤종용 반도체소자의 커패시터 및 그 제조방법
JP2001313379A (ja) * 2000-04-28 2001-11-09 Nec Corp 半導体メモリの製造方法及び容量素子の製造方法
US6486025B1 (en) * 2002-01-14 2002-11-26 Taiwan Semiconductor Manufacturing Co., Ltd Methods for forming memory cell structures
JP2004165405A (ja) 2002-11-13 2004-06-10 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
KR20040093300A (ko) 2003-04-29 2004-11-05 주식회사 하이닉스반도체 반도체 메모리 소자의 캐패시터 제조방법
KR100703833B1 (ko) 2003-06-30 2007-04-05 주식회사 하이닉스반도체 이중 유전막을 구비한 캐패시터의 제조 방법
KR100560633B1 (ko) * 2004-08-16 2006-03-17 삼성전자주식회사 커패시터 제조 방법
US7449739B2 (en) 2006-01-25 2008-11-11 Infineon Technologies Ag Storage capacitor for semiconductor memory cells and method of manufacturing a storage capacitor
KR101168389B1 (ko) 2006-06-28 2012-07-25 에스케이하이닉스 주식회사 반도체 소자의 제조 방법
KR100865726B1 (ko) 2007-07-02 2008-10-29 주식회사 하이닉스반도체 필라형 스토리지전극을 구비한 캐패시터 및 그 제조 방법
JP2009141073A (ja) 2007-12-05 2009-06-25 Elpida Memory Inc 半導体装置の製造方法及び半導体装置
KR101152821B1 (ko) 2008-01-08 2012-06-12 에스케이하이닉스 주식회사 반도체 소자의 캐패시터 형성방법
US8084323B2 (en) 2009-12-17 2011-12-27 Nanya Technology Corporation Stack capacitor of memory device and fabrication method thereof
TWI440140B (zh) 2011-01-31 2014-06-01 Inotera Memories Inc 記憶體電容結構與其製作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6165839A (en) * 1998-06-08 2000-12-26 Taiwan Semiconductor Manufacturing Company Process to fabricate a cylindrical, capacitor structure under a bit line structure for a dynamic random access memory cell
US6501120B1 (en) * 2002-01-15 2002-12-31 Taiwan Semiconductor Manufacturing Company, Ltd Capacitor under bitline (CUB) memory cell structure employing air gap void isolation
US20050191820A1 (en) * 2004-02-26 2005-09-01 Taiwan Semiconductor Manufacturing Co. Method for making improved bottom electrodes for metal-insulator-metal crown capacitors
US7452783B2 (en) * 2004-11-25 2008-11-18 Samsung Electronics Co., Ltd. Capacitor for a semiconductor device and method of forming the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170039904A (ko) * 2015-10-02 2017-04-12 삼성전자주식회사 커패시터를 갖는 반도체 장치 및 이의 제조 방법
US10020360B1 (en) 2017-01-06 2018-07-10 Micron Technology, Inc. Integrated memory
WO2018128758A1 (en) * 2017-01-06 2018-07-12 Micron Technology, Inc. Integrated memory, integrated assemblies, and methods of forming memory arrays
US10475697B2 (en) 2017-01-06 2019-11-12 Micron Technology, Inc. Integrated memory, integrated assemblies, and methods of forming memory arrays
US10770343B2 (en) 2017-01-06 2020-09-08 Micron Technology, Inc. Methods of forming memory arrays
US11107724B2 (en) 2017-01-06 2021-08-31 Micron Technology, Inc. Methods of forming integrated assemblies

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US9330960B2 (en) 2016-05-03
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