CN113540089A - 半导体元件及其制造方法 - Google Patents

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Abstract

本发明实施例提供一种半导体元件及其制造方法。半导体元件包括有源区域、位线、电容接触结构、导电环以及存储电容。有源区域形成在衬底中。位线和电容接触结构设置于衬底上且与有源区域电性连接。位线与电容接触结构彼此侧向分离，且位线的顶面低于电容接触结构的顶面。导电环围绕电容接触结构的顶部。存储电容设置于电容接触结构及导电环上，且电性连接于电容接触结构与导电环。

Description

半导体元件及其制造方法
技术领域
本发明实施例涉及一种半导体元件及其制造方法，尤其涉及一种动态随机存取存储器元件及其制造方法。
背景技术
动态随机存取存储器(dynamic random access memory，DRAM)是一种广泛应用的半导体存储元件。DRAM集成电路的存储器胞元包括场效晶体管和存储电容。场效晶体管的栅极连接到字线，而场效晶体管的源极、漏极则分别连接到位线及存储电容。为了在不过度缩小DRAM集成电路中相邻存储电容之间的间距的情况下提高存储电容的面积(也就是提高存储电容的电容值)，存储电容可相对于其下方的电容接触结构而位移一特定距离。然而，此存储电容的位移可能造成存储电容和位线的交叠，而可能导致发生于此两者之间的击穿效应(punch through effect)。
发明内容
本发明实施例提供一种DRAM元件及其制造方法，可避免位线和存储电容之间的击穿效应。
本发明的半导体元件包括有源区域、位线、电容接触结构、导电环以及存储电容。有源区域形成在衬底中。位线和电容接触结构设置于衬底上且与有源区域电性连接。位线与电容接触结构彼此侧向分离，且位线的顶面低于电容接触结构的顶面。导电环围绕电容接触结构的顶部。存储电容设置于电容接触结构及导电环上，且电性连接于电容接触结构与导电环。
本发明的存储器元件的制造方法包括：在衬底上形成有源区域；在衬底上形成位线与电容接触结构，其中位线与电容接触结构彼此侧向分离，位线与电容接触结构电性连接于有源区域，且位线的顶面低于电容接触结构的顶面；形成围绕电容接触结构的顶部的导电环；以及在电容接触结构与导电环上形成存储电容。
基于上述，通过设置环绕电容接触结构的顶部的导电环，导电环可保护位于其下方的构件，以使其免于在形成存储电容的期间受到损害。因此，可避免电荷经由导电环下方的此些构件而击穿至下方的位线，而可提高半导体元件的可靠度。再者，通过在电容接触结构的顶部周围设置导电环，可扩大存储电容能着陆(land over)的导电区域。据此，增加存储电容与电容接触结构之间的接触裕度(contact margin)。此外，由于可通过自对准图案化工艺来形成导电环，因此不需要进行额外的微影工艺。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
当结合附图阅读时，从以下详细描述最好地理解本揭示的各方面。应注意，根据业界中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起见，可以任意增大或减小各种特征的尺寸。
图1是依照本发明一实施例的半导体元件的制造方法的流程图；
图2A至图2K是图1所示的半导体元件的制造方法中各阶段的结构的上视示意图；
图3A至图3K分别为图2A至图2K的线X-X’的剖视示意图。
具体实施方式
图1是依照本发明一实施例的半导体元件的制造方法的流程图。图2A至图2K是图1所示的半导体元件的制造方法中各阶段的结构的上视示意图。图3A至图3K分别为图2A至图2K的线X-X’的剖视示意图。
请参照图1与图2A，进行步骤S100，以形成场效晶体管T、电容接触结构CC、字线WL以及位线BL。在一实施例中，字线WL沿方向D1延伸，而位线BL沿交错于方向D1的方向D2延伸。举例而言，方向D1可垂直于方向D2。至少一场效晶体管T交叠于一有源区域AA。举例而言，如图2A所示，两个场效晶体管T形成于同一有源区域AA的范围内。举例而言，有源区域AA可为设置于衬底S中的掺杂区(如图3A所示)，且场效晶体管T为埋入式场效晶体管。尽管在图2A中仅描绘出单一有源区域AA，实际上衬底S中形成有多个有源区域AA(如图3A所示)。多个有源区域AA彼此分离，并沿交错于方向D1及方向D2的方向D3延伸。在一实施例中，方向D2与方向D3之间的夹角为20°至40°。场效晶体管T的栅极(未示出)交叠且电性连接于其中一条字线WL。在一实施例中，字线WL可为埋入式字线且形成在衬底S(如图3A所示)内。此外，场效晶体管T的源极与漏极(未示出)中的一者交叠且电性连接于一条位线BL，而另一者交叠且电性连接于一个电容接触结构CC。
电容接触结构CC经配置以电性连接于场效晶体管T以及在后续步骤中所形成的存储电容SC(如图2K和图3K所示)之间。在一实施例中，多个电容接触结构CC可阵列排列，而具有沿方向D1延伸的列与沿方向D2延伸的行。在一实施例中，每一行的电容接触结构CC至少部分地交叠于一字线WL。在替代实施例中，电容接触结构CC并未交叠于字线WL。另一方面，每一行的电容接触结构CC位于一位线BL一旁，且并未与其电性连接。此外，在一实施例中，电容接触结构CC的上视图形实质上为矩形。然而，本领域技术人员可根据设计需求改变电容接触结构CC的上视图形，本发明并不以此为限。
在一实施例中，每行的电容接触结构CC形成于一条隔离结构IS中。隔离结构IS可包括多个接触结构间隔离结构IS1以及多个隔离壁IS2。沿着行方向(亦即方向D2)来看，接触结构间隔离结构IS1位于相邻的电容接触结构CC之间，隔离壁IS2沿着多个电容接触结构CC及多个接触结构间隔离结构IS1的彼此相对的侧壁而延伸。如此一来，在行方向(亦即方向D2)上相邻的电容接触结构CC通过接触结构间隔离结构IS1而彼此间隔开。此外，沿着列方向(亦即方向D1)来看，电容接触结构CC通过隔离壁IS2而与与其相邻的位线BL彼此间隔开。在一实施例中，接触结构间隔离结构IS1与隔离壁IS2的材料分别包括氮化硅，氧化硅，氮氧化硅，低介电常数(介电常数低于4)介电材料或其组合。在另一实施例中，隔离壁IS2可为多层结构，例如是氧化物-氮化物-氧化物(oxide/nitride/oxide，ONO)多层结构。此外，在其他实施例中，隔离壁IS2中具有空气间隙。
图3A是沿图2A的线X-X’的剖视示意图。请参照图2A与图3A，多个沟渠隔离结构TI形成于衬底S中。沟渠隔离结构TI经配置以使多个有源区域AA彼此隔离。沟渠隔离结构TI由衬底S的顶面向下延伸。在一实施例中，多个沟渠隔离结构TI可为浅沟渠隔离结构、深沟渠隔离结构或其组合。另外，在一实施例中，沟渠隔离结构TI的材料包括氧化硅或其他绝缘材料。
隔离结构IS包括形成于衬底S上的多个接触结构间隔离结构IS1及多个隔离壁IS2。电容接触结构CC及位线BL可视为设置于隔离结构IS中。此外，电容接触结构CC与位线BL电性连接于位于衬底S中的有源区域AA，以使电容接触结构CC与位线BL可分别电性连接到设置于有源区域AA中的场效晶体管T的源极与漏极(未示出)。如图3A所示，多个电容接触结构CC与多条位线BL沿着列方向(亦即方向D1)而交替地排列，且隔离壁IS2设置于相邻的电容接触结构CC与位线BL之间。在一实施例中，位线接触结构BC设置于且电性连接于有源区域AA与位线BL之间。位线BL与其下方的位线接触结构BC位于相邻的隔离壁IS2之间。在一实施例中，位线BL与其下方的位线接触结构BC位于且实体接触于相邻的隔离壁IS2之间。此外，位线BL的侧壁可实质上共面于下方的位线接触结构BC的侧壁。在一实施例中，多个位线接触结构BC分别包括导电结构CS1及覆盖于导电结构CS1的顶面上的阻障层BR1。另一方面，在一实施例中，多个电容接触结构CC分别包括导电结构CS2及覆盖导电结构CS2的底面及侧面的阻障层BR2。除此之外，在一实施例中，多个接触插塞CP分别设置于一电容接触结构CC与衬底之间。多个接触插塞CP分别电性连接于一电容接触结构CC与衬底S中的一有源区域AA之间。电容接触结构CC及其下方的接触插塞CP位于相邻的隔离壁IS2之间。在一实施例中，电容接触结构CC及其下方的接触插塞CP实体接触于相邻的间隔壁IS2之间。此外，电容接触结构CC的侧壁可实质上共面于其下方的接触插塞CP的侧壁。再者，在一实施例中，可在接触插塞CP与电容接触结构CC之间设置金属硅化物层MS。在一实施例中，位线BL及接触插塞CP的材料可包括多晶硅。导电结构CS1及导电结构CS2的材料包括可包括钨，而阻障层BR1及阻障层BR2的材料可包括氮化钛、氮化钽、钛钨合金、其类似者或其组合。此外，此金属硅化物层MS的材料可包括硅化钴、硅化钨、硅化钛、硅化钽、其类似者或其组合。
在一实施例中，位线接触结构BC的导电结构CS1纵向地延伸至衬底S中的有源区域AA内。多个导电结构CS1的延伸部分分别位于相邻的沟渠隔离结构TI之间。此外，在一实施例中，一些导电结构CS1的延伸部分相对于其他导电结构CS1的延伸部分而沿着行方向(亦即方向D2)而偏移。在此实施例中，如图3A所示，一些导电结构CS1的延伸部分并未显示于线X-X’的剖视示意图(例如是中央的导电结构CS1)。另一方面，在一实施例中，接触插塞CP亦延伸至衬底S中的有源区域AA内。多个接触插塞CP的延伸部分以及多个位线接触结构BC的导电结构CS1的延伸部分沿着列方向(亦即方向D1)交替地排列。在一实施例中，接触插塞CP延伸至有源区域AA与沟渠隔离结构TI中。在此实施例中，接触插塞CP交叠于沟渠隔离结构TI，而可缩短相邻接触插塞CP与导电结构CS1之间的间距。
在一实施例中，于衬底S中形成多个隔离壁IS3，且此些隔离壁IS3分别设置于接触插塞CP与相邻导电结构CS1的延伸部分之间。在一实施例中，多个隔离壁IS3分别实体接触于接触插塞CP的延伸部分及导电结构CS1的延伸部分在衬底S上的隔离壁IS2的一部分以及设置于衬底S中的隔离壁IS3均位于相邻的接触插塞CP与位线接触结构BC之间，且隔离壁IS3交叠于隔离壁IS2。在一实施例中，隔离壁IS3可设置于沟渠隔离结构TI中，且横向延伸至相邻的有源区域AA中。此外，在一实施例中，隔离壁IS3的底面低于接触插塞CP与导电结构CS1的底面。隔离壁IS3的材料可包括氮化硅、氧化硅、氮氧化硅、低介电常数(介电常数低于4)介电材料或其组合。在特定实施例中，隔离壁IS3可为多层结构，例如是ONO多层结构。在其他实施例中，隔离壁IS3中具有空气间隙。
在一实施例中，衬垫层PL设置于隔离结构IS与衬底S之间。在此实施例中，接触插塞CP与位线接触结构BC的导电结构CS1可视为穿过衬垫层PL而延伸至衬底S中。衬垫层PL的材料可包括氧化硅、氮化硅、其类似者或其组合。再者，在一实施例中，位线BL的顶面低于电容接触结构CC的顶面，且第一介电结构DS1和第二介电结构DS2分别位于由相邻隔离壁IS2的侧壁与位线BL的顶面所定义出的凹槽中。第二介电结构DS2堆叠在第一介电结构DS1之上。如图2A和图3A所示，第一介电结构DS1和第二介电结构DS2也可视为具有其中设置有电容接触结构CC与隔离结构IS的多个沟渠。如图3A所示，第二介电结构DS2、隔离壁IS2以及电容接触结构CC的顶面实质上共面。在一实施例中，第二介电结构DS2相对于第一介电结构DS1具有足够的刻蚀选择比。举例而言，第二介电结构DS2的材料可包括氮化硅，而第一介电结构DS1的材料可包括氧化硅。
请参照图1、图2B及图3B，进行步骤S102，以移除第二第二介电结构DS2与隔离结构IS的高于第一介电结构DS1的部分。如此一来，电容接触结构CC此时凸出于隔离结构IS(包含接触结构间隔离结构IS1与隔离壁IS2)的顶面以及第一介电结构DS1的顶面。在一实施例中，可通过刻蚀工艺移除第二介电结构DS2与隔离结构IS的高于第一介电结构DS1的部分。举例而言，刻蚀工艺为等向性刻蚀工艺或非等向性刻蚀工艺。在此刻蚀工艺期间，电容接触结构CC可作为刻蚀遮罩。此外，在第二介电结构DS2相对于第一介电结构DS1具有足够的刻蚀选择比的实施例中，第一介电结构DS1可在刻蚀工艺期间作为刻蚀停止层。
请参照图1、图2C及图3C，进行步骤S104，以形成导电材料层CM。在一实施例中，导电材料层CM共形地且全面地形成于图2B及图3B所示的结构上。如此一来，导电材料层CM覆盖电容接触结构CC的顶面与侧壁、隔离结构IS的顶面以及第一介电结构DS1的顶面。导电材料层CM的水平部分CM1覆盖电容接触结构CC的顶面、隔离结构IS的顶面以及第一介电结构DS1的顶面，而导电材料层CM的垂直部分CM2覆盖电容接触结构CC的侧壁。在一实施例中，导电材料层CM并未完全地填满位于多个凸出的电容接触结构CC之间的凹陷，且导电材料层CM对应于下方结构的表面形貌而亦具有凹陷。在一实施例中，导电材料层CM的材料包括钛钨、钨、氮化钨、其类似者或其组合。此外，导电材料层CM的形成方法包括沉积工艺(例如物理气相沉积工艺)、镀覆工艺、其类似者或其组合。
请参照图1、图2D及图3D，进行步骤S106，以移除导电材料层CM的水平部分CM1而保留导电材料层CM的垂直部分CM2。如图3D所示，导电材料层CM的残留部分(即垂直部分CM2)分别围绕电容接触结构CC的凸出部分，且亦称为导电环CR。在一实施例中，以非等向性刻蚀工艺移除导电材料层CM的水平部分CM1。在此实施例中，通过自对准图案化工艺来图案化导电材料层CM以形成导电环CR，而不需要进行微影工艺。此外，在非等向性刻蚀工艺期间，第一介电结构DS1的顶部可能随着导电材料层CM的水平部分CM1一起被移除。因此，第一介电结构DS1的顶面相较于隔离结构IS的顶面而下凹。
请参照图1、图2E及图3E，进行步骤S108，以在图2D及图3D所示的结构上形成覆盖层CL。在一实施例中，覆盖层CL是全面地形成于图2D及图3D所示的结构上。此外，覆盖层CL更可填入相邻导电环CR之间的凹陷中。如此一来，覆盖层CL覆盖电容接触结构CC、导电环CR、隔离结构IS以及第一介电结构DS1的暴露出来的表面。在一实施例中，覆盖层CL填满此些凹陷。覆盖层CL的材料可包括氧化硅、氮化硅、其类似者或其组合。此外，覆盖层CL的形成方法可包括沉积工艺(例如化学气相象沉积工艺)或湿式工艺(例如旋转涂布工艺)。
请参照图1、图2F及图3F，进行步骤S110，以移除覆盖层CL的高于电容接触结构CC的部分。如此一来，暴露出电容接触结构CC与导电环CR的顶面。在一实施例中，电容接触结构CC、导电环CR以及覆盖层CL的残留部分的等面彼此实质上共面。移除覆盖层CL的高于电容接触结构CC的部分的方法可包括平坦化工艺(例如化学机械抛光工艺)、刻蚀工艺或其组合。
请参照图1、图2G及图3G，进行步骤S112，以在图2F及图3F所示的结构上形成支撑层SL。在一实施例中，支撑层SL全面地覆盖于图2F及图3F所示的结构上。如此一来，支撑层SL覆盖导电环CR、电容接触结构CC以及覆盖层CL的残留部分的顶面。在一实施例中，在形成支撑层SL之前，先在图2F及图3F所示的结构上形成全面披覆的钝化层PV。在一实施例中，支撑层SL的材料可包括氧化硅，而钝化层PV的材料可包括氮化硅。形成支撑层SL及钝化层PV的方法可分别包括沉积工艺(例如化学气相沉积工艺)或是湿式工艺(例如旋转涂布工艺)。
请参照图1、图2H及图3H，进行步骤S114，以移除支撑层SL及钝化层PV的一些部分而形成多个开口W。多个开口W分别暴露出一部分的电容接触结构CC以及一部分的导电环CR。此外，在一实施例中，每个开口W更暴露出相邻的覆盖层CL的一部分。在一实施例中，开口W的中心轴A1相对于下方的电容接触结构CC的中心轴A2而沿特定方向(例如方向D1)偏离。在此实施例中，开口W可能不会完整地暴露出电容接触结构CC的顶面及其周围的导电环CR的顶面。换言之，电容接触结构CC的顶面及其周围的导电环CR的顶面仍部分地被支撑层SL及钝化层PV所覆盖。如图2H所示，在一实施例中，多个开口W分别交叠于下方的有源区域。再者，在一实施例中，开口W的上视图形为圆形。然而，本领域技术人员当可变更开口W的上视图形，本发明实施例并不以此为限。
请参照图1、图2I及图3I，进行步骤S116，以在图3H所示的结构上共形地形成底电极层BE。如此一来，底电极层BE覆盖电容接触结构CC、导电环CR、覆盖层CL的暴露出来的表面，且覆盖支撑层SL与钝化层PV的暴露出来的表面。在一实施例中，底电极层BE的材料可包括钛、氮化钛、钽、氮化钽、钌、其类似者或其组合。底电极层BE的形成方法包括沉积工艺(例如物理气相沉积工艺)、镀覆工艺或其组合。
请参照图1、图2J及图3J，进行步骤S118，以移除底电极层BE的高于支撑层SL的部分。另一方面，底电极层BE的位于开口W中的部分仍保留下来，且称为多个底电极BE1。多个底电极BE1分别位于一开口W的范围内。每一底电极BE1覆盖一开口W的底面与侧壁，且电性连接到部分地交叠于开口W的电容接触结构CC及其周围的导电环CR。在开口W暴露出覆盖层CL的一些部分的实施例中，覆盖层CL的此些部分此时被多个底电极BE1所覆盖。在一实施例中，例如是先形成通过平坦化工艺移除底电极层BE的高于支撑层SL的部分。举例而言，平坦化工艺可以包括化学机械抛光工艺、刻蚀工艺或研磨工艺。在移除底电极层BE的高于支撑层SL的部分后，暴露出支撑层SL的顶面。
请参照图1、图2K及图3K，进行步骤S120，以移除支撑层SL，且接着形成介电层DL及于介电层DL上共形地形成顶电极层TE。在一实施例中，移除支撑层SL的方法包括刻蚀工艺。在移除支撑层SL之后，底电极BE1的一些部分可视为竖立于下方的结构上且凸出于钝化层PV。介电层DL共形地形成于底电极BE1与钝化层PV上。随后，在介电层DL上共形地形成顶电极层TE。在一实施例中，顶电极层TE填入于开口W以及支撑层SL先前所占据的空间，且顶电极层TE的高度大于底电极BE1的竖立部分的高度，而可覆盖介电层DL的最顶面。多个底电极BE1、介电层DL及顶电极层TE构成多个存储电容SC。每一存储电容SC电性连接到一电容接触结构CC及其周围的导电环CR，且每一存储电容SC包括一个底电极BE1、顶电极层TE的一部分以及介电层DL的位于上述两者之间的一部分。多个存储电容SC的多个底电极BE1彼此侧向分离且分别电性连接到一电容接触结构CC及其周围的导电环CR，而介电层DL及顶电极层TE则可视为被多个存储电容SC共用。值得注意的是，以简洁起见，图2K仅示出出多个存储电容SC的位于多个开口W中的部分，而省略示出多个存储电容SC的其他部分。在一实施例中，介电层DL的材料可包括氧化硅、氮化硅、氧化钽、氧化钛、氧化锆、氧化铝或是其它高介电常数(介电常数高于4)的介电材料、其类似者或其组合。此外，顶电极层TE的材料可包括氮化钛、硅锗、钨、其类似者或其组合。在一实施例中，介电层DL的形成方法包括沉积工艺(例如化学气相沉积工艺)，而顶电极层TE的形成方法包括沉积工艺(例如物理气相沉积工艺)、镀覆工艺或其组合。
在替代实施例中，顶电极层TE亦可填满于图2J所示的开口W以及支撑层SL先前所占据的空间。换言之，顶电极层TE可为非共形地形成于介电层DL上。在此些实施例中，可对顶电极层TE进行平坦化工艺(例如化学机械抛光工艺、刻蚀工艺或研磨工艺)，而使顶电极层TE具有实质上平坦的顶表面(未示出)。
至此，已完成半导体元件10的制造。半导体元件10可为DRAM元件。半导体元件10包括了设置于衬底S中的有源区域AA内的场效晶体管T(如图2A所示)，且包括设置于衬底S上的存储电容SC。电容接触结构CC设置于且电性连接于有源区域AA及存储电容SC之间，且导电环CR围绕电容接触结构CC的顶部。在形成存储电容SC的过程中，导电环CR可保护位于其下方的绝缘构件(例如是隔离壁IS2及第一介电结构DS1)，以使其免于在可能使用的刻蚀工艺期间受到损害。因此，可避免电荷经由导电环CR下方的绝缘结构击穿至下方的位线BL，而可提高半导体元件10的可靠度。再者，通过在电容接触结构CC的顶部周围设置导电环CR，可扩大存储电容SC能着陆(land over)的导电区域。据此，增加存储电容SC与电容接触结构CC之间的接触裕度(contact margin)。此外，由于可通过自对准图案化工艺来形成导电环CR，因此不需要进行额外的微影工艺。
前文概述若干实施例的特征以使得本领域的技术人员可更好地理解本揭示的方面。本领域的技术人员应了解，其可容易地将本揭示用作设计或修改用于实现本文中所引入的实施例的相同目的和/或达成相同优势的其它工艺和结构的基础。本领域的技术人员还应认识到，这类等效构造并不脱离本揭示的精神和范围，且其可在不脱离本揭示的精神和范围的情况下在本文中进行各种改变、替代以及更改。

Claims (20)

1.一种半导体元件，包括：
有源区域，形成于衬底中；
位线及电容接触结构，设置于所述衬底上且电性连接于所述有源区域，其中所述位线与所述电容接触结构彼此侧向分离，且所述位线的顶面低于所述电容接触结构的顶面；
导电环，围绕所述电容接触结构的顶部；以及
存储电容，设置于所述电容接触结构与所述导电环上，且电性连接于所述电容接触结构及所述导电环。
2.根据权利要求1所述的半导体元件，其中所述存储电容包括底电极、顶电极层及位于所述底电极与所述顶电极层之间的介电层，且所述底电极部分地交叠于所述电容接触结构及所述导电环。
3.根据权利要求2所述的半导体元件，其中所述介电层与所述顶电极层实质上完整地交叠于所述电容接触结构及所述导电环。
4.根据权利要求2所述的半导体元件，其中所述底电极交叠于所述位线。
5.根据权利要求2所述的半导体元件，进一步包括钝化化层，其中所述钝化化层设置于所述存储电容的所述底电极一侧，且其中所述钝化化层与所述底电极覆盖所述电容接触结构与所述导电环。
6.根据权利要求1所述的半导体元件，其中所述位线的顶面低于所述导电环的底面。
7.根据权利要求1所述的半导体元件，其中所述存储电容实体接触于所述电容接触结构及所述导电环。
8.根据权利要求1所述的半导体元件，进一步包括：
隔离结构，设置于所述衬底上，且围绕所述电容接触结构的下部，其中所述隔离结构的一部分位于所述电容接触结构与所述位线之间。
9.根据权利要求8所述的半导体元件，其中所述导电环及所述隔离结构围绕所述电容接触结构。
10.根据权利要求1所述的半导体元件，进一步包括：
接触插塞，延伸于所述电容接触结构与所述有源区域之间。
11.根据权利要求10所述的半导体元件，其中所述接触插塞延伸至所述有源区域中。
12.根据权利要求1所述的半导体元件，进一步包括：
位线接触结构，延伸于所述位线与所述有源区域之间。
13.一种半导体元件的制造方法，包括：
在衬底中形成有源区域；
在所述衬底上形成位线与电容接触结构，其中所述位线与所述电容接触结构彼此侧向分离，所述位线与所述电容接触结构电性连接于所述有源区域，且所述位线的顶面低于所述电容接触结构的顶面；
形成围绕所述电容接触结构的顶部的导电环；以及
在所述电容接触结构与所述导电环上形成存储电容。
14.根据权利要求13所述的半导体元件的制造方法，其中形成所述导电环的方法包括自对准图案化工艺。
15.根据权利要求13所述的半导体元件的制造方法，其中形成所述导电环的方法包括：
在所述衬底上形成绝缘材料，其中所述位线与所述电容接触结构位于所述绝缘材料中；
移除所述绝缘材料的顶部以暴露出所述电容接触结构的上部，其中所述位线仍埋于所述绝缘材料中；
在所述绝缘材料以及所述电容接触结构的暴露部分上共形地形成导电材料层；以及
移除所述导电材料层的水平部分，其中所述导电材料层的残留部分形成所述导电环。
16.根据权利要求15所述的半导体元件的制造方法，其中移除所述导电材料层的所述水平部分的方法包括非等向性刻蚀工艺。
17.根据权利要求15所述的半导体元件的制造方法，进一步包括：
在所述绝缘材料、所述导电环及所述电容接触结构上形成覆盖层；以及
移除所述覆盖层的高于所述电容接触结构及所述导电环的部分。
18.根据权利要求13所述的半导体元件的制造方法，其中形成所述存储电容的方法包括：
在所述电容接触结构及所述导电环上依序形成钝化化层及支撑层；
移除所述支撑层的一部分及所述钝化化层的一部分，以形成部分地暴露出所述电容接触结构及所述导电环的开口；
于所述支撑层以及所述电容接触结构与所述导电环的暴露部分上共形地形成底电极层；
移除所述底电极层的高于所述支撑层的部分，其中所述底电极层的残留部分形成底电极；
移除所述支撑层；以及
形成覆盖所述底电极层及所述钝化化层的介电层；
于所述介电层上共形地形成顶电极层，其中所述底电极、所述介电层及所述顶电极层构成所述存储电容。
19.根据权利要求18所述的半导体元件的制造方法，其中所述开口的中心轴偏离所述电容接触结构的中心轴。
20.根据权利要求18所述的半导体元件的制造方法，其中所述开口交叠于所述位线。
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