KR20140030793A - 수직 채널 반도체 소자 및 그 제조 방법 - Google Patents

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김승환
심재훈
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에스케이하이닉스 주식회사
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Abstract

본 발명의 수직 채널 반도체 소자는 활성필라의 양측에 패드 형태의 게이트들을 형성하고 게이트 패드들이 콘택을 통해 워드라인에 공통 연결되도록 함으로써 반도체 소자의 고집적화가 가능하도록 하면서 트랜지스터의 구동전류를 증가시킬 수 있다.

Description

수직 채널 반도체 소자 및 그 제조 방법{Vertical channel semiconductor device and manufacturing method of the same}
본 발명은 수직 채널을 갖는 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 활성필라의 양측에 패드 형태의 게이트들을 형성하고 게이트 패드들이 게이트 콘택을 통해 워드라인에 공통 연결되도록 함으로써 반도체 소자의 고집적화가 가능하도록 하면서 트랜지스터의 구동전류를 증가시킬 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 소자라 한다. 이러한 반도체 소자의 대표적인 예로는 반도체 기억 장치가 있다.
반도체 소자는 다수의 트랜지스터들을 포함한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역을 포함하며, 게이트로 입력되는 신호(전압의 크기)에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
일반적으로, 트랜지스터를 제조 방법은 반도체 기판에 게이트를 형성하고 게이트의 양 옆의 반도체 기판에 불순물을 도핑하여 소스와 드레인을 형성한다. 이 경우 게이트 아래 소스와 드레인 사이의 영역이 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 트랜지스터가 차지하는 면적이 커서 고집적의 반도체 소자를 형성하기가 곤란하다.
이러한 문제를 해결하기 위해 방법으로 액티브 영역을 기둥(필라) 형태로 형성하고 소스와 드레인 영역이 기둥의 상하에 위치하도록 하여 채널 영역이 수직하게 형성되도록 하는 수직 채널 반도체 소자를 사용하고 있다.
종래의 수직 채널 반도체 소자의 경우, 게이트가 필라를 둘러싸거나 필라의 양측 또는 일측에 접하면서 라인타입으로 진행하도록 형성되었다.
그런데, 반도체 소자가 고집화됨에 따라 인접한 워드라인들 및 인접한 비트라인들 사이가 가까워져 인접한 라인들이 쇼트되거나 이들 사이의 커플링(coupling) 캐패시턴스가 증가하는 문제가 발생하고 있다. 따라서, 고집적화가 가능하면서 공정이 용이한 새로운 구조가 요구되고 있는 실정이다.
본 발명은 수직 채널 구조를 갖는 반도체 소자에서 게이트 및 워드라인의 구조를 개선하여 반도체 소자의 고집적화가 가능하도록 하면서 트랜지스터의 구동전류를 증가시킬 수 있는 반도체 소자를 제공하고자 한다.
또한, 본 발명은 반도체 소자의 공정을 개선하여 공정이 용이하고 공정수를 줄일 수 있는 공정 방법을 제공하고자 한다.
본 발명의 일 실시 예에 따른 수직 채널 반도체 소자는 활성필라, 상기 활성필라의 일측에 위치하는 제 1 도전성 패드, 상기 활성필라의 타측에 위치하는 제 2 도전성 패드, 상기 제 1 도전성 패드에 연결되도록 상기 제 1 도전성 패드의 상부에 위치하는 제 1 콘택, 상기 제 2 도전성 패드에 연결되도록 상기 제 2 게이트의 상부에 위치하는 제 2 콘택 및 상기 제 1 콘택 및 상기 제 2 콘택을 연결하는 워드라인을 포함한다.
바람직하게는, 수직 채널 반도체 소자는 상기 워드라인과 교차되게 위치하며 상기 활성필라 하부에 위치하는 매립 비트라인을 더 포함할 수 있다.
바람직하게는, 수직 채널 반도체 소자는 상기 매립 비트라인의 적어도 일측에 위치하는 에어갭을 더 포함할 수 있다.
바람직하게는, 상기 매립 비트라인은 코발트실리사이드를 포함할 수 있다.
바람직하게는, 상기 제 1 도전성 패드 및 상기 제 2 도전성 패드는 상기 워드라인의 진행방향과 같은 방향으로 배열되며, 베리어 메탈과 텅스텐의 적층 구조로 형성될 수 있다.
바람직하게는, 상기 제 1 콘택 및 상기 제 2 콘택은 각각 상기 제 1 도전성 패드 및 상기 제 2 도전성 패드와 일부분이 중첩되며, 상기 워드라인은 상기 제 1 콘택 및 상기 제 2 콘택과 일부분이 중첩된다.
바람직하게는, 상기 제 1 콘택 및 상기 제 2 콘택은 상기 제 1 도전성 패드 및 상기 제 2 도전성 패드와 같은 물질로 형성될 수 있다.
바람직하게는, 상기 워드라인은 활성필라 보다 높은 위치에 위치하며, 상기 도전성 패드 또는 상기 콘택과 같은 물질로 형성될 수 있다.
바람직하게는, 수직 채널 반도체 소자는 상기 매립 비트라인의 상하부에 위치하는 불순물 영역을 더 포함할 수 있다.
본 발명의 다른 실시 예에 따른 수직 채널 반도체 소자는 제 1 방향으로 배열된 제 1 활성필라, 제 2 활성필라 및 제 3 활성필라, 상기 제 1 활성필라와 상기 제 2 활성필라 사이에 위치하는 제 1 도전성 패드, 상기 제 2 활성필라와 상기 제 3 활성필라 사이에 위치하는 제 2 도전성 패드, 상기 제 1 도전성 패드에 연결되도록 상기 제 1 도전성 패드의 상부에 위치하는 제 1 콘택, 상기 제 2 도전성 패드에 연결되도록 상기 제 2 도전성 패드의 상부에 위치하는 제 2 콘택 및 상기 제 1 콘택 및 상기 제 2 콘택을 연결하는 워드라인을 포함한다.
본 발명의 일 실시 예에 따른 수직 채널 반도체 소자 제조 방법은 반도체 기판을 제 1 방향을 따라 식각하여 실리콘 라인패턴들을 정의하는 제 1 리세스를 형성하는 단계, 상기 실리콘 라인패턴들의 하부에 비트라인을 형성하는 단계, 상기 실리콘 라인패턴들을 상기 제 1 방향과 교차하는 제 2 방향을 따라 식각하여 활성필라들을 정의하는 제 2 리세스를 형성하는 단계, 상기 제 2 방향으로 인접한 활성필라들 사이에 도전성 패드를 형성하는 단계, 상기 도전성 패드 상부에 상기 도전성 패드와 연결되는 콘택을 형성하는 단계 및 상기 콘택 상부에 상기 콘택과 연결되는 워드라인을 형성하는 단계를 포함한다.
바람직하게는, 상기 비트라인을 형성하는 단계는 상기 제 1 리세스의 측벽에 제 1 절연막을 형성하는 단계, 상기 제 1 리세스 하부에 희생막을 형성하는 단계, 상기 제 1 리세스의 측벽 중 상기 희생막이 형성되지 않은 영역에 스페이서를 형성하는 단계, 상기 희생막을 일부 제거하여 상기 제 1 절연막의 일부를 노출시키는 단계, 상기 제 1 절연막의 노출된 부분을 제거하여 상기 실리콘 라인패턴의 측벽 하부를 노출시키는 단계, 실리콘 라인패턴이 노출된 부분에 금속막을 형성하는 단계 및 상기 금속막에 대해 열처리 공정을 진행하여 상기 실리콘 라인패턴 하부에 금속실리사이드를 형성하는 단계를 포함한다.
바람직하게는, 상기 금속실리사이드는 코발트실리사이드를 포함할 수 있다.
바람직하게는, 상기 희생막은 폴리실리콘을 포함할 수 있다.
바람직하게는, 수직 채널 반도체 소자 제조 방법은 상기 금속막을 형성하기 이전에 노출된 상기 실리콘 라인패턴의 측벽에 불순물을 주입하여 상기 실리콘 라인패턴의 하부에 불순물 영역을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 열처리 공정은 급속열처리(RTA:Rapid Thermal Annealing)를 적어도 2회 실시할 수 있다.
바람직하게는, 수직 채널 반도체 소자는 상기 도전성 패드를 형성하기 이전에 상기 비트라인 사이에 에어갭을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 콘택을 형성하는 단계는 상기 도전성 패드와 일부분이 중첩되도록 형성할 수 있다.
바람직하게는, 상기 워드라인을 형성하는 단계는 상기 콘택과 일부분이 중첩되도록 형성할 수 있다.
바람직하게는, 상기 제 1 리세스를 형성하는 단계는 상기 반도체 기판 상부에 상기 비트라인 영역을 정의하는 하드마스크 패턴을 형성하는 단계 및 상기 하드마스크 패턴을 식각 마스크로 상기 반도체 기판을 식각하는 단계를 포함할 수 있다.
바람직하게는, 수직 채널 반도체 소자 제조 방법은 상기 활성필라 상부에 스토리지노드 콘택을 형성하는 단계를 더 포함할 수 있다.
본 발명은 수직 채널 반도체 소자의 고집적화가 가능하도록 하면서 트랜지스터의 구동전류를 증가시킬 수 있다.
또한, 본 발명은 공정이 용이하고 마스크 공정을 줄여 전체 공정수를 줄일 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 구조를 나타내는 평면도.
도 2a 및 도 2b는 각각 도 1에서 X1-X1' 및 X2-X2'에 따라 절단된 단면 모습을 보여주는 단면도.
도 3a 및 도 3b는 각각 도 1에서 Y1-Y1' 및 Y2-Y2'에 따라 절단된 모습을 보여주는 단면도.
도 4 내지 도 17은 도 1 내지 도 3의 구조를 갖는 반도체 소자의 제조 과정을 설명하기 위한 도면들.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예들을 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 구조를 나타내는 평면도이며, 도 2 및 도 3은 도 1의 주요 부분을 절단한 단면도들이다. 특히, 도 2에서 (a) 및 (b) 도면은 각각 도 1에서 X1-X1' 및 X2-X2'를 따라 절단된 단면 모습을 보여주는 단면도들이며, 도 3에서 (a) 및 (b) 도면은 각각 도 1에서 Y1-Y1' 및 Y2-Y2'를 따라 절단된 단면 모습을 보여주는 단면도들이다.
도 1 내지 도 3을 참조하면, 반도체 기판(10)이 식각되어 반도체 기판(10)으로부터 수직하게 돌출되는 활성필라들(12)이 일정 간격으로 배열되며, 인접한 활성필라들(12) 사이에는 해당 활성필라들(12)에 공통 연결되는 게이트 패드(14)가 형성된다. 게이트 패드들(14)은 워드라인(20)의 진행방향과 같은 방향으로 배열되며, 베리어 메탈(예컨대, TiN)과 텅스텐의 적층 구조로 형성될 수 있다. 활성필라(12)와 게이트 패드(14) 사이에는 게이트 절연막(16)이 형성된다. 즉, 본 발명에서의 게이트들(14)은 패드 형태로 활성필라(12)의 양측에 형성되어 활성필라(12)의 양측벽에 채널이 형성되도록 함으로써 트랜지스터의 동작 전류를 증가시켜준다.
게이트 패드들(14)의 상부에는 게이트 패드(14)와 일대일로 연결되는 게이트 콘택들(18)이 형성된다. 이때, 게이트 콘택(18)은 일부분만이 게이트 패드(14)와 중첩되도록 형성된다. 게이트 콘택(18)의 상부에는 제 1 방향을 따라 라인 타입으로 진행하는 워드라인(20)이 형성되며, 워드라인(20)과 같은 방향을 따라 배열된 복수개의 게이트 콘택들(18)이 워드라인(20)에 공통 연결된다. 즉, 본 발명에서는 워드라인(게이트)이 활성필라들(12)의 일측 또는 양측에 접하면서 라인 타입으로 진행하도록 형태로 형성되지 않고, 활성필라들(12)과 일정거리 떨어지게 활성필라들(12) 상부의 스토리지노드 콘택(SNC)(22) 사이에 형성되어 게이트 콘택(18)을 통해 게이트 패드들(14)과 전기적으로 연결된다. 게이트 패드(14), 게이트 콘택(18) 및 워드라인(20)은 같은 물질(예컨대, 금속)로 형성될 수 있다.
활성필라들(12)의 하부에는 제 1 방향과 수직한 제 2 방향을 따라 라인 타입으로 진행하는 매립 비트라인(24)이 형성되고, 매립 비트라인(24)의 상하부에는 N형 불순물이 주입된 불순물 영역(26)이 형성된다. 이때, 매립 비트라인(24)은 금속실리사이드 바람직하게는 코발트실리사이드(cobalt silicide)(CoSi2)를 포함한다. 불순물 영역(26) 중 매립 비트라인(24)의 상부에 있는 불순물 영역이 매립 비트라인(24)과 채널 영역 사이에 위치하는 접합 영역이 된다.
그리고, 매립 비트라인들(24) 사이에는 에어갭(28)이 형성되어 인접한 비트라인들(24) 사이의 커플링(coupling) 캐패시턴스를 감소시킨다.
도 4 내지 도 17은 상술한 도 도 1 내지 도 3의 구조를 갖는 반도체 소자의 제조 과정을 설명하기 위한 도면들이다.
도 4를 참조하면, 반도체 기판(100) 상부에 매립 비트라인이 형성될 영역을 정의하는 하드마스크 패턴(102)을 형성한 후 하드마스크 패턴(102)을 식각 마스크로 반도체 기판(100)을 식각하여 라인 타입의 리세스(104)를 형성함으로써 후속 공정에서 활성필라가 형성될 실리콘 라인패턴(106)을 형성한다. 이때, 하드마스크 패턴(102)은 질화막으로 형성될 수 있으며, 실리콘 라인패턴(106)은 대략 2700Å의 깊이로 형성된다.
이어서, 리세스(104)의 내부면에 절연막(108)을 형성한다. 이때, 절연막(108)은 산화막(wall oxide)을 포함하며, 산화막(108)은 리세스(104)의 내부면에 일정 두께의 산화막이 성장되는 조건으로 한 라디칼 산화(Radical Oxide) 공정을 통해 형성될 수 있다.
다음에 도 5를 참조하면, 리세스(104) 하부에 일정 높이의 희생막(110)을 형성한다. 이때 희생막(110)은 폴리실리콘을 포함한다. 예컨대, 리세스(104)가 매립되도록 폴리실리콘을 형성한 후 이를 에치백하여 리세스(104) 하부에만 일정 높이로 폴리실리콘이 잔류되도록 한다.
이어서, 희생막(110)이 형성되지 않은 리세스(104)의 측벽에 스페이서(112)를 형성한 후 희생막(110)을 일정 깊이만큼 추가 식각하여 산화막(108)을 일부 노출시킨다. 즉, 희생막(110)에 의해 덮혀 있던 산화막(108)의 일부를 노출시킨다.
이때, 스페이서(112)는 질화막을 포함하며, 노출되는 산화막(108)의 높이는 대략 300Å 정도가 되도록 한다.
다음에 도 6을 참조하면, 산화막(108), 희생막(110) 및 스페이서(112)의 식각선택비를 이용하여 노출된 산화막(108)을 선택적으로 제거함으로써 실리콘 라인패턴(106)의 양측벽을 일부 노출시킨다. 이때, 산화막(108)은 습식세정(wet clean) 공정을 통해 식각될 수 있다.
이어서, 리세스(104) 하부에 남아 있던 희생막(110)을 제거한다. 희생막(110)은 스트립(strip) 공정을 통해 제거될 수 있다.
다음에 도 7을 참조하면, 리세스(104) 측벽에 노출된 실리콘 라인패턴(106)에 N형 불순물을 주입한 후 열처리 공정을 진행하여 불순물 영역(116)을 형성한다. 이때, 불순물을 주입하는 방법으로는 PIII(Plasma Immersion Ion Implantation) 또는 PLAD(Plasma Doping) 방법이 사용될 수 있다. 열처리 공정은 급속열처리(RTA:Rapid Thermal Annealing) 공정이 적용될 수 있다.
다음에, 리세스(104)의 측벽에 금속을 증착하여 노출된 실리콘 라인패턴(106)의 표면에 금속막(미도시)을 형성한다. 이때, 금속은 코발트(Co)를 포함한다. 이어서, 금속막(코발트막)에 대해 열처리 공정을 진행하여 불순물 영역(114) 내에 금속실리사이드(코발트실리사이드)(116)를 형성한다. 즉, 열처리 공정을 통해 실리콘 라인패턴(106)의 실리콘과 코발트막의 코발트가 반응하여 코발트실리사이드(116)가 형성된다. 이러한 코발트실리사이드(116)는 후속 공정에서 형성되는 활성필라들의 하부에 위치하는 라인 타입의 매립 비트라인이 되며, 불순물 영역(114)은 각 활성필라에서 채널 영역과 매립 비트라인 사이에 위치하는 접합 영역이 된다.
이때, 열처리 공정은 급속열처리 공정이 적용될 수 있으며, 보다 낮은 저항을 갖는 코발트다이실리사이드(CoSi2)를 얻기 위해 적어도 2회 실시할 수 있다.
예컨대, 450∼650℃의 온도에서 1차 급속열처리를 진행하여 코발트막(미도시)의 코발트가 실리콘 라인패턴(106)으로 확산되도록 하여 코발트모노실리사이드(CoSi)를 형성한다. 이어서, 반응하지 않은 코발트막을 습식식각을 이용하여 제거한 후 1차 급속열처리보다 높은 온도(700℃∼900℃)에서 보다 짧은 시간 동안 2차 급속열처리를 진행한다. 이를 통해, 코발트모노실리사이드가 저저항 및 열적안정성이 우수한 코발트다이실리사이드(CoSi2)(116)로 변환되도록 할 수 있다.
다음에 도 8을 참조하면, 리세스(104)가 매립되도록 절연물을 형성한 후 이를 평탄화하여 층간절연막(118)을 형성한다. 이때, 층간절연막(118)은 산화막(SOD막)을 포함한다.
다음에 도 9를 참조하면, 하드마스크 패턴(102) 및 층간절연막(118) 상부에 활성필라가 형성될 영역을 정의하는 라인 타입의 VG 마스크(120)를 형성한다.
이어서, VG 마스크(120)를 식각 마스크로 하드마스크 패턴(102), 실리콘 라인패턴(106) 및 층간절연막(118)을 식각하여 리세스(122)를 형성함으로써 활성필라(124)를 형성한다. 즉, 실리콘 라인패턴(106)의 상부를 일정 간격으로 일정 깊이만큼 식각함으로써 매립 비트라인(114) 상부에 소자분리된 활성필라들(122)을 형성한다. 이때, 활성필라(122)는 대략 1300Å의 높이로 형성될 수 있다. 도 9의 (d)에서 점선은 실리콘 라인패턴(106)과 활성필라(124)를 구분하기 위해 편의상 도시한 것이다.
다음에, 리세스(122)에 의해 노출된 활성필라(124)의 측벽 및 실리콘 라인패턴(106)의 상부면에 산화막(126)을 형성한다. 이어서, 리세스(122)의 바닥면에서 산화막(118)이 있는 영역 즉 실리콘 라인패턴 사이의 영역을 일정 깊이로 추가 식각하여 리세스(122')를 형성한다. 즉, VG 마스크(120) 사이 및 실리콘 라인패턴(106) 사이에 있는 산화막(118)을 활성필라(124) 보다 더 깊게 식각한다. 이때, 리세스(122')는 활성필라(124)의 상부면에서부터 1700Å 이상의 깊이가 되도록 식각된다.
다음에 도 10을 참조하면, 리세스(122, 122')가 매립되도록 실리콘(Si)(또는 실리콘게르마늄(SiGe))을 형성한 후 이를 하드마스크 패턴(102)이 노출될 때까지 평탄화하여 몰드층(128)을 형성한다.
다음에, 몰드층(128) 사이에 노출된 산화막(118)을 일정 깊이로 식각하여 리세스(130)를 형성한다. 이때, 활성필라(124)의 측벽에 형성된 스페이서(112)도 함께 제거되며 산화막(108)도 일부가 제거된다.
이어서, 산화공정을 진행하여 활성필라(124)의 측벽에 게이트 절연막(132)을 형성한다. 이때, 게이트 절연막(132)은 산화막을 포함하며, 라디칼 산화(Radical Oxidation) 공정을 통해 형성되거나, 실리콘 산화막 보다 고유전율을 갖는 고유전물이 화학기상증착(CVD : Chemical Vapor Deposition) 방법 등을 통해 활성필라(124)의 측벽에 증착되도록 함으로써 형성될 수 있다. 이러한 산화공정시 몰드층(128)도 함께 산화됨으로써 후속 공정에서 몰드층(128)을 제거할 때 공정이 보다 용이하게 된다.
다음에 도 11을 참조하면, 리세스(130)가 매립되도록 도전물질을 형성한 후 이를 에치백하여 활성필라(124) 사이에 게이트 패드(134)를 형성한다. 이때, 게이트 패드(134)는 Ti, TiN, W, WN 등의 단일 금속 물질 또는 이들의 혼합 물질이 사용될 수 있다. 예컨대, 게이트 패드(134)는 베리어 메탈(예컨대, TiN)(134a)과 텅스텐(W)(134b)의 적층 구조로 형성될 수 있다.
다음에 도 12를 참조하면, 리세스(130)가 매립되도록 절연막(136)을 형성한 후 이를 평탄화한다. 절연막(136)은 산화막을 포함한다.
이러한 절연막(136) 형성 공정은 후속 공정에서 몰드층(128)을 제거시 게이트 패드(134)가 손상되는 것을 방지하기 위함이다. 따라서, 몰드층(128)을 제거시 게이트 패드(134)가 손상되지 않는다면 절연막(136) 형성 공정은 생략해도 무방하다.
다음에, 몰드층(128)을 제거한다. 이때, 몰드층(128)은 스트립 공정을 통해 제거될 수 있다.
다음에 도 13을 참조하면, 매립 비트라인(116) 사이에 에어갭을 형성하기 위해 실리콘 라인패턴(106) 사이에 있는 산화막(118)을 일정 깊이만큼 식각한다. 이때, 게이트 패드(134)의 상부에 있는 산화막(136)도 함께 제거되며, 게이트 패드(134)의 하부에 있는 산화막(118)도 일부가 제거된다. 이때, 바람직하게는 산화막(118)은 매립 비트라인(116)의 하부에 있는 불순물 영역(114)의 깊이까지 식각된다.
다음에 도 14를 참조하면, 도 13의 결과물 전체 상부에 절연막(138)을 형성한 후 하드마스크 패턴(102)이 노출되도록 평탄화한다.
이때, 절연막(138)은 산화막을 포함하며, 산화막(138)이 실리콘 라인패턴들(106)의 사이에 매립될 때 매립 비트라인(116) 사이의 공간은 깊이가 깊어 산화막(138)이 충분히 매립되지 못함으로써 에어갭(140)이 형성된다. 산화막(138)을 형성하는 방법으로는 에어갭 형성이 용이한 CVD 방법이 사용될 수 있다.
다음에, 하드마스크 패턴(102)를 제거한다.
다음에, 하드마스크 패턴(102)이 제거된 영역이 매립되도록 도프드 폴리실리콘을 형성한 후 산화막(138)이 노출될 때까지 이를 평탄화하여 스토리지노드 콘택(142)을 형성한다.
다음에 도 15를 참조하면, 산화막(138) 및 스토리지노드 콘택(142) 상부에 층간 절연막(144)을 형성한 후 층간 절연막(144) 상부에 게이트 콘택 영역을 정의하는 마스크(VGC 마스크)(미도시)를 형성한다. 이때, 게이트 콘택 영역은 게이트 패드(134)와 일부분이 중첩되는 영역이다.
다음에, VGC 마스크를 이용하여 게이트 패드(134)가 노출될 때까지 절연막(138, 144)을 식각하여 게이트 콘택홀(146)을 형성한다. 이어서, 게이트 콘택홀(146)이 매립되도록 도전물질을 형성한 후 이를 에치백하여 게이트 콘택(148)을 형성한다. 이때, 게이트 콘택(148)을 형성하기 위한 도전물질은 금속을 포함하며, 게이트 패드(134)와 같은 물질로 형성될 수 있다.
다음에 도 16을 참조하면, 게이트 콘택홀(146)이 매립되도록 절연막(150)을 형성한 후 이를 평탄화한다. 이때, 절연막(150)은 산화막을 포함한다.
다음에, 층간 절연막(144, 150) 상부에 워드라인 영역을 정의하는 라인 타입의 마스크(WL 마스크)(미도시)를 형성한 후 WL 마스크를 식각 마스크로 게이트 콘택(148)이 노출될 때까지 절연막(138, 144, 150)을 식각하여 리세스(152)를 형성한다. 이어서, 리세스(152)의 측벽에 스페이서(154)를 형성한다.
다음에 도 17을 참조하면, 리세스(152)가 매립되도록 도전물질(미도시)을 형성한 후 이를 절연막(144)이 노출될 때까지 이를 평탄화한다. 이때, 도전물질은 게이트 패드(134) 또는 게이트 콘택(148)과 같은 물질로 형성될 수 있다.
다음에, 도전물질을 에치백하여 리세스(152)의 하부에 매립되는 워드라인(156)을 형성한다. 이어서, 리세스(152)가 매립되도록 절연물질을 형성한 후 이를 평탄화하여 절연막(158)을 형성한다. 이때, 절연막(158)은 산화막을 포함한다.
이 후 스토리지노드 콘택(142) 상부에 캐패시터(미도시)를 형성하는 방법 및 그 후속 공정은 종래의 수직 채널 반도체 소자의 제조 공정과 동일하므로 이에 대한 설명은 생략한다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

10, 100 : 반도체 기판 12, 124 : 활성필라
14, 134 : 게이트 패드 16, 132 : 게이트 절연막
18, 148 : 게이트 콘택 20, 156 : 워드라인
22, 142 : 스토리지노드 콘택 24, 116 : 매립 비트라인
26, 114 : 불순물 영역(접합 영역) 28, 140 : 에어갭

Claims (33)

  1. 활성필라;
    상기 활성필라의 일측에 위치하는 제 1 도전성 패드;
    상기 활성필라의 타측에 위치하는 제 2 도전성 패드;
    상기 제 1 도전성 패드에 연결되도록 상기 제 1 도전성 패드의 상부에 위치하는 제 1 콘택;
    상기 제 2 도전성 패드에 연결되도록 상기 제 2 게이트의 상부에 위치하는 제 2 콘택; 및
    상기 제 1 콘택 및 상기 제 2 콘택을 연결하는 워드라인을 포함하는 수직 채널 반도체 소자.
  2. 제 1항에 있어서,
    상기 워드라인과 교차되게 위치하며 상기 활성필라 하부에 위치하는 매립 비트라인을 더 포함하는 것을 특징으로 하는 수직 채널 반도체 소자.
  3. 제 2항에 있어서,
    상기 매립 비트라인의 적어도 일측에 위치하는 에어갭을 더 포함하는 것을 특징으로 하는 수직 채널 반도체 소자.
  4. 제 2항에 있어서, 상기 매립 비트라인은
    코발트실리사이드를 포함하는 것을 특징으로 하는 수직 채널 반도체 소자.
  5. 제 1항에 있어서, 상기 제 1 도전성 패드 및 상기 제 2 도전성 패드는
    상기 워드라인의 진행방향과 같은 방향으로 배열되는 것을 특징으로 하는 수직 채널 반도체 소자.
  6. 제 1항에 있어서, 상기 제 1 도전성 패드 및 상기 제 2 도전성 패드는
    베리어 메탈과 텅스텐의 적층 구조로 형성되는 것을 특징으로 하는 수직 채널 반도체 소자.
  7. 제 1항에 있어서, 상기 제 1 도전성 패드 및 상기 제 2 도전성 패드는
    상기 활성필라의 측벽에 채널을 형성하기 위한 게이트 패드인 것을 특징으로 하는 수직 채널 반도체 소자.
  8. 제 1항에 있어서, 상기 제 1 콘택 및 상기 제 2 콘택은
    각각 상기 제 1 도전성 패드 및 상기 제 2 도전성 패드와 일부분이 중첩되는 것을 특징으로 하는 수직 채널 반도체 소자.
  9. 제 8항에 있어서, 상기 워드라인은
    상기 제 1 콘택 및 상기 제 2 콘택과 일부분이 중첩되는 것을 특징으로 하는 수직 채널 반도체 소자.
  10. 제 1항에 있어서, 상기 제 1 콘택 및 상기 제 2 콘택은
    상기 제 1 도전성 패드 및 상기 제 2 도전성 패드와 같은 물질로 형성되는 것을 특징으로 하는 수직 채널 반도체 소자.
  11. 제 1항에 있어서, 상기 워드라인은
    활성필라 보다 높은 위치에 위치하는 것을 특징으로 하는 수직 채널 반도체 소자.
  12. 제 1항에 있어서, 상기 워드라인은
    상기 도전성 패드 또는 상기 콘택과 같은 물질로 형성되는 것을 특징으로 하는 수직 채널 반도체 소자.
  13. 제 1항에 있어서,
    상기 매립 비트라인의 상하부에 위치하는 불순물 영역을 더 포함하는 것을 특징으로 하는 수직 채널 반도체 소자.
  14. 제 1 방향으로 배열된 제 1 활성필라, 제 2 활성필라 및 제 3 활성필라;
    상기 제 1 활성필라와 상기 제 2 활성필라 사이에 위치하는 제 1 도전성 패드;
    상기 제 2 활성필라와 상기 제 3 활성필라 사이에 위치하는 제 2 도전성 패드;
    상기 제 1 도전성 패드에 연결되도록 상기 제 1 도전성 패드의 상부에 위치하는 제 1 콘택;
    상기 제 2 도전성 패드에 연결되도록 상기 제 2 도전성 패드의 상부에 위치하는 제 2 콘택; 및
    상기 제 1 콘택 및 상기 제 2 콘택을 연결하는 워드라인을 포함하는 수직 채널 반도체 소자.
  15. 제 14항에 있어서,
    상기 워드라인과 교차되게 위치하며 상기 제 1 활성필라, 상기 제 2 활성필라 및 상기 제 3 활성필라의 하부에 각각 위치하는 제 1 매립 비트라인, 제 2 매립 비트라인 및 제 3 매립 비트라인을 더 포함하는 것을 특징으로 하는 수직 채널 반도체 소자.
  16. 제 15항에 있어서,
    상기 제 1 매립 비트라인과 상기 제 2 매립 비트라인 사이에 위치하는 제 1 에어갭; 및
    상기 제 2 매립 비트라인과 상기 제 3 매립 비트라인 사이에 위치하는 제 2 에어갭을 더 포함하는 것을 특징으로 하는 수직 채널 반도체 소자.
  17. 제 15항에 있어서, 상기 매립 비트라인은
    코발트실리사이드를 포함하는 것을 특징으로 하는 수직 채널 반도체 소자.
  18. 제 14항에 있어서, 상기 제 1 도전성 패드 및 상기 제 2 도전성 패드는
    상기 워드라인의 진행방향과 같은 방향으로 배열되는 것을 특징으로 하는 수직 채널 반도체 소자.
  19. 제 1항에 있어서, 상기 제 1 도전성 패드 및 상기 제 2 도전성 패드는
    상기 활성필라의 측벽에 채널을 형성하기 위한 게이트 패드인 것을 특징으로 하는 수직 채널 반도체 소자.
  20. 제 14항에 있어서, 상기 제 1 도전성 패드 및 상기 제 2 도전성 패드는
    베리어 메탈과 텅스텐의 적층 구조로 형성되는 것을 특징으로 하는 수직 채널 반도체 소자.
  21. 제 14항에 있어서, 상기 제 1 콘택 및 상기 제 2 콘택은
    각각 상기 제 1 도전성 패드 및 상기 제 2 도전성 패드와 일부분이 중첩되는 것을 특징으로 하는 수직 채널 반도체 소자.
  22. 제 21항에 있어서, 상기 워드라인은
    상기 제 1 콘택 및 상기 제 2 콘택과 일부분이 중첩되는 것을 특징으로 하는 수직 채널 반도체 소자.
  23. 반도체 기판을 제 1 방향을 따라 식각하여 실리콘 라인패턴들을 정의하는 제 1 리세스를 형성하는 단계;
    상기 실리콘 라인패턴들의 하부에 비트라인을 형성하는 단계;
    상기 실리콘 라인패턴들을 상기 제 1 방향과 교차하는 제 2 방향을 따라 식각하여 활성필라들을 정의하는 제 2 리세스를 형성하는 단계;
    상기 제 2 방향으로 인접한 활성필라들 사이에 도전성 패드를 형성하는 단계;
    상기 도전성 패드 상부에 상기 도전성 패드와 연결되는 콘택을 형성하는 단계; 및
    상기 콘택 상부에 상기 콘택과 연결되는 워드라인을 형성하는 단계를 포함하는 수직 채널 반도체 소자 제조 방법.
  24. 제 23항에 있어서, 상기 비트라인을 형성하는 단계는
    상기 제 1 리세스의 측벽에 제 1 절연막을 형성하는 단계;
    상기 제 1 리세스 하부에 희생막을 형성하는 단계;
    상기 제 1 리세스의 측벽 중 상기 희생막이 형성되지 않은 영역에 스페이서를 형성하는 단계;
    상기 희생막을 일부 제거하여 상기 제 1 절연막의 일부를 노출시키는 단계;
    상기 제 1 절연막의 노출된 부분을 제거하여 상기 실리콘 라인패턴의 측벽 하부를 노출시키는 단계;
    실리콘 라인패턴이 노출된 부분에 금속막을 형성하는 단계; 및
    상기 금속막에 대해 열처리 공정을 진행하여 상기 실리콘 라인패턴 하부에 금속실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 수직 채널 반도체 소자 제조 방법.
  25. 제 24항에 있어서, 상기 금속실리사이드는
    코발트실리사이드를 포함하는 것을 특징으로 하는 수직 채널 반도체 소자 제조 방법.
  26. 제 24항에 있어서, 상기 희생막은
    폴리실리콘을 포함하는 것을 특징으로 하는 수직 채널 반도체 소자 제조 방법.
  27. 제 24항에 있어서,
    상기 금속막을 형성하기 이전에 노출된 상기 실리콘 라인패턴의 측벽에 불순물을 주입하여 상기 실리콘 라인패턴의 하부에 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직 채널 반도체 소자 제조 방법.
  28. 제 24항에 있어서, 상기 열처리 공정은
    급속열처리(RTA:Rapid Thermal Annealing)를 적어도 2회 실시하는 것을 특징으로 하는 수직 채널 반도체 소자 제조 방법.
  29. 제 23항에 있어서,
    상기 도전성 패드를 형성하기 이전에 상기 비트라인 사이에 에어갭을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직 채널 반도체 소자 제조 방법.
  30. 제 23항에 있어서, 상기 콘택을 형성하는 단계는
    상기 도전성 패드와 일부분이 중첩되도록 형성하는 것을 특징으로 하는 수직 채널 반도체 소자 제조 방법.
  31. 제 23항에 있어서, 상기 워드라인을 형성하는 단계는
    상기 콘택과 일부분이 중첩되도록 형성하는 것을 특징으로 하는 수직 채널 반도체 소자 제조 방법.
  32. 제 23항에 있어서, 상기 제 1 리세스를 형성하는 단계는
    상기 반도체 기판 상부에 상기 비트라인 영역을 정의하는 하드마스크 패턴을 형성하는 단계; 및
    상기 하드마스크 패턴을 식각 마스크로 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 수직 채널 반도체 소자 제조 방법.
  33. 제 32항에 있어서,
    상기 활성필라 상부에 스토리지노드 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직 채널 반도체 소자 제조 방법.
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