KR20100045838A - 반도체 소자의 레이아웃 - Google Patents

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Abstract

본 발명은 반도체 소자의 레이아웃에 관한 것으로서, 본 발명의 반도체 소자의 레이아웃은, 셀 매트의 엣지부에 구비되는 더미 게이트 라인; 및 상기 셀 매트와 인접하는 센스 앰프 영역에 구비되는 세그먼트 입/출력 라인을 포함하고, 상기 더미 게이트 라인은 상기 셀 매트의 상부 또는 하부에서 연장되어 상기 세그먼트 입/출력 라인에 연결되고, 상술한 본 발명에 의한 반도체 소자의 레이아웃은, 더미 게이트 라인의 전압 레벨이 비트라인의 전압 레벨과 같게 되도록 더미 게이트 라인의 레이아웃을 변경함으로써, 더미 게이트 라인과 비트라인 콘택 사이의 전기적 쇼트에 의하여 발생하는 불량을 방지할 수 있다.
레이아웃, 셀 매트, 센스 앰프 영역, 더미 게이트 라인, 세그먼트 입/출력 라인

Description

반도체 소자의 레이아웃{LAYOUT OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 레이아웃에 관한 것이다.
일반적으로 반도체 메모리 소자는 복수개의 단위 메모리 셀이 어레이되는 영역인 셀 매트(cell mat)와, 셀 매트 사이의 센스 앰프 영역을 포함한다. 여기서, 셀 매트의 엣지부(edge part)에는 더미 게이트 라인(dummy gate line)이 배치된다. 더미 게이트 라인은, 게이트 라인의 패터닝시 안정성을 확보하기 위한 것으로서, 적절한 개수로 형성되어야 한다. 최근의 DRAM 소자에서는 3개의 더미 게이트 라인을 배치하고 있다.
도1은 종래 기술에 따른 DRAM 소자의 레이아웃을 나타내는 도면으로서, 셀 매트의 일부와 이에 인접하는 센스 앰프 영역을 함께 도시하였다. 특히, 본 도면에는 본 발명의 설명에 있어서 필요한 부분만을 서로 다른 색으로 표시하고 이에 대하여 설명하기로 한다.
도1에 도시된 바와 같이, 셀 매트의 엣지부에는 셀 매트의 중앙부에 배치되는 복수개의 게이트 라인(11)과 평행한 방향으로 3개의 더미 게이트 라인(12)이 배치된다.
여기서, 3개의 더미 게이트 라인(12)은 셀 매트 상단 및 하단에서 하나로 연결되면서, 워드라인 구동용 접지 전압 공급 라인(미도시됨)에 연결된다. 이는 더미 게이트 라인(12)의 전압 레벨이 접지 전압 레벨이 됨을 의미한다.
한편, 셀 매트에서 패터닝 공정을 수행하는 경우, 셀 매트의 중앙부에 비하여 엣지부에서 형성되는 패턴의 사이즈가 더 크게 정의되는 것이 일반적인 현상이다. 따라서, 셀 매트 엣지부의 더미 게이트 라인(12)의 사이즈도 크게 정의되고, 게이트 라인(11) 형성 공정의 후속 공정으로 형성되는 비트라인 콘택의 사이즈도 크게 정의된다.
그런데, 이와 같이 셀 매트 엣지부의 더미 게이트 라인(12) 및 비트라인 콘택의 사이즈가 큰 경우, 더미 게이트 라인(12)과 비트라인 콘택 간 오정렬(misalign) 등에 의하여 더미 게이트 라인(12)과 비트라인 콘택 사이에 전기적 쇼트(short)가 발생할 가능성이 커진다.
전술한 바와 같이 더미 게이트 라인(12)의 전압 레벨은 접지 전압 레벨이기 때문에, 이와 같이 더미 게이트 라인(12)과 비트라인 콘택 사이에 전기적 쇼트가 발생하는 경우 해당 비트라인의 전압 레벨까지 접지 전압 레벨이 되어 여러가지 불량을 초래한다. 예컨대, USD(Unlimited Sensing Delay) 테스트시 비트라인의 센싱 마진(sensing margin)이 크게 감소하는 등의 불량이 초래된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 더미 게이트 라인의 전압 레벨이 비트라인의 전압 레벨과 같게 되도록 더미 게이트 라인의 레이아웃을 변경함으로써, 더미 게이트 라인과 비트라인 콘택 사이의 전기적 쇼트에 의하여 발생하는 불량을 방지할 수 있는 반도체 소자의 레이아웃을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 레이아웃은, 셀 매트의 엣지부에 구비되는 더미 게이트 라인; 및 상기 셀 매트와 인접하는 센스 앰프 영역에 구비되는 세그먼트 입/출력 라인을 포함하고, 상기 더미 게이트 라인은 상기 셀 매트의 상부 또는 하부에서 연장되어 상기 세그먼트 입/출력 라인에 연결된다.
상술한 본 발명에 의한 반도체 소자의 레이아웃은, 더미 게이트 라인의 전압 레벨이 비트라인의 전압 레벨과 같게 되도록 더미 게이트 라인의 레이아웃을 변경함으로써, 더미 게이트 라인과 비트라인 콘택 사이의 전기적 쇼트에 의하여 발생하는 불량을 방지할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2는 본 발명의 일실시예에 따른 DRAM 소자의 레이아웃을 나타내는 도면으로서, 셀 매트의 일부와 이에 인접하는 센스 앰프 영역을 함께 도시하였다. 특히, 본 도면에는 본 발명의 설명에 있어서 필요한 부분만을 서로 다른 색으로 표시하고 이에 대하여 설명하기로 한다.
도2에 도시된 바와 같이, 셀 매트의 엣지부에는 셀 매트의 중앙부에 배치되는 복수개의 게이트 라인(21)과 평행한 방향으로 더미 게이트 라인(22)이 배치된다(더미 게이트 라인(22)의 개수 및 형상에 대하여는 후술하기로 함).
셀 매트와 인접하는 센스 앰프 영역에는 게이트 라인(21)과 평행한 방향으로 연장되는 세그먼트 입/출력 라인(Segment Input/Output Line, SIO)(23)이 배치된다. 여기서, 세그먼트 입/출력 라인(23)이란 비트라인의 데이터를 로컬 입/출력 라인(Local Input/Output Line, LIO)에 전달하기 위한 데이터 라인이다. 일반적으로 메모리 셀의 데이터는 비트라인 쌍(BLT, BLB), 세그먼트 입/출력 라인 쌍(SIO, SIOB), 로컬 입/출력 라인 쌍(LIO, LIOB) 및 글로벌 입/출력 라인(Global Input/Output Line, GIO)을 통하여 데이터 패드(data pad)로 출력된다.
현재 DRAM 소자는 기본적으로 4개의 데이터를 하나의 묶음으로 처리하며, 셀 매트 양쪽의 센스 앰프 영역으로 4개의 데이터를 2개씩 나누어 전달하는 방식으로 동작한다. 본 도면은 셀 매트 오른쪽의 센스 앰프 영역만을 도시하고 있으며, 그에 따라 데이터가 전달되는 세그먼트 입/출력 라인 쌍이 두 개 즉, 제1 세그먼트 입/출력 라인 쌍(SIO0, SIO0B)과 제2 세그먼트 입/출력 라인 쌍(SIO2, SIO2B)이 존재한다. 결과적으로 하나의 셀 매트 오른쪽의 센스 앰프 영역에는 세그먼트 입/출력 라인(23)이 네개 존재하고, 본 도면에는 도시되지 않았으나 셀 매트 왼쪽의 센스 앰프 영역에는 마찬가지로 세그먼트 입/출력 라인이 네개 존재한다.
본 발명의 일실시예에서는, 더미 게이트 라인(22)의 전압 레벨과 데이터가 입출력되는 비트라인의 전압 레벨이 같게 되도록, 각각의 더미 게이트 라인(22)을 전술한 세그먼트 입/출력 라인(23)과 각각 연결시킨다. 그에 따라, 더미 게이트 라인(22)의 개수는 세그먼트 입/출력 라인(23)의 개수와 동일하게 되며, 본 실시예에서 더미 게이트 라인(22)의 개수는 4개이다.
이와 같은 4개의 더미 게이트 라인(22)을 좌측부터 차례로 제1 더미 게이트 라인(22a), 제2 더미 게이트 라인(22b), 제3 더미 게이트 라인(22c) 및 제4 더미 게이트 라인(22d)이라 부르기로 한다. 이때, 더미 게이트 라인(22)의 패터닝을 용이하게 하기 위하여, 각각의 더미 게이트 라인(22)은 셀 매트의 상부 및 하부에서 번갈아 각각의 세그먼트 입/출력 라인(23)과 연결된다. 예를 들어, 본 도면에서와 같이, 제1 더미 게이트 라인(22a) 및 제3 더미 게이트 라인(22c)는 셀 매트의 상부에서 게이트 라인(21)과 수직한 방향으로 굽어져 제1 세그먼트 입/출력 라인 쌍(SIO0, SIO0B)에 각각 연결되고, 제2 더미 게이트 라인(22b) 및 제4 더미 게이트 라인(22d)은 셀 매트의 하부에서 게이트 라인(21)과 수직한 방향으로 굽어져 제2 세그먼트 입/출력 라인 쌍(SIO2, SIO2B)에 각각 연결된다.
여기서, 세그먼트 입/출력 라인(23)은 일반적으로 게이트 라인(21)보다 수직 상부에 위치하는 금속 배선을 이용하여 형성되므로, 더미 게이트 라인(22)과 세그먼트 입/출력 라인(23)이 교차하는 부분에 구비되는 콘택부(24)에 의하여 더미 게이트 라인(22)과 세그먼트 입/출력 라인(23)이 상호 연결된다. 여기서, 콘택부(24)는 일반적으로 더미 게이트 라인(22) 상부의 비트라인 콘택과, 비트라인 콘택 상부의 섬형(island type) 비트라인과, 비트라인 상부의 금속 콘택이 순차적으로 적층된 구조를 갖는다.
이와 같이 더미 게이트 라인(22)을 세그먼트 입/출력 라인(23)과 연결시키는 경우, 스탠바이(standby) 상태에서 더미 게이트 라인(22)의 전압 레벨은 세그먼트 입/출력 라인(23)과 동일하게 비트라인 프라치지 전압 레벨(Vblp)이 되고, 액티브(active) 상태로 변환된 후 센싱 동작을 수행하는 경우에도 더미 게이트 라인(22)의 전압 레벨은 해당 비트라인 쌍(BLT, BLB)과 동일하게 센싱된 전압 레벨이 된다. 따라서, 더미 게이트 라인(22)과 비트라인 콘택 사이의 전기적 쇼트가 발생하더라도 센싱 동작에 문제가 발생하는 등의 불량이 초래되지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1은 종래 기술에 따른 DRAM 소자의 레이아웃을 나타내는 도면.
도2는 본 발명의 일실시예에 따른 DRAM 소자의 레이아웃을 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 게이트 라인 22 : 더미 게이트 라인
23 : 세그먼트 입/출력 라인 24 : 콘택부

Claims (8)

  1. 셀 매트의 엣지부에 구비되는 더미 게이트 라인; 및
    상기 셀 매트와 인접하는 센스 앰프 영역에 구비되는 세그먼트 입/출력 라인
    을 포함하고,
    상기 더미 게이트 라인은 상기 셀 매트의 상부 또는 하부에서 연장되어 상기 세그먼트 입/출력 라인에 연결되는
    반도체 소자의 레이아웃.
  2. 제1항에 있어서,
    상기 세그먼트 입/출력 라인은, 하나 이상의 쌍을 갖는 복수개의 라인이고,
    상기 더미 게이트 라인은, 상기 세그먼트 입/출력 라인의 개수와 동일한 개수를 갖고,
    상기 더미 게이트 라인 각각은 상기 세그먼트 입/출력 라인 각각에 연결되는
    반도체 소자의 레이아웃.
  3. 제2항에 있어서,
    상기 더미 게이트 라인은 셀 매트의 상부와 셀 매트의 하부에서 번갈아 상기 세그먼트 입/출력 라인에 연결되는
    반도체 소자의 레이아웃.
  4. 제2항에 있어서,
    상기 세그먼트 입/출력 라인은, 2쌍의 4개 라인이고,
    상기 더미 게이트 라인의 개수는 4개인
    반도체 소자의 레이아웃.
  5. 제4항에 있어서,
    상기 더미 게이트 라인 중 첫째, 셋째에 배치되는 더미 게이트 라인은 상기 셀 매트의 상부 또는 하부 중 어느 하나에서 연장되어 상기 2쌍의 세그먼트 입/출력 라인 중 어느 한 쌍에 연결되고,
    상기 더미 게이트 라인 중 둘째, 넷째에 배치되는 더미 게이트 라인은 상기 셀 매트의 상부 또는 하부 중 다른 하나에서 연장되어 상기 2쌍의 세그먼트 입/출력 라인 중 다른 한 쌍에 연결되는
    반도체 소자의 레이아웃.
  6. 제1항에 있어서,
    상기 셀 매트의 엣지부에서 상기 더미 게이트 라인은 제1 방향으로 배치되고,
    상기 세그먼트 입/출력 라인은 상기 제1 방향으로 연장되고,
    상기 더미 게이트 라인은 상기 셀 매트의 상부 또는 하부에서 상기 제1 방향과 수직한 제2 방향으로 연장되어 상기 세그먼트 입/출력 라인에 연결되는
    반도체 소자의 레이아웃.
  7. 제1항에 있어서,
    상기 더미 게이트 라인과 상기 세그먼트 입/출력 라인이 교차하는 부분에 상기 더미 게이트 라인과 상기 세그먼트 입/출력 라인을 상호 연결시키는 콘택부가 구비되는
    반도체 소자의 레이아웃.
  8. 제7항에 있어서,
    상기 세그먼트 입/출력 라인은 금속 배선으로 이루어지고,
    상기 콘택부는, 비트라인 콘택, 섬형 비트라인 및 금속 콘택의 적층 구조로 이루어지는
    반도체 소자의 레이아웃.
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