KR20120025762A - 반도체 소자의 레이아웃 - Google Patents

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KR20120025762A KR1020100087854A KR20100087854A KR20120025762A KR 20120025762 A KR20120025762 A KR 20120025762A KR 1020100087854 A KR1020100087854 A KR 1020100087854A KR 20100087854 A KR20100087854 A KR 20100087854A KR 20120025762 A KR20120025762 A KR 20120025762A
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최용진
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Abstract

본 발명은 반도체 소자의 레이아웃에 관한 것으로, 더미 비트라인을 레이아웃 상에서 끊어줌으로써, 더미 비트라인에 전달되는 비트라인 프리차지 전압(VBLP)을 차단하여 SAC 페일이 발생하더라도 동작에 영향을 미치지 못하도록 하는 기술에 관한 것이다.
본 발명에 따른 반도체 소자의 레이아웃은 셀 영역에 배치되는 비트라인과 셀 영역의 외곽에 형성된 더미 영역에 배치되는 더미 비트라인을 포함하되, 더미 비트라인은 복수 개의 패턴으로 구성된 것을 특징으로 한다.

Description

반도체 소자의 레이아웃{LAYOUT OF THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 레이아웃에 관한 것이다. 보다 상세하게는 더미 영역에 형성된 더미 비트라인을 포함하는 반도체 소자의 레이아웃에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 디자인 룰(design rule)의 축소가 급격히 이루어지고 있으며, 이에 따라, 초미세화 패턴의 구현이 요구되고 있다. 특히, 디램(DRAM) 소자와 같은 메모리 소자에서 사진 노광 과정에서의 마진(margin)을 보다 더 확보하기 위해서, 실제로 데이타의 저장 장소로 사용되는 셀 영역의 외곽에 더미 패턴(dummy pattern)을 추가로 배치하여 실제 셀 영역의 패턴들의 형태가 왜곡되는 것을 방지하고 있다. 이러한 더미 패턴은 소자분리 영역, 게이트, 비트라인, 랜딩플러그 콘택, 비트라인 콘택 등 셀 영역을 구성하는 모든 요소들에 대해 형성된다.
더미 패턴들은 여러가지 요소에 의해 실제 셀 영역의 패턴들과 다른 형태로 형성하게 되는데, 이로 인해 더미 영역이 셀 영역에 비해 공정 마진이 취약해져서 불량이 발생하는 경우가 생긴다.
예컨대, 디램 소자의 경우 주변 회로 영역에 센스 앰프 소자에 접속되는 비트 라인(bit line)들의 레이아웃을 설계할 때, 사진 및 식각 공정에서의 공정 마진을 확보하기 위해서 더미 비트 라인을 삽입 배치하고 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 더미 비트라인에 전달되는 비트라인 프리차지 전압(VBLP)을 차단하여 SAC 페일이 발생하더라도 동작에 영향을 미치지 못하도록 하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 레이아웃은 셀 영역에 배치되는 비트라인과, 셀 영역의 외곽에 형성된 더미 영역에 배치되는 더미 비트라인을 포함하되, 더미 비트라인은 다수의 더미 비트라인 패턴을 포함하는 것을 특징으로 한다.
나아가, 더미 비트라인은 비트 라인 프리차지 전압(VBLP)에 연결되며, 더미 비트라인은 다수의 라인이 하나로 묶여진 것을 특징으로 한다. 여기서, 다수의 라인 중 하나의 더미 비트라인이 다수의 더미 비트라인 패턴으로 구성될 수 있으며, 더미 영역에 형성된 더미 비트라인이 모두 다수의 더미 비트라인 패턴으로 구성될 수 있다.
또한, 더미 비트라인은 3 ~ 6 개의 더미 비트라인 패턴으로 구성된다. 그리고, 다수의 더미 비트라인 패턴으로 구성된 상기 더미 비트라인은 전위가 플로팅(Floating)된다.
나아가, 셀 매트(Cell Mat) 양측의 상기 더미 비트라인은 더미 비트라인 패턴으로 구성되며, 더미 비트라인 패턴들은 일정 간격 이격되어 구비되며, 더미 비트라인 패턴들 사이의 간격은 40 ~ 80nm인 것을 특징으로 한다.
본 발명의 반도체 소자의 레이아웃은 더미 비트라인을 레이아웃 상에서 끊어줌으로써, 더미 비트라인에 전달되는 비트라인 프리차지 전압(VBLP)을 차단하여 SAC 페일이 발생하더라도 동작에 영향을 미치지 못하도록 한다. 이로 인해, 칩 동작이 정상적으로 진행되어 소자의 수율 및 품질이 향상되며, 공정 마진이 향상되는 효과를 제공한다.
또한, 더미 저장전극 콘택의 크기를 증가시킴으로써 DOF 마진을 향상시킬 수 있는 효과를 제공한다.
도 1은 일반적인 더미 영역의 문제점을 도시한 단면도.
도 2는 일반적인 더미 비트라인을 도시한 레이아웃.
도 3은 본 발명에 따른 더미 비트라인을 도시한 레이아웃.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 레이아웃의 일실시예에 대해 상세히 설명하기로 한다.
최근, 디램 소자의 경우 주변 회로 영역에 센스 앰프 소자에 접속되는 비트 라인(bit line)들의 레이아웃을 설계할 때, 사진 및 식각 공정에서의 공정 마진을 확보하기 위해서 더미 비트 라인을 삽입 배치하고 있다. 또한, 더미 비트라인과 연결되는 더미 비트라인 콘택 또는 저장전극 콘택을 삽입 배치하고 있는데, 소자가 고집적화되면서 더미 비트라인 콘택 또는 저장전극 콘택이 게이트 측면을 손상시키는 SAC 페일이 발생하고 있다. 이와 같이 더미 영역에서 발생하는 SAC 페일은 실제 동작하는 셀 영역에서 발생한 것이 아니기 때문에 문제가 없어 보이나, 후속 공정에서 품질 불량을 유도하는 문제가 있다.
그러나, 실제 동작하지 않는 더미 영역은 불량 테스트를 할 수 있는 영역이 아니기 때문에 불량이 심각하게 발생하는 경우를 제외하고는 불량을 검출하기 어려워 제품이 만들어진 이후 품질 불량이 발생하게 된다.
도 1은 일반적인 더미 영역을 도시한 것으로, 저장전극용 랜딩플러그 콘택과 게이트 간에 SAC 페일(Self Align Contact Fail)이 발생할 수 있는 부분을 나타낸 단면도이다. 도 1을 참조하면, 일반적인 더미 영역을 도시한 것으로 반도체 기판(100) 상부에 게이트(110)가 구비되고, 게이트(110) 측벽에 스페이서(115)가 구비된다. 그리고, 게이트(110) 사이에 랜딩플러그 콘택(120)이 구비된다. 여기서, 세 개의 랜딩플러그 콘택(120) 중 중앙에 형성된 랜딩플러그 콘택(120)은 비트라인용 랜딩플러그 콘택(120a)이며, 비트라인용 랜딩플러그 콘택(120b) 양측에 형성된 랜딩플러그 콘택(120)은 저장전극용 랜딩플러그 콘택(120s)이다.
이러한 구조를 갖는 더미 영역에서 게이트(110)와 랜딩플러그 콘택(120)이 만나는 모든 지역에서 SAC 페일이 발생할 수 있다. 예컨대, 'A'와 같이 비트라인 콘택과 접속되는 랜딩 플러그 콘택(120b)과 게이트(110) 사이에 페일이 발생하는 경우가 있으며, 'B' 또는 'C'와 같이 저장전극 콘택과 접속되는 랜딩 플러그 콘택(120s)과 게이트(110) 간에 페일이 발생하는 경우가 있다.
먼저, 'A'와 같은 페일은 'A' 부분에 연결된 워드라인을 선택하면 해당 워드라인의 전위는 Vpp로 상승한다. Vpp는 레벨은 Vcore, 셀 문턱전압 Vt 및 공정 마진을 고려하여 설정하게 된다. 이때, 셀 트랜지스터가 NMOS 이기 때문에 "1" 데이타를 쓰는데 어려움이 있다. 즉, Vpp 레벨은 데이타 "1"을 쓰기에 충분할 정도로 높게 설정하여야 한다. 그러나, 해당 워드라인에 'A'와 같은 결함이 존재하여 이를 통해 비트라인 프리차지 전압 VBLP과 연결된다. 따라서, VBLP에 의해 Vpp 레벨이 떨어지게 된다. Vpp 레벨이 떨어지게 되면 셀에 데이타를 써주지 못하고, 낮은 게이트 전위로 인하여 데이타를 쓰는 속도가 저하되어 tWR(Write Recovery time) 불량이 발생하게 된다.
또한, 'B'와 같은 페일은 'B' 부분에 연결된 워드라인의 전위를 떨어뜨려 불량을 발생시킨다. 'B' 부분에 연결된 워드라인을 선택한 경우 트랜지스터가 턴온(Turn-On)되어 비트라인 프리차지 전압이 저장전극 콘택으로 전달된 후 다시 워드 라인으로 전해져서 워드 라인의 전위를 떨어뜨린다. 이로 인해 tWR 특성이 저하되는 문제가 있다.
마지막으로, 'C'와 같은 페일은 채널을 통해 더미 비트라인 전압(VBLP)이 인접한 워드라인을 통하여 저장전극 콘택에 전달되어, 로우 레벨로 턴 오프 되어 있어야 하는 워드라인의 전위를 상승시킨다. 이로 인해 해당 워드라인에 연결된 셀 에서 누설전류가 발생되는 문제가 있다.
도 2는 일반적인 더미 비트라인을 도시한 레이아웃이다.
도 2를 참조하면, 셀 매트(Cell Mat) 영역 외곽에 라인 형태의 더미 비트라인(125)이 배치된다. 더미 비트라인(125)은 4개의 라인이 하나로 묶여져서 형성된다. 이때, 더미 비트라인(125) 더미 비트라인 콘택(123)을 통해 랜딩플러그 콘택(미도시)와 연결된다. 그러나, 더미 비트라인(125) 중 최외곽에 형성된 라인은 더미 비트라인 콘택(123)과 연결되지 않으며, 인접한 더미 비트라인(125)보다 두꺼운 선폭으로 형성된다.
상술한 바와 같이, 더미 영역에서 발생하는 SAC 페일은 비트라인 프리차지 전압이 워드라인으로 전달되어 소자의 불량을 유발하는 문제점이 있다.
도 3은 본 발명에 따른 더미 비트라인을 포함하는 반도체 소자의 레이아웃을 도시한 것이다.
도 3을 참조하면, 셀 매트(Cell Mat) 외곽에 형성된 더미(Dummy) 영역을 도시한 것으로 더미 비트라인(Dummy Bitline)(130)이 구비되어 있다. 더미 비트라인(130)은 4개의 라인이 하나로 묶여져서 형성된다. 더미 비트라인(130)은 센스 앰프(Sense Amp) 지역에서 비트라인 프리차지 전압(VBLP)을 전달받는다. 여기서, 다수의 더미 비트라인(130) 중 최외각에 구비된 더미 비트라인(130b)은 더미 비트라인 콘택(135)과 연결되지 않는다. 즉, 최외각에 구비된 더미 비트라인(130b)은 게이트와 연결되지 않으므로 불량을 발생시키지 않는다. 그러나, 나머지 더미 비트라인(130)은 불량을 발생시킬 가능성이 있다. 이와 같이 불량을 발생시킬 가능성이 있는 더미 비트라인(130) 중 하나를 다수의 더미 비트라인 패턴(130a)으로 나누어 형성한다. 이때, 더미 비트라인(130)은 3 ~ 6개의 더미 비트라인 패턴(130a)으로 나누는 것이 바람직하다. 더미 비트라인(130)은 센스 앰프에 가까운 부분만 두 군데 끊어주어도 되지만 SAC 페일이 발생했을 때 연결된 더미 비트라인(130)의 캐패시턴스(Capacitance)가 작을수록 좋다. 따라서, 다수의 더미 비트라인 패턴(130a)으로 나누어 형성한다.
그리고, 더미 비트라인 패턴(130a)은 일정 간격(도 3의 'D')으로 이격되도록 형성한다. 바람직하게는 40 ~ 80nm 간격으로 이격되도록 하며, 이와 같이 일정 간격으로 이격되도록 하면 로딩 이펙트가 최소화되는 장점이 있다. 그러나, 더미 비트라인 패턴(130a)을 형성하는 것은 더미 비트라인(130)을 플로팅시키는데 목적이 있으므로, 그 선폭이나 간격에 제한을 두지는 않는다.
또한, 도 3에 도시된 바와 같이 셀 매트 양측에 더미 비트라인(130)이 위치해 있으므로 셀 매트 양측의 더미 비트라인(130)을 모두 다수의 더미 비트라인 패턴(130a)으로 형성하는 것이 바람직하다.
상술한 바와 같이 더미 비트라인(130)을 다수의 더미 비트라인 패턴(130a)으로 나누어 주면 센스 앰프 지역으로 VBLP가 전달되지 않으면서, 비트라인은 플로팅된다. 즉, 더미 영역에서 SAC 페일이 발생하더라도 워드라인 전위에 영향을 미치지 않게 되므로 실제 셀 들은 정상적으로 동작하게 된다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100 : 반도체 기판 110 : 게이트
115 : 스페이서 120 : 랜딩플러그 콘택
120b : 비트라인용 랜딩플러그 콘택 120s : 저장전극용 랜딩플러 콘택
125, 130 : 더미 비트라인 130a : 더미 비트라인 패턴

Claims (10)

  1. 셀 영역에 배치되는 비트라인; 및
    상기 셀 영역의 외곽에 형성된 더미 영역에 배치되는 더미 비트라인을 포함하되, 상기 더미 비트라인은 다수의 더미 비트라인 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃.
  2. 청구항 1에 있어서,
    상기 더미 비트라인은 비트 라인 프리차지 전압(VBLP)에 연결되는 것을 특징으로 하는 반도체 소자의 레이아웃.
  3. 청구항 1에 있어서,
    상기 더미 비트라인은 다수의 라인이 하나로 묶여진 것을 특징으로 하는 반도체 소자의 레이아웃.
  4. 청구항 3에 있어서,
    상기 다수의 라인 중 하나의 더미 비트라인이 다수의 더미 비트라인 패턴으로 구성된 것을 특징으로 하는 반도체 소자의 레이아웃.
  5. 청구항 1에 있어서,
    상기 더미 영역에 형성된 상기 더미 비트라인이 모두 다수의 더미 비트라인 패턴으로 구성된 것을 특징으로 하는 반도체 소자의 레이아웃.
  6. 청구항 1에 있어서,
    상기 더미 비트라인은 3 ~ 6 개의 더미 비트라인 패턴으로 구성된 것을 특징으로 하는 반도체 소자의 레이아웃.
  7. 청구항 1에 있어서,
    상기 다수의 더미 비트라인 패턴으로 구성된 상기 더미 비트라인은 전위가 플로팅(Floating)되는 것을 특징으로 하는 반도체 소자의 레이아웃.
  8. 청구항 1에 있어서,
    상기 셀 매트(Cell Mat) 양측의 상기 더미 비트라인은 더미 비트라인 패턴으로 구성된 것을 특징으로 하는 반도체 소자의 레이아웃.
  9. 청구항 1에 있어서,
    상기 다수의 더미 비트라인 패턴은 일정 간격 이격되어 배치되는 것을 특징으로 하는 반도체 소자의 레이아웃.
  10. 청구항 9에 있어서,
    상기 더미 비트라인 패턴들 사이의 간격은 40 ~ 80nm인 것을 특징으로 하는 반도체 소자의 레이아웃.
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