KR20010063851A - 반도체소자의 트랜지스터 형성방법 - Google Patents

반도체소자의 트랜지스터 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 반도체소자의 주변회로부에 CMOS 를 형성하는 반도체소자의 트랜지스터 형성방법에 있어서, 반도체기판에 활성영역을 정의하는 소자분리막을 형성하고 상기 반도체기판 상부에 게이트절연막, 제1폴리실리콘, 텅스텐 실리사이드 및 마스크절연막의 적층구조로 게이트전극을 형성한 다음, 상기 반도체기판에 저농도의 엔형 불순물 접합영역을 형성하고 전체표면상부에 CVD 산화막을 형성한 다음, 상기 반도체소자 셀부의 게이트전극 측벽에 절연막 스페이서를 형성하고 전체표면상부에 제2폴리실리콘을 형성한 다음, 상기 셀부의 제2폴리실리콘을 패터닝하여 콘택영역에 콘택패드를 형성하고 상기 주변회로부의 상기 CVD 산화막 측벽에 제2폴리실리콘 스페이서를 형성한 다음, 상기 주변회로부의 제2폴리실리콘 스페이서를 습식방법으로 제거하고 상기 주변회로부의 NMOS 영역에만 고농도의 엔형 불순물 접합영역이 형성된 NMOS 를 형성한 다음, 상기 주변회로부의 PMOS 영역의 CVD 산화막을 이방성식각하여 절연막 스페이서를 형성함으로써 NMOS 영역의 CVD 산화막과 두께를 달리하는 절연막 스페이서를 형성하고 상기 주변회로부의 PMOS 영역에 고농도의 피형 불순물 접합영역이 형성된 PMOS 를 형성하는 공정으로 채널길이를 증가시켜 소자의 특성열화를 최소화시켜 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 트랜지스터 형성방법{A method for forming a transistor of a semiconductor device}
본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 특히 반도체 소자에 널리 사용되는 상보형 전계효과트랜지스터 ( complementary metal oxide semiconductor, 이하에서 CMOS 라 함 ) 트랜지스터의 특성을 최대화시키기 위해 엔모스 ( NMOS ) 와 피모스 ( PMOS ) 에 구비되는 절연막 스페이서, 즉 저농도의 엔형 불순물 농도 주입시 사용될 절연막 스페이서 ( 이하에서 "n-스페이서"라 함 ) 두께를 다르게 하여, 특성이 다른 종류의 트랜지스터를 동일 공정과정을 거쳐 형성가능함과 동시에 각각 특성에 맞는 트랜지스터를 원하는 기능을 하는 회로에 사용하여 그 회로의 특성을 최대한 높여줄 수 있는 기술에 관한 것이다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도로서, 일측인 셀부(100)를 도시하고 타측은 주변회로부(200,200a,200b)를 도시한다.
먼저, 반도체기판(30)에 활성영역을 정의하는 비활성영역, 즉 소자분리산화막(1)을 형성한다.
그리고, 상기 반도체기판(30) 상부에 게이트산화막(2), 게이트전극용 제1폴리실리콘(3) 및 텅스텐 실리사이드를 순차적으로 적층한다.
그리고, 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 적층구조를 식각하여 게이트전극을 형성한다.
그 다음, 마스크없이 N- 불순물을 이온주입하여 저농도의 엔형 불순물 접합영역(6)을 형성한다.
이때, 상기 게이트전극이 이온주입장벽으로 사용되어 상기 게이트전극 하측의 반도체기판(30)에는 불순물이 이온주입되지않도록 한다. (도 1a)
그 다음, 상기 게이트전극 측벽에 CVD 산화막으로 절연막 스페이서(7)를 형성한다.
그리고, 상기 주변회로부(200)의 NMOS 영역(200a)만을 노출시키는 제1감광막패턴(8)을 형성한다.
그리고, 상기 제1감광막패턴(8)을 마스크로하여 상기 NMOS 영역(200a)에 고농도의 엔형 불순물(9)을 이온주입하여 고농도의 엔형 불순물 접합영역(10)을 형성함으로써 NMOS 를 형성한다. (도 1b)
그 다음, 상기 제1감광막패턴(8)을 제거하고 상기 주변회로부(200)의 PMOS 영역(200b)만을 노출시키는 제2감광막패턴(11)을 형성한다.
그리고, 상기 제2감광막패턴(11)을 마스크로하여 상기 PMOS 영역(200b)에 고농도의 피형 불순물(12)을 이온주입하여 고농도의 피형 불순물 접합영역(13)을 형성함으로써 PMOS 를 형성하여 반도체소자의 주변회로부(200)에 CMOS 를 형성한다. (도 1c)
이상에서 설명한 바와같이 종래기술에 따른 반도체소자의 트랜지스터 형성방법은, CMO 를 구성하는 NMOS 와 PMOS의 절연막 스페이서 두께가 항상 같다. 이 경우 NMOS 트랜지스터의 핫캐리어효과를 최소화하기 위해 n-스페이서 두께를 어느 정도의 두께 이상으로 유지해야 한다. 그러나 현 256M DRAM급 소자에서 n-농도가 상당히 높은 상황에서 스페이서 두께를 어느정도의 두께이상으로 유지하면 PMOS 에서 리버스-쇼트 채널 이펙트 ( reverse short channel effect ), 즉 PMOS의 채널 길이가 작아질수록 문턱전압 ( threshold voltage ) 이 점점 커지는 현상이 심하게 나타나 트랜지스터 특성을 열화시킨다.
또한, 일반적인 LDD 반도체 소자가 형성될 때 LDD 구조를 만들기위해 게이트전극을 형성한 후에 N-이온주입을 마스크를 사용함이 없이 블랭크로 실시한 후, 이후 공정에서 열공정을 실시함으로써 N-이온이 측면과 수직방향으로 확산되어진다. 이로인해 효과적인 채널 길이가 실제 형성시킨 게이트 길이보다 더 작아져 고집적화된 반도체소자에서 트랜지스의 문턱전압을 작게 하여 트랜지스터의 오프 특성을 열화시킨다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여,
NMOS의 스페이서 두께를 핫캐리어 효과를 막을 정도의 두께로 만들고 PMOS의 스페이서 두께를 NMOS 의 스페이서 두께보다 작게 해주어 리버스 쇼트-채널 이펙트를 최소화시켜 트랜지스터의 특성 열화를 최소화시킴으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
도 2a 내지 도 2g 는 본 발명의 제1실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
도 3a 내지 도 3c 는 종래기술의 제2실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 소자분리산화막 2 : 게이트산화막
3 : 제1폴리실리콘 4 : 텅스텐 실리사이드
5 : 저농도의 엔형 불순물
6 : 저농도의 엔형 소오스/드레인 접합영역
7 : 절연막 스페이서, CVD 산화막
8,15,21 : 제1감광막패턴
9 : 고농도의 엔형 불순물 10 : 고농의 엔형 불순물 접합영역
11,16,22 : 제2감광막패턴 12 : 고농도의 피형 불순물
13 : 고농도의 피형 불순물 접합영역
14 : 제2폴리실리콘 17 : 마스크산화막
18 : 제3감광막패턴 19 : 제4감광막패턴
20 : 제5감광막패턴 100 : 셀부
200 : 주변회로부 200a : 주변회로부의 NMOS 영역
200b : 주변회로부의 PMOS 영역
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,
반도체소자의 주변회로부에 CMOS 를 형성하는 반도체소자의 트랜지스터 형성방법에 있어서,
반도체기판에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
상기 반도체기판 상부에 게이트절연막, 제1폴리실리콘, 텅스텐 실리사이드 및 마스크절연막의 적층구조로 게이트전극을 형성하는 공정과,
상기 반도체기판에 저농도의 엔형 불순물을 이온주입하여 저농도의 엔형 불순물 접합영역을 형성하는 공정과,
전체표면상부에 CVD 산화막을 일정두께 형성하는 공정과,
상기 반도체소자 셀부의 CVD 산화막을 이방성식각하여 상기 게이트전극 측벽에 절연막 스페이서를 형성하는 공정과,
전체표면상부에 제2폴리실리콘을 형성하는 공정과,
상기 셀부의 제2폴리실리콘을 패터닝하여 콘택영역에 콘택패드를 형성하는 공정과,
상기 주변회로부의 제2폴리실리콘을 이방성식각하여 상기 주변회로부의 상기 CVD 산화막 측벽에 제2폴리실리콘 스페이서를 형성하는 공정과,
상기 주변회로부의 제2폴리실리콘 스페이서를 습식방법으로 제거하는 공정과,
상기 주변회로부의 NMOS 영역에만 고농도의 엔형 불순물을 이온주입하여 고농도의 엔형 불순물 접합영역이 형성된 NMOS 를 형성하는 공정과,
상기 주변회로부의 PMOS 영역의 CVD 산화막을 이방성식각하여 절연막 스페이서를 형성함으로써 NMOS 영역의 CVD 산화막과 두께를 달리하는 절연막 스페이서를 형성하는 공정과,
상기 주변회로부의 PMOS 영역에만 고농도의 피형 불순물을 이온주입하여 고농도의 피형 불순물 접합영역이 형성된 PMOS 를 형성하는 공정을 포함하는 것을 제1특징으로한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,
반도체소자의 주변회로부에 CMOS 를 형성하는 반도체소자의 트랜지스터 형성방법에 있어서,
반도체기판에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
상기 반도체기판 상부에 게이트절연막, 제1폴리실리콘, 텅스텐 실리사이드 및 마스크절연막의 적층구조로 게이트전극을 형성하는 공정과,
상기 반도체기판에 저농도의 엔형 불순물을 이온주입하여 저농도의 엔형 불순물 접합영역을 형성하는 공정과,
전체표면상부에 CVD 산화막을 일정두께 형성하는 공정과,
상기 반도체소자 셀부의 CVD 산화막을 이방성식각하여 상기 게이트전극 측벽에 절연막 스페이서를 형성하는 공정과,
전체표면상부에 제2폴리실리콘을 형성하는 공정과,
상기 주변회로부의 NMOS 영역에 형성된 상기 제2폴리실리콘을 이방성식각하여 상기 CVD 산화막 측벽에 제2폴리실리콘 스페이서를 형성하는 공정과,
상기 주변회로부의 NMOS 영역에 고농도의 엔형 불순물을 이온주입하여 고농도의 엔형 불순물 접합영역을 형성함으로써 NMOS 를 형성하는 공정과,
상기 셀부의 제2폴리실리콘을 패터닝하여 콘택영역에 콘택패드를 형성하는 공정과,
상기 주변회로부에 형성된 제2폴리실리콘 및 제2폴리실리콘 스페이서를 습식방법으로 제거하되, 상기 주변회로부의 PMOS 영역이 NMOS 영역보다 CVD 산화막이 많이 식각되는 공정과,
상기 주변회로부의 PMOS 영역에만 고농도의 피형 불순물을 이온주입하여 고농도의 피형 불순물 접합영역을 형성함으로써 PMOS 를 형성하는 공정을 포함하는 것을 제2특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2g 는 본 발명의 제1실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도로서, 반도체소자의 셀부(100)와주변회로부(200,200a,200b)를 도시한 것이다.
먼저, 반도체기판(30) 상부에 활성영역을 정의하는 비활성영역, 즉 소자분리산화막(1)을 형성한다.
그리고, 상기 반도체기판(30) 상부에 게이트산화막(2), 게이트전극용 제1폴리실리콘(3), 텅스텐 실리사이드(4) 및 마스크산화막(17)을 순차적으로 적층한다.
이때, 상기 마스크산화막(17)은 CVD 산화막으로 형성한 것이다.
그 다음, 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 적층구조를 식각하여 게이트전극을 형성한다.
그 다음, 마스크없이 N- 불순물을 이온주입하여 저농도의 엔형 불순물 접합영역(6)을 셀부(100)와 주변회로부(200) 모두에 형성한다.
이때, 상기 게이트전극이 이온주입장벽으로 사용되어 상기 게이트전극 하측의 반도체기판(30)에는 불순물이 이온주입되지않도록 한다. (도 2a)
그 다음, 전체표면상부에 CVD 산화막(7)을 전체표면상부에 30 ∼ 700 Å 두께로 형성한다. (도 2b)
그리고, 상기 반도체소자의 셀부(100)만을 노출시키는 셀마스크(도시안됨)를 이용한 노광 및 현상공정으로 제1감광막패턴(15)을 형성한다.
그리고, 상기 제1감광막패턴(15)을 마스크로하여 상기 CVD 산화막(7)을 전면식각, 다시말하면 이방성건식식각하여 상기 셀부(100)의 게이트전극 측벽에 절연막 스페이서를 형성한다. (도 2c)
그 다음, 상기 제1감광막패턴(15)을 제거하고 상기 게이트전극 사이를 매립하는 제2폴리실리콘(14)을 전체표면상부에 형성한다.
이때, 패턴이 밀집된 셀부(100)는 패턴 간의 공간을 매립하는 형태로 형성되고, 패턴이 밀집되지않은 주변회로부(200)에 형성된 제2폴리실리콘(14)은 표면에 각각 일정두께가 증착된 형태로 형성된다.
그 다음, 상기 셀부(100)에 제2감광막패턴(16)을 형성한다.
이때, 상기 제2감광막패턴(16)은 상기 셀부(100)에 콘택패드를 형성할 수 있도록 콘택영역을 노출시킬 수 있도록 콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한 것이다. (도 2d)
그 다음, 상기 제2감광막패턴(16)을 제거하고, 상기 반도체기판(30)의 셀부(100)만을 도포하고 상기 주변회로부(200)만을 노출시키는 제3감광막패턴(18)을 형성한다.
그리고, 상기 제3감광막패턴(18)을 마스크로하여 상기 제2폴리실리콘(14)을 건식식각함으로써
상기 셀부(100)에 콘택패드를 형성하는 동시에 주변회로부(200)의 CVD 산화막(7) 측벽에 제2폴리실리콘(14) 스페이서를 형성한다. (도 2e)
그리고, 상기 제3감광막패턴(18)을 마스크로하여 상기 주변회로부(200)의 제2폴리실리콘(14)을 제거한다. 이때, 상기 제2폴리실리콘(14)은 습식 또는 건식방법으로 제거한다.
그리고, 상기 셀부(100)와 주변회로부의 PMOS 영역(200b)을 도포하여 주변회로부의 NMOS 영역(200a)만을 노출시키는 제4감광막패턴(19)을 형성한다.
그리고, 상기 제4감광막패턴(19)을 마스크로하여 상기 반도체기판(30)에 고농도의 엔형 불순물(9)을 이온주입하여 상기 반도체기판(30)에 고농도의 엔형 불순물 접합영역(10)을 형성함으로써 NMOS 를 형성한다. (도 2f)
그 다음, 상기 제4감광막패턴(19)을 제거하고, 상기 셀부(100)와 주변회로부의 NMOS 영역(200a)만을 도포하여 상기 주변회로부의 PMOS 영역(200b)만을 노출시키는 제5감광막패턴(20)을 형성한다.
그리고,상기 제5감광막패턴(20)을 마스크로 하여 상기 PMOS 영역(200b)의 CVD 산화막(7)을 이방성식각하여 상기 PMOS 영역(200b)의 게이트전극 측벽에 저연막 스페이서를 형성한다.
그리고, 상기 제5감광막패턴(20)을 마스크로하여 상기 반도체기판(30)에 고농도의 피형 불순물(12)을 이온주입하여 고농도의 피형 불순물 접합영역(13)을 형성함으로써 PMOS 를 형성한다. (도 2g)
도 3a 내지 도 3c 는 본 발명의 제2실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
먼저, 본 발명의 제1실시예에서 상기 도 3b 의 공정후 상기 제1감광막패턴(15)을 제거하고 전체표면상부에 제2폴리실리콘(14)을 일정두께 형성한다.
이때, 상기 제2폴리실리콘(14)은 패턴이 밀집된 셀부(100)에서 패턴 간의 공간을 매립하는 형태로 형성되고, 패턴이 밀집되지않은 주변회로부(200)에서는 표면구조에 일정두께가 증착된 형태로 형성된다.
그 다음, 상기 주변회로부의 NMOS 영역(200a)만을 노출시키는 마스크(도시안됨)를 이용하여 상기 주변회로부의 NMOS 영역(200a)의 제2폴리실리콘(14)을 이방성식각하여 상기 CVD 산화막(7)의 측벽에만 제2폴리실리콘(14) 스페이서를 형성한다.
그리고, 상기 주변회로부의 NMOS 영역(200a)에만 고농도의 엔형 불순물(9)을 이온주입하여 고농도의 엔형 불순물 접합영역(10)을 형성함으로써 NMOS 를 형성한다. (도 3a)
그 다음, 상기 셀부(100)에 제1감광막패턴(21)을 형성한다.
이때, 상기 제1감광막패턴(21)은 콘택영역으로 예정된 활성영역에 접속되는 콘택패드를 형성할 수 있도록 콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다. (도 3b)
그 다음, 제1감광막패턴(21)을 마스크로하여 상기 제2폴리실리콘(14)을 건식식각하여 콘택패드를 형성한다.
그리고, 상기 제1감광막패턴(21)을 습식방법으로 제거하고, 상기 셀부(100)만을 도포할 수 있는 제2감광막패턴(도시안됨)을 형성하고 이를 마스크로하여 상기 주변회로부(200)의 제2폴리실리콘(14)을 습식방법으로 완전히 제거한다. 여기서, 상기 제2폴리실리콘(14)의 제거공정은 건식방법으로 실시할 수도 있다.
이때, 상기 PMOS 영역(200b)은 제2폴리실리콘(14)이 NMOS 영역(200a)보다 많이 남아 있어 습식식각공정시 불순물 접합영역 상측의 CVD 산화막(7)이 일부식각된다.
그 다음, 상기 제2감광막패턴을 제거하고 상기 셀부(100)와 주변회로부의NMOS 영역(200a)을 도포하여 PMOS 영역(200b)만을 노출시키는 제3감광막패턴(22)을 형성한다.
그리고, 상기 제3감광막패턴(22)을 마스크로하여 상기 반도체기판(30)에 고농도의 피형 불순물(12)을 이온주입하여 고농도의 피형 불순물 접합영역(13)을 형성한다. (도 3c)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 트랜지스터 형성방법은, 제2폴리실리콘의 두께를 조절하여 핫캐리어 효과를 막을 수 있는 NMOS의 스페이서를 형성함으로써 접합영역 형성공정시 NMOS와 PMOS의 스페이서 두께를 다르게 하고 그로인하여 NMOS 의 쇼트 채널 효과와 PMOS의 리버스-쇼트채널효과 ( Reverse short channel effect ) 를 최소화 시킬 수 있어 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.

Claims (6)

  1. 반도체소자의 주변회로부에 CMOS 를 형성하는 반도체소자의 트랜지스터 형성방법에 있어서,
    반도체기판에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
    상기 반도체기판 상부에 게이트절연막, 제1폴리실리콘, 텅스텐 실리사이드 및 마스크절연막의 적층구조로 게이트전극을 형성하는 공정과,
    상기 반도체기판에 저농도의 엔형 불순물을 이온주입하여 저농도의 엔형 불순물 접합영역을 형성하는 공정과,
    전체표면상부에 CVD 산화막을 일정두께 형성하는 공정과,
    상기 반도체소자 셀부의 CVD 산화막을 이방성식각하여 상기 게이트전극 측벽에 절연막 스페이서를 형성하는 공정과,
    전체표면상부에 제2폴리실리콘을 형성하는 공정과,
    상기 셀부의 제2폴리실리콘을 패터닝하여 콘택영역에 콘택패드를 형성하는 공정과,
    상기 주변회로부의 제2폴리실리콘을 이방성식각하여 상기 주변회로부의 상기 CVD 산화막 측벽에 제2폴리실리콘 스페이서를 형성하는 공정과,
    상기 주변회로부의 제2폴리실리콘 스페이서를 습식방법으로 제거하는 공정과,
    상기 주변회로부의 NMOS 영역에만 고농도의 엔형 불순물을 이온주입하여 고농도의 엔형 불순물 접합영역이 형성된 NMOS 를 형성하는 공정과,
    상기 주변회로부의 PMOS 영역의 CVD 산화막을 이방성식각하여 절연막 스페이서를 형성함으로써 NMOS 영역의 CVD 산화막과 두께를 달리하는 절연막 스페이서를 형성하는 공정과,
    상기 주변회로부의 PMOS 영역에만 고농도의 피형 불순물을 이온주입하여 고농도의 피형 불순물 접합영역이 형성된 PMOS 를 형성하는 공정을 포함하는 반도체소자의 트랜지스터 형성방법.
  2. 제 1 항에 있어서,
    상기 CVD 산화막은 30 ∼ 700 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
  3. 제 1 항에 있어서,
    상기 제2폴리실리콘 스페이서를 건식방법으로 제거하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
  4. 반도체소자의 주변회로부에 CMOS 를 형성하는 반도체소자의 트랜지스터 형성방법에 있어서,
    반도체기판에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
    상기 반도체기판 상부에 게이트절연막, 제1폴리실리콘, 텅스텐 실리사이드및 마스크절연막의 적층구조로 게이트전극을 형성하는 공정과,
    상기 반도체기판에 저농도의 엔형 불순물을 이온주입하여 저농도의 엔형 불순물 접합영역을 형성하는 공정과,
    전체표면상부에 CVD 산화막을 일정두께 형성하는 공정과,
    상기 반도체소자 셀부의 CVD 산화막을 이방성식각하여 상기 게이트전극 측벽에 절연막 스페이서를 형성하는 공정과,
    전체표면상부에 제2폴리실리콘을 형성하는 공정과,
    상기 주변회로부의 NMOS 영역에 형성된 상기 제2폴리실리콘을 이방성식각하여 상기 CVD 산화막 측벽에 제2폴리실리콘 스페이서를 형성하는 공정과,
    상기 주변회로부의 NMOS 영역에 고농도의 엔형 불순물을 이온주입하여 고농도의 엔형 불순물 접합영역을 형성함으로써 NMOS 를 형성하는 공정과,
    상기 셀부의 제2폴리실리콘을 패터닝하여 콘택영역에 콘택패드를 형성하는 공정과,
    상기 주변회로부에 형성된 제2폴리실리콘 및 제2폴리실리콘 스페이서를 습식방법으로 제거하되, 상기 주변회로부의 PMOS 영역이 NMOS 영역보다 CVD 산화막이 많이 식각되는 공정과,
    상기 주변회로부의 PMOS 영역에만 고농도의 피형 불순물을 이온주입하여 고농도의 피형 불순물 접합영역을 형성함으로써 PMOS 를 형성하는 공정을 포함하는 반도체소자의 트랜지스터 형성방법.
  5. 제 4 항에 있어서,
    상기 CVD 산화막은 30 ∼ 700 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
  6. 제 4 항에 있어서,
    상기 제2폴리실리콘 스페이서를 건식방법으로 제거하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
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