CN115548126A - Mos器件及其制造方法 - Google Patents
Mos器件及其制造方法 Download PDFInfo
- Publication number
- CN115548126A CN115548126A CN202211534180.2A CN202211534180A CN115548126A CN 115548126 A CN115548126 A CN 115548126A CN 202211534180 A CN202211534180 A CN 202211534180A CN 115548126 A CN115548126 A CN 115548126A
- Authority
- CN
- China
- Prior art keywords
- doped region
- semiconductor substrate
- gate
- mos device
- doping
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000004065 semiconductor Substances 0.000 claims abstract description 133
- 239000000758 substrate Substances 0.000 claims abstract description 125
- 238000000034 method Methods 0.000 claims description 20
- 238000002955 isolation Methods 0.000 abstract description 9
- 239000012535 impurity Substances 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 34
- 239000011229 interlayer Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供了一种MOS器件及其制造方法，通过半导体衬底中的第一掺杂区起到隔离作用，通过半导体衬底中的第二掺杂区防止器件穿通，并且，所述第二掺杂区和所述半导体衬底的表面之间有间隔，即降低了杂质对于所述半导体衬底表面的影响，由此可以降低MOS器件的1/f噪声（低频噪声）。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种MOS器件及其制造方法。
背景技术
MOS器件是半导体主流器件之一，目前已经广泛应用于各类功率系统。与双极型器件相比，其开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好。随着技术的发展，MOS器件的各项性能也越来越好。但现有的MOS器件中，还存在着1/f噪声比较大的问题，需要本领域技术人员研发改进，以进一步提高MOS器件的性能。
发明内容
本发明的目的在于提供一种MOS器件及其制造方法，以解决现有技术中的MOS器件1/f噪声比较大的问题。
为了解决上述技术问题，本发明提供了一种MOS器件，所述MOS器件包括：半导体衬底；形成于所述半导体衬底中的第一掺杂区和第二掺杂区，所述第二掺杂区位于所述第一掺杂区上并且所述第二掺杂区与所述半导体衬底的表面之间有间隔；以及，形成于所述半导体衬底上的栅极，所述栅极包括第三掺杂区；其中，所述第一掺杂区、所述第二掺杂区和所述第三掺杂区的导电类型相同。
可选的，在所述的MOS器件中，所述第二掺杂区的上表面与所述半导体衬底的表面之间的间隔是所述第一掺杂区的下表面与所述半导体衬底的表面之间的距离的1/50~1/5。
可选的，在所述的MOS器件中，所述MOS器件还包括形成于所述半导体衬底中的第四掺杂区，所述第四掺杂区位于所述栅极两侧的所述半导体衬底中并且位于所述第二掺杂区上，所述第四掺杂区与所述第二掺杂区的导电类型不同。
可选的，在所述的MOS器件中，所述栅极还包括第五掺杂区，所述第五掺杂区位于所述第三掺杂区两侧，并且所述第五掺杂区和所述第四掺杂区的导电类型相同。
可选的，在所述的MOS器件中，所述第五掺杂区的截面宽度是整个栅极的截面宽度的1/3以下。
可选的，在所述的MOS器件中，所述第三掺杂区为P型重掺杂区，所述第四掺杂区和所述第五掺杂区均为N型重掺杂区。
本发明还提供一种MOS器件的制造方法，所述MOS器件的制造方法包括：
提供半导体衬底；
对所述半导体衬底执行第一掺杂，以在所述半导体衬底中形成第一掺杂区；
对所述半导体衬底执行第二掺杂，以在所述半导体衬底中形成第二掺杂区，所述第二掺杂区位于所述第一掺杂区上并且所述第二掺杂区与所述半导体衬底的表面之间有间隔；
在所述半导体衬底上形成栅极；以及，
对所述栅极执行第三掺杂，以在所述栅极中形成第三掺杂区；
其中，所述第一掺杂区、所述第二掺杂区和所述第三掺杂区的导电类型相同。
可选的，在所述的MOS器件的制造方法中，对所述半导体衬底执行第二掺杂，以在所述半导体衬底中形成第二掺杂区之后，在所述半导体衬底上形成栅极之前，所述MOS器件的制造方法还包括：在所述半导体衬底上形成栅介质层，所述栅介质层和所述栅极形成栅极结构；
在所述半导体衬底上形成栅极之后，所述MOS器件的制造方法还包括：在所述栅极结构两侧的所述半导体衬底上形成侧墙结构。
可选的，在所述的MOS器件的制造方法中，在所述半导体衬底上形成栅极之后，所述MOS器件的制造方法还包括：
对所述半导体衬底执行第四掺杂，以在所述栅极结构两侧的所述半导体衬底中形成第四掺杂区，所述第四掺杂区位于所述第二掺杂区上并且与所述第二掺杂区的导电类型不同。
可选的，在所述的MOS器件的制造方法中，对所述半导体衬底执行第四掺杂时，还在所述栅极中形成第五掺杂区，所述第五掺杂区位于所述第三掺杂区两侧，并且所述第五掺杂区和所述第四掺杂区的导电类型相同。
在本发明提供的MOS器件及其制造方法中，通过半导体衬底中的第一掺杂区起到隔离作用，通过半导体衬底中的第二掺杂区防止器件穿通，并且，所述第二掺杂区和所述半导体衬底的表面之间有间隔，即降低了杂质对于所述半导体衬底表面的影响，由此可以降低MOS器件的1/f噪声（低频噪声）。
附图说明
图1是一种MOS器件的结构示意图。
图2是本发明实施例的MOS器件的制造方法的流程示意图。
图3是本发明实施例的MOS器件的结构示意图。
其中，附图标记说明如下：
10-NMOS器件；100-半导体衬底；101-第一掺杂区；102-第二掺杂区；103-第三掺杂区；110-栅极结构；111-栅介质层；112-栅极。
20-MOS器件；200-半导体衬底；201-第一掺杂区；202-第二掺杂区；210-栅极结构；211-栅极；212-栅介质层；2110-第三掺杂区；2111-第五掺杂区；220-浅沟槽隔离结构；230-轻掺杂源漏区；231-第四掺杂区；240-侧墙结构；250-层间介质层；260-导电插塞。
w1-截面宽度；w2-截面宽度；w3-截面宽度；w30-截面宽度；w31-截面宽度。
具体实施方式
以下结合附图和具体实施例对本发明提出的MOS器件及其制造方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明使用的术语仅仅是出于描述特定实施方式的目的，而非旨在限制本发明。除非本申请文件中另作定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”或者“若干”表示两个及两个以上。除非另行指出，“前部”、“后部”、“下部”和/或“上部”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。在本发明说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
请参考图1，其为一种主流的NMOS器件的结构示意图。如图1所示，所述NMOS器件10包括：半导体衬底100；形成于所述半导体衬底100中的第一掺杂区101、第二掺杂区102和第三掺杂区103，所述第三掺杂区103自所述半导体衬底100的表面延伸至所述半导体衬底100中并且位于所述第二掺杂区102上，所述第二掺杂区102位于所述第一掺杂区101上，所述第一掺杂区101、所述第二掺杂区102和所述第三掺杂区103均为P型；以及形成于所述半导体衬底100上的栅极结构110，所述栅极结构110包括栅介质层111以及位于所述栅介质层111上的栅极112。
该主流NMOS器件10的1/f噪声（低频噪声）比较大，从而降低了NMOS器件10的性能。发明人研究发现，导致该主流NMOS器件10的1/f噪声（低频噪声）比较大的原因在于，所述第三掺杂区103分布在所述半导体衬底100的表面，使得杂质离子存在于所述半导体衬底100和所述栅介质层111的界面，由此便使得所述NMOS器件10的1/f噪声比较大。但是，所述第三掺杂区103能够调节所述NMOS器件10的开启电压（Vt），该主流NMOS器件10的开启电压约为0.9V，这是一个比较理想的数值。由此，并不能简单的去除所述第三掺杂区103以降低NMOS器件10的1/f噪声。
为此，发明人作了深入地研究，付出了创造性地劳动，以提供一种高性能的MOS器件，其能够降低MOS器件的1/f噪声并且保持MOS器件的开启电压处于比较理想的数值。
具体的，本发明的核心思想在于，提供一种MOS器件及其制造方法，通过半导体衬底中的第一掺杂区起到隔离作用，通过半导体衬底中的第二掺杂区防止器件穿通，并且，所述第二掺杂区和所述半导体衬底的表面之间有间隔，即降低了杂质对于所述半导体衬底表面的影响，由此可以降低MOS器件的1/f噪声（低频噪声）。
具体的，请参考图3，其为本发明实施例的MOS器件的结构示意图。如图3所示，所述MOS器件20包括：半导体衬底200；形成于所述半导体衬底200中的第一掺杂区201和第二掺杂区202，所述第二掺杂区202位于所述第一掺杂区201上并且所述第二掺杂区202与所述半导体衬底200的表面之间有间隔；以及，形成于所述半导体衬底200上的栅极211，所述栅极211包括第三掺杂区2110；其中，所述第一掺杂区201、所述第二掺杂区202和所述第三掺杂区2110的导电类型相同。
在本申请实施例中，所述第一掺杂区201、所述第二掺杂区202和所述第三掺杂区2110的导电类型均为P型，以形成一NMOS器件，相应的，后续中出现与所述第一掺杂区201、所述第二掺杂区202或者所述第三掺杂区2110的导电类型不同时，即为N型。在本申请的其他实施例中，所述第一掺杂区201、所述第二掺杂区202和所述第三掺杂区2110的导电类型也可以均为N型，以形成一PMOS器件，相应的，与所述第一掺杂区201、所述第二掺杂区202或者所述第三掺杂区2110的导电类型不同时，即为P型。
其中，通过所述半导体衬底200中的所述第一掺杂区201起到了器件隔离作用，通过所述半导体衬底200中的所述第二掺杂区202可以防止器件穿通，并且，所述第二掺杂区202和所述半导体衬底200的表面之间有间隔，即降低了杂质对于所述半导体衬底200表面的影响，由此可以降低MOS器件20的1/f噪声（低频噪声）。若以NMOS器件10的1/f噪声为一基准值的话，MOS器件20的1/f噪声约是NMOS器件10的1/f噪声的1/100，即大大的降低了MOS器件20的1/f噪声。
进一步的，所述栅极211包括第三掺杂区2110，并且所述第三掺杂区2110与所述第一掺杂区201和所述第二掺杂区202的导电类型相同，由此能够增加功函数以提高所述MOS器件的开启电压（Vt）。在本申请实施例中，所述MOS器件20的开启电压（Vt）约为0.89V。相对于NMOS器件10的0.9V的开启电压，所述MOS器件20的开启电压（Vt）基本没有改变，即所述MOS器件20兼顾了1/f噪声的降低以及使得开启电压处于比较理想的数值。相对而言，若没有所述第三掺杂区2110（后续称为对比MOS器件），例如，所述栅极211仅包括第五掺杂区2111，所述第五掺杂区2111与所述第一掺杂区201和所述第二掺杂区202的导电类型不同，则所形成的MOS器件虽然也能够降低1/f噪声，但其开启电压（Vt）要低很多，约为0.5V，其无法兼顾到1/f噪声的降低以及使得开启电压处于比较理想的数值。
进一步的，发明人还检测了NMOS器件10、MOS器件20以及对比MOS器件的其他几个重要参数，相应的，请参考下表1：
| NMOS器件10 | MOS器件20 | 对比MOS器件 | |
| 1/f噪声 | 1X | 1/100 | 1/100 |
| Vt（V） | 0.9 | 0.89 | 0.5 |
| Idsat（μA/μm） | 350 | 565 | 600 |
| Ioff（pA/μm） | 0.02 | 0.03 | 0.02 |
| Bv（V） | 11.5 | 12 | 11.5 |
表1
如表1所示，NMOS器件10的1/f噪声为一基准值1X的话，MOS器件20的1/f噪声约是NMOS器件10的1/f噪声的1/100，即大大的降低了MOS器件20的1/f噪声。NMOS器件10的开启电压（Vt）为0.9V，MOS器件20的开启电压（Vt）为0.89V，两者的开启电压相当。NMOS器件10的关态电流（Ioff）为0.02 pA/μm，MOS器件20的关态电流（Ioff）为0.03 pA/μm，两者的关态电流亦相当。NMOS器件10的击穿电压（Bv）为11.5 V，MOS器件20的击穿电压（Bv）为12V，两者的击穿电压亦相当。而NMOS器件10的饱和电流（Idsat）为350μA/μm，MOS器件20的饱和电流（Idsat）为565μA/μm，即MOS器件20的饱和电流优于NMOS器件10的饱和电流。
可见，本申请实施例提供的MOS器件20的1/f噪声得到了大大地降低；同时，其开启电压（Vt）、关态电流（Ioff）以及击穿电压（Bv）等多项性能都能很好地保持与兼顾；并且，其饱和电流（Idsat）还得到了提升。可见，本申请实施例提供的MOS器件20的总体性能得到了极大的提高。
进一步的，请参考图2，其为本发明实施例的MOS器件的制造方法的流程示意图。如图2所示，所述MOS器件的制造方法包括如下步骤：
步骤S10：提供半导体衬底；
步骤S11：对所述半导体衬底执行第一掺杂，以在所述半导体衬底中形成第一掺杂区；
步骤S12：对所述半导体衬底执行第二掺杂，以在所述半导体衬底中形成第二掺杂区，所述第二掺杂区位于所述第一掺杂区上并且所述第二掺杂区与所述半导体衬底的表面之间有间隔；
步骤S13：在所述半导体衬底上形成栅极；以及，
步骤S14：对所述栅极执行第三掺杂，以在所述栅极中形成第三掺杂区；
其中，所述第一掺杂区、所述第二掺杂区和所述第三掺杂区的导电类型相同。
接下去，将结合所述MOS器件的制造方法对所述MOS器件作进一步描述。
如图2和图3所示，在本申请实施例中，首先，提供一半导体衬底200，所述半导体衬底200可以是本征半导体，也可以是经过了轻掺杂的半导体；进一步的，所述半导体衬底200的材质可以是硅、锗硅或者碳硅等半导体。
在本申请实施例中，可以在所述半导体衬底200中形成多个浅沟槽隔离结构（STI）220，以在所述半导体衬底200中形成多个有源区并通过半导体工艺以在各有源区中形成半导体器件。在本申请实施例中，示意性地示出了两个所述浅沟槽隔离结构220。
接着，对所述半导体衬底200执行第一掺杂，以在所述半导体衬底200中形成第一掺杂区201，更具体的，在所述浅沟槽隔离结构220之间的有源区中形成第一掺杂区201。在此，所述第一掺杂区为P型掺杂区，其掺杂离子例如可以是硼（B）、镓（Ga）等。通过所述第一掺杂区201能够在所述半导体衬底200的厚度方向上起到器件隔离作用。具体的，可以先在所述半导体衬底200表面形成第一掩膜层（图中未示出），所述第一掩膜层暴露出部分所述半导体衬底200；对暴露出的所述半导体衬底200执行所述第一掺杂工艺，以在所述半导体衬底200中形成所述第一掺杂区201。
进一步的，对所述半导体衬底200执行第二掺杂，以在所述半导体衬底200中形成第二掺杂区202，在此，所述第二掺杂区202为P型掺杂区。具体的，所述第二掺杂区202位于所述第一掺杂区201上的所述半导体衬底200中，并且所述第二掺杂区202与所述半导体衬底200的表面之间有间隔。所述第二掺杂区202与所述第一掺杂区201在所述半导体衬底200的方向上相接，进一步的，所述第二掺杂区202的截面宽度w2与所述第一掺杂区201的截面宽度w1相同。具体的，可以仍采用所述第一掩膜层以执行所述第二掺杂工艺。
优选的，所述第二掺杂区202的上表面与所述半导体衬底200的表面之间的间隔是所述第一掺杂区201的下表面与所述半导体衬底200的表面之间的距离的1/50~1/5。从而既可以降低杂质对于所述半导体衬底200表面的影响，从而降低MOS器件的1/f噪声，又能够控制器件的击穿电压。
请继续参考图2和图3，接着，在所述半导体衬底200上形成栅极结构210。具体的，先在所述半导体衬底200上形成一栅介质层212，所述栅介质层212的材质例如为氧化硅。可以通过沉积工艺或者氧化工艺在所述半导体衬底200的表面形成所述栅介质层212。接着，在所述栅介质层212上形成栅极211，所述栅极结构210包括所述栅介质层212以及所述栅极211。其中，所述栅极211的材质为半导体，优选为多晶硅。
在本申请实施例中，接着，在所述栅极结构210两侧的所述半导体衬底200中形成轻掺杂源漏区230，所述轻掺杂源漏区230在水平方向上与所述栅极结构210相接，所述轻掺杂源漏区230自所述栅极结构210两侧的所述半导体衬底200的表面延伸至所述半导体衬底200中。
接着，在所述栅极结构210两侧的所述半导体衬底上形成侧墙结构240，所述侧墙结构240可以是单层结构，也可以是多层结构。例如，所述侧墙结构240可以仅包括氮化硅层，或者，所述侧墙结构240可以包括氧化硅层以及覆盖氧化硅层的氮化硅层。
接着，可以对所述栅极211执行第三掺杂以在所述栅极211中形成第三掺杂区，也可以对所述半导体衬底200执行第四掺杂以在所述栅极结构210两侧的所述半导体衬底200中形成第四掺杂区。即可以先执行第三掺杂，接着执行第四掺杂；也可以先执行第四掺杂，接着执行第三掺杂。
在本申请实施例中，先执行第四掺杂，接着执行第三掺杂。其中，所述第四掺杂为N型重掺杂，所述第三掺杂为P型重掺杂。
具体的，可以形成第二掩膜层（图中未示出），所述第二掩膜层覆盖部分所述半导体衬底200，同时，所述第二掩膜层暴露出部分所述半导体衬底200。接着，对暴露出的所述半导体衬底200执行第四掺杂工艺，以在所述栅极结构210两侧的所述半导体衬底200中形成第四掺杂区231。
其中，所述第四掺杂区231作为源漏掺杂区，所述轻掺杂源漏区230和所述第四掺杂区231形成源漏区。在此，所述第四掺杂区231自所述侧墙结构240侧的所述半导体衬底200的表面延伸至所述半导体衬底200中，所述第四掺杂区231与所述轻掺杂源漏区230部分交叠。在所述半导体衬底200的厚度方向上，所述第四掺杂区231和所述第二掺杂区202相接。
进一步的，为了给形成所述第四掺杂区留出更多的工艺窗口，提高所形成的所述第四掺杂区231的质量与可靠性，所述第二掩膜层还可以暴露出所述栅极211中位于两侧的部分，从而在执行所述第四掺杂工艺时，同时在所述栅极211中形成第五掺杂区2111，所述第五掺杂区2111位于所述栅极211中的两侧位置。优选的，所述第五掺杂区2111的截面宽度是整个栅极211的截面宽度的1/3以下，即图3中所述栅极211中两侧的所述第五掺杂区2111的截面宽度之和w30+w31是整个栅极211的截面宽度w3的1/3以下。
接着，对所述栅极211执行第三掺杂，以在所述栅极211中形成第三掺杂区2110。在本申请实施例中，所述第三掺杂区2110位于所述第五掺杂区2111中，并且在水平方向上，所述第三掺杂区2110和所述第五掺杂区2111相接。所述第三掺杂区2110和所述第五掺杂区2111的厚度均与所述栅极211的厚度相同。
具体的，可以形成第三掩膜层（图中未示出），所述第三掩膜层暴露出部分所述栅极211；接着，对暴露出的所述栅极211执行第三掺杂工艺，以在所述栅极211中形成所述第三掺杂区2110。
在本申请实施例中，所述第三掩膜层覆盖所述半导体衬底200以及所述第五掺杂区2111，从而避免执行所述第三掺杂工艺时，影响所述第四掺杂区231，提高了对于所述第四掺杂区231的保护。在本申请的其他实施例中，所述第三掩膜层也可以仅覆盖所述半导体衬底200而暴露出整个所述栅极211，从而对整个所述栅极211执行第三掺杂工艺，以在整个所述栅极211中形成第三掺杂区2110。
进一步的，形成层间介质层250，所述层间介质层250覆盖所述栅极结构210、所述侧墙结构240以及所述半导体衬底200。所述层间介质层250的材质例如为二氧化硅，其可以通过沉积工艺形成。
接着，可以在所述层间介质层250中形成电连接所述第四掺杂区231的导电插塞260。具体的，可以先在所述层间介质层250中形成暴露出所述第四掺杂区231的通孔（图中未示出），接着，在所述通孔中沉积金属材料以形成所述导电插塞260，以实现所述MOS器件中的源漏区的引出。
综上可见，本申请实施例提供的MOS器件及其制造方法，能够兼顾MOS器件的低噪声与理想开启电压，其性能得到了提高。
此外，在本申请的其他实现方式中，也可以根据权利要求书以及上述各实施例作出不同的组合以形成不同的具体实施方式，本申请不再列举，本领域普通技术人员可以在不付出创造性劳动的情况下，在已公开内容的基础上，作出更多种变形。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种MOS器件，其特征在于，所述MOS器件包括：半导体衬底；形成于所述半导体衬底中的第一掺杂区和第二掺杂区，所述第二掺杂区位于所述第一掺杂区上并且所述第二掺杂区与所述半导体衬底的表面之间有间隔；以及，形成于所述半导体衬底上的栅极，所述栅极包括第三掺杂区；其中，所述第一掺杂区、所述第二掺杂区和所述第三掺杂区的导电类型相同。
2.如权利要求1所述的MOS器件，其特征在于，所述第二掺杂区的上表面与所述半导体衬底的表面之间的间隔是所述第一掺杂区的下表面与所述半导体衬底的表面之间的距离的1/50~1/5。
3.如权利要求1所述的MOS器件，其特征在于，所述MOS器件还包括形成于所述半导体衬底中的第四掺杂区，所述第四掺杂区位于所述栅极两侧的所述半导体衬底中并且位于所述第二掺杂区上，所述第四掺杂区与所述第二掺杂区的导电类型不同。
4.如权利要求3所述的MOS器件，其特征在于，所述栅极还包括第五掺杂区，所述第五掺杂区位于所述第三掺杂区两侧，并且所述第五掺杂区和所述第四掺杂区的导电类型相同。
5.如权利要求4所述的MOS器件，其特征在于，所述第五掺杂区的截面宽度是整个栅极的截面宽度的1/3以下。
6.如权利要求4所述的MOS器件，其特征在于，所述第三掺杂区为P型重掺杂区，所述第四掺杂区和所述第五掺杂区均为N型重掺杂区。
7.一种MOS器件的制造方法，其特征在于，所述MOS器件的制造方法包括：
提供半导体衬底；
对所述半导体衬底执行第一掺杂，以在所述半导体衬底中形成第一掺杂区；
对所述半导体衬底执行第二掺杂，以在所述半导体衬底中形成第二掺杂区，所述第二掺杂区位于所述第一掺杂区上并且所述第二掺杂区与所述半导体衬底的表面之间有间隔；
在所述半导体衬底上形成栅极；以及，
对所述栅极执行第三掺杂，以在所述栅极中形成第三掺杂区；
其中，所述第一掺杂区、所述第二掺杂区和所述第三掺杂区的导电类型相同。
8.如权利要求7所述的MOS器件的制造方法，其特征在于，对所述半导体衬底执行第二掺杂，以在所述半导体衬底中形成第二掺杂区之后，在所述半导体衬底上形成栅极之前，所述MOS器件的制造方法还包括：在所述半导体衬底上形成栅介质层，所述栅介质层和所述栅极形成栅极结构；
在所述半导体衬底上形成栅极之后，所述MOS器件的制造方法还包括：在所述栅极结构两侧的所述半导体衬底上形成侧墙结构。
9.如权利要求8所述的MOS器件的制造方法，其特征在于，在所述半导体衬底上形成栅极之后，所述MOS器件的制造方法还包括：
对所述半导体衬底执行第四掺杂，以在所述栅极结构两侧的所述半导体衬底中形成第四掺杂区，所述第四掺杂区位于所述第二掺杂区上并且与所述第二掺杂区的导电类型不同。
10.如权利要求9所述的MOS器件的制造方法，其特征在于，对所述半导体衬底执行第四掺杂时，还在所述栅极中形成第五掺杂区，所述第五掺杂区位于所述第三掺杂区两侧，并且所述第五掺杂区和所述第四掺杂区的导电类型相同。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211534180.2A CN115548126A (zh) | 2022-12-02 | 2022-12-02 | Mos器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211534180.2A CN115548126A (zh) | 2022-12-02 | 2022-12-02 | Mos器件及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115548126A true CN115548126A (zh) | 2022-12-30 |
Family
ID=84722492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211534180.2A Pending CN115548126A (zh) | 2022-12-02 | 2022-12-02 | Mos器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115548126A (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020043665A1 (en) * | 2000-10-18 | 2002-04-18 | Fumio Ootsuka | Semiconductor device and a method of manufacturing the same |
| CN1428820A (zh) * | 2001-12-26 | 2003-07-09 | 株式会社日立制作所 | 半导体装置及其制造方法 |
| US20130069164A1 (en) * | 2011-09-19 | 2013-03-21 | Fabio Alessio Marino | Intrinsic channel FET |
| CN115249748A (zh) * | 2021-05-21 | 2022-10-28 | 成都芯源系统有限公司 | 提供静电放电保护的mosfet及其制造方法 |
-
2022
- 2022-12-02 CN CN202211534180.2A patent/CN115548126A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020043665A1 (en) * | 2000-10-18 | 2002-04-18 | Fumio Ootsuka | Semiconductor device and a method of manufacturing the same |
| CN1428820A (zh) * | 2001-12-26 | 2003-07-09 | 株式会社日立制作所 | 半导体装置及其制造方法 |
| US20130069164A1 (en) * | 2011-09-19 | 2013-03-21 | Fabio Alessio Marino | Intrinsic channel FET |
| CN115249748A (zh) * | 2021-05-21 | 2022-10-28 | 成都芯源系统有限公司 | 提供静电放电保护的mosfet及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6277675B1 (en) | Method of fabricating high voltage MOS device | |
| US6825531B1 (en) | Lateral DMOS transistor with a self-aligned drain region | |
| JP4783050B2 (ja) | 半導体装置及びその製造方法 | |
| US20120267724A1 (en) | Mos semiconductor device and methods for its fabrication | |
| US20200119189A1 (en) | High voltage device and manufacturing method thereof | |
| US20230105690A1 (en) | Manufacturing method of semiconductor device | |
| US9484437B2 (en) | Lateral double diffused metal oxide semiconductor device and manufacturing method thereof | |
| US8269274B2 (en) | Semiconductor device and method for fabricating the same | |
| US10714612B2 (en) | High voltage device and manufacturing method thereof | |
| US9018067B2 (en) | Semiconductor device with pocket regions and method of manufacturing the same | |
| US20230197725A1 (en) | Integrated structure of complementary metal-oxide-semiconductor devices and manufacturing method thereof | |
| US20220384641A1 (en) | Method for manufacturing semiconductor device, and semiconductor device | |
| US12107160B2 (en) | Power device and manufacturing method thereof | |
| US20220165880A1 (en) | High voltage device and manufacturing method thereof | |
| US9343538B2 (en) | High voltage device with additional isolation region under gate and manufacturing method thereof | |
| CN115548126A (zh) | Mos器件及其制造方法 | |
| US10868115B2 (en) | High voltage device and manufacturing method thereof | |
| US10998404B2 (en) | High voltage device and manufacturing method thereof | |
| US6451675B1 (en) | Semiconductor device having varied dopant density regions | |
| US6130133A (en) | Fabricating method of high-voltage device | |
| US10811532B2 (en) | High voltage device and manufacturing method thereof | |
| CN118231414B (zh) | Pdsoi晶体管及其制造方法 | |
| US10943978B2 (en) | High voltage device and manufacturing method thereof | |
| US9070766B1 (en) | Semiconductor device and method of forming the same | |
| CN110634949B (zh) | 高压元件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20221230 |
|
| RJ01 | Rejection of invention patent application after publication |