TW522548B - Semiconductor device and its manufacturing method - Google Patents

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Takahiro Onai
Fumio Ootsuka
Shoji Wakahara
Kazuhiro Ohnishi
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Hitachi Ltd
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Description

522548 A7 __B7 五、發明説明（1) 【發明領域】 本發明係關於半導裝置的製造技術，特別是關於適用 於具有閘極長爲以下的世代之MISFET(金屬-絕緣 體-半導體場效電晶體 ’ Metal Insulator Semiconductor Field Effect Transistor)的半導裝置之有效技術。 【發明背景】 【習知技藝之說明】 抑制短通道效應（Short channel effect)的MISFET例如有 日本特開平4-58562號公報所揭示的具有口袋構造的擊穿中 止（Punch through stopper)層的 MISFET 〇 此MISFET首先以第一導電型基板上中介絕緣膜而形成 的聞電極爲罩幕，對基板表面離子植入第二導電型雜質形 成第一擴散區域，並且，在此第一擴散區域下方離子植入 第一導電型雜質形成第二擴散區域，所謂的口袋構造的撃 穿中止層。然後，在該閘電極的兩側部形成導電性的側壁 膜，以此側壁膜以及該閘電極爲罩幕，對基板表面離子植 入第二導電型雜質形成第三擴散區域。 短通道效應的主要原因爲自MISFET的汲極所產生的電 場到達源極，在源極/汲極間流過電流。但是，前述MISFET 因自汲極所產生的電場強度被反向電場型的口袋構造的擊 穿中止層（第二擴散區域）抑制，故即使閘極長爲0.2// m左 右也能避免短通道效應的發生。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事 項再填· :寫本頁} 經濟部智慧財產局員工消費合作社印製 _4_ 522548 A7 B7 五、發明説明（2) 【發明槪要】 (請先閲讀背面之注意事項再填寫本頁) 但是，關於具有口袋構造的撃穿中止層之MISFET，本 發明者檢討時發現以下的問題點。 爲了謀求半導體裝置的高積集化，需要MIS FET的閘電 極的源極/汲極方向的寬度（以下稱爲閘極長）的微細化。但 是，閘極長爲0·1// m以下的MISFET若口袋構造的撃穿中 止層的擴張爲〇·〇3// m以上的話，閘電極下的上述擴張佔 閘極長的60%以上。因此，由於閘電極的形狀或擊穿中止 層形成時的離子植入角度的偏差，使MISFET的啓始電壓變 動。 本發明的目的爲提供在短通道MISFET中，可抑制啓始 電壓的偏差，再者，可謀求開關速度（Switching speed)的提 高之技術。 本發明的前述以及其他目的與新穎的特徵可由本說明 書的記述以及添付圖面而明暸。 在本案中所揭示的發明之中，若簡單地說明代表的發 明槪要的話如以下所示。 經濟部智慧財產局員工消費合作社印製 本發明的半導體裝置及其製造方法係在形成具有約0.1 // m以下的閘極長之MISFET時，具有： 對基板形成雜質濃度分布具有第一尖峰的第一導電型 雜質層，與雜質濃度分布具有第二尖峰的第一導電型雜質 層之工程； 在形成閘電極後，於基板形成第二導電型源極/汲極擴 張區域之工程；以及 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -5- 522548 A7 B7 五、發明説明（3) 在該閘電極的側壁形成側壁間隙壁後，於基板形成第 二導電型源極/汲極擴散區域之工程，其中 (請先閲讀背面之注意事項再填寫本頁) 該第一尖峰係位於比源極/汲極擴散區域的接合深度還 淺的位置，該第二尖峰係位於比通道區域遺深的位置。而 且，第二尖峰的雜質濃度比第一尖峰的雜質濃度大。而且 ，通道區域的雜質濃度總合爲5)cl017/cm3以下。而且，離子 植入構成第二尖峰的雜質層的元素質量比構成第一尖峰的 雜質層的元素質量還重的元素。 經濟部智慧財產局員工消費合作社印製 如果依照上述手段，藉由在MISFET的通道區域下的基 板全面形成具有防止擊穿功能的雜質層，與形成口袋構造 的撃穿中止層的情形比較，可抑制啓始電壓的變動。再者 ，藉由在上述雜質層的雜質濃度分布配設第一尖峰以及第 二尖峰的兩個尖峰，相對地增大可控制的空乏層寬度，可 縮小次啓始係數（Subthreshold swing)。據此，可防止起始電 壓的降低，提高MISFET的開關速度。再者，因通道區域的 雜質濃度總合爲5X1017/Cm3以下，故可增大遷移率 (Mobility)。而且，因離子植入構成第二尖峰的雜質層的元 素質量比構成第一尖峰的雜質層的元素質量還重的元素， 持續提高尖峰濃度，因可降低表面濃度，故可防止遷移率 的降低。而且，以汲極電壓爲1 V以下與口袋構造比較可提 高斷開（Off)電流。即本發明的MISFET藉由以1V以下的電 源電壓的動作可提高斷開電流。 【圖式之簡單說明】 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇χ297公釐） -6 - 522548 A7 B7 五、發明説明（4) 圖1係顯示本發明的一實施形態之CMOS裝置的製造 方法之基板的主要部位剖面圖。 (請先閲讀背面之注意事項再填寫本頁) 圖2係顯示本發明的一實施形態之CM0S裝置的製造 方法之基板的主要部位剖面圖。 圖3係顯示本發明的一實施形態之CMOS裝置的製造 方法之基板的主要部位剖面圖。 圖4係顯示本發明的一實施形態之CM0S裝置的製造 方法之基板的主要部位剖面圖。 圖5係顯示本發明的一實施形態之CM0S裝置的製造 方法之基板的主要部位剖面圖。 圖6係顯示本發明的一實施形態之CM0S裝置的製造 方法之基板的主要部位剖面圖。 圖7係顯示本發明的一實施形態之CM〇S裝置的製造 方法之基板的主要部位剖面圖。 圖8係顯示本發明的一實施形態之CM〇S裝置的製造 方法之基板的主要部位剖面圖。 經濟部智慧財產局員工消費合作社印製 圖9係顯示本發明的一實施形態之CMOS裝置的製造 方法之基板的主要部位剖面圖。 圖10(a)係顯示n通道型mIsfet的擴大剖面圖，（b)係 顯不（a)的A-A’線中的雜質濃度分布圖。 圖11(a)以及（b)係顯示n通道型MISFET的空乏層形狀 之擴大剖面圖。 Η 12係顯示η通道型MISFET的啓始電壓的閘極長依 存性圖。 ϋ張尺度適用中國國家標準（CNS ) A4規格（210x297公釐） 522548 A7 B7 五、發明説明（5) (請先閲讀背面之注意事項再填寫本頁} 圖1 3係顯不由包含本發明的一實施形態之CMOS裝置 的MISFET以及口袋構造所構成的MISFET中的汲極電流値 與斷開電流値的關係之說明圖。 圖14係顯示本發明的其他實施形態之CMOS裝置的基 板的主要部位剖面圖。 【符號說明】 經濟部智慧財產局員工消費合作社印製 1:基板 2:氧化矽膜 3 :.氮化矽膜 4a:元件隔離溝槽 4b:氧化矽膜 5: p型井 6: η型井 7: ρ型雜質層 8: ρ型雜質層 9 : η型雜質層 10: η型雜質層 11:閘極絕緣膜 12η: η型多晶矽膜 12ρ: ρ型多晶矽膜 13η:閘電極 13ρ:閘電極 14a··源極/汲極擴張區域 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ' -8- 522548 A7 B7__ 五、發明説明（6) (請先閲讀背面之注意事項再填寫本頁) 14b·.源極/汲極擴散區域 15a:源極/汲極擴張區域 15b._源極/汲極擴散區域 16:氮化矽膜 17:氧化矽膜 1 8:金屬矽化物層 19:氮化矽膜 20:層間絕緣膜 21η·.接觸孔 21 ρ:接觸孔 22:插塞 2 3 :配線層
24:隔離絕緣膜 25:基板 26:矽單晶薄膜 Qn: η 通道型 MISFET Qp: Ρ 通道型 MISFET 經濟部智慧財產局員工消費合作社印製 【較佳實施例之詳細說明】 以下根據圖示詳細說明本發明的實施形態。此外，在 用以說明實施形態的全圖中，對具有相同功能的構件附加 相同的符號，省略其重複說明。 (實施形態一） 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） '--— -9- 經濟部智慧財產局員工消費合作社印製 522548 A7 ___ B7 ___ 五、發明説明（7) 使用圖1〜圖9所示的基板的主要部位剖面圖，依照工 程順序說明本發明的一實施形態之CMOS(互補式金屬氧化 半導體，Complementary Metal Oxide Semiconductor)裝置 (Device)的製造方法。圖中Qn爲n通道型MISFET、Qp爲P 通道型MISFET。 首先，如圖1所示準備例如由P型的單晶矽所構成的 基板1。其次，熱氧化此基板1在其表面形成膜厚〇.〇1 // m 左右的薄氧化矽膜2，接著，在其上層以C VD(化學氣相沉 積，Chemical Vapor Deposition)法沉積膜厚 0.1// m 左右的 氮化矽膜3後，藉由以光阻圖案（Resist pattern)爲罩幕 (Mask)依次乾式蝕刻（Dry etching)氮化矽膜3、氧化矽膜2 以及基板1，在元件隔離區域的基板1形成深度0.3 5// m左 右的元件隔離溝槽4a。 其次，藉由使用熱磷酸的濕式蝕亥彳（Wet etching)除去氮 化矽膜3後，如圖2所示以回蝕（Etch back)或者CMP(化學 機械硏磨，Chemical Mechanical Polishing)法硏磨在基板1 上以CVD法沉積的氧化矽膜4b，藉由在元件隔離溝槽4a 的內部殘留氧化矽膜4b，形成元件隔離區域。接著，藉由 以約1000°C對基板1進行回火（Anneal)，使埋入元件隔離溝 槽4a的氧化矽膜4b密質化（Densify)。 接著，對基板1的η通道型MISFETQn的形成區域離子 植入用以形成p型井5的p型雜質例如硼（B)，對p通道型 MISFETQp的形成區域離子植入用以形成η型井6的η型雜 質例如磷（Ρ)。上述Β例如以植入能量200keV、劑量（D0se) 本紙張尺度適用中國國家標準（CNS ) A4規格（21 OX 297公釐)一 " ' -10- (請先閱讀背面之注意事項再填寫本頁)
522548 經濟部智慧財產局員工消費合作社印製 A7 ____ B7___五、發明説明（8) 2xl013cm·2來植入，上述P例如以植入能量500keV、劑量 3xl013cm_2 來植入。 其次，如圖3所示對基板1的η通道型MISFETQn的形 成區域離子植入P型雜質例如硼（B)，形成雜質濃度分布具 有第一尖峰的p型雜質層7，接著離子植入質量比構成P型 井5的雜質（B)還重的p型雜質例如銦（In)，形成雜質濃度 分布具有第二尖峰的p型雜質層8。距p型雜質層7的第一 尖峰的基板1表面的深度係位於比距p型雜質層8的第二 尖峰的基板1表面的深度相對地深的位置，如後述雜質濃 度分布具有第一尖峰的p型雜質層7具有防止源極/汲極擴 散區域間的擊穿之功能，雜質濃度分布具有第二尖峰的P 型雜質層8具有防止源極/汲極擴張區域間的擊穿之功能。 上述B例如以植入能量30keV、劑量lxl013cm_2來植入，上 述In例如以植入能量160keV、劑量lxl013cnT2來植入。 如In質量重的元素因擴散係數小，故持續提高上述第 二尖峰的濃度，可降低基板1表面中的濃度。P型雜質層8 爲了防止源極/汲極擴張區域間的撃穿之作用，必須高高地 設定其雜質濃度。另一方面，在植入擴散係數小的質量的 輕元素的情形中，因基板1表面中的濃度高，故發生因雜 質散亂所造成的載子（Carder)的遷移率變小的問題。因此， 藉由植入質量重的元素，因可降低基板1表面中的濃度， 故可防止載子的遷移率下降。 而且，P型雜質層7係防止源極/汲極擴散區域的擊穿 之作用。此處，對於此P型雜質層7藉由高能量植入質量 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)
I I n LJ I —4 Ί— n n I I I I I ^ I I I ϋ I urn 0 ----- m_i In n In I— I— · _11 - 522548 A7 B7 五、發明説明（9) (請先閲讀背面之注意事項再填寫本頁) 重的元素而形成的情形，構成基板1的Si(矽）被非晶矽化， 在後面的工程中的熱處理時產生結晶缺陷。P型雜質層7因 與汲極區域接觸，故若該結晶缺陷產生的話，在汲極區域 與基板1之間產生遺漏電流（Leakage current)。因此，如上 述藉由利用植入質量輕的元素形成P型雜質層7，可解決此 問題。 經濟部智慧財產局員工消費合作社印製 同樣地，對基板1的P通道型MISFETQp的形成區域離 子植入η型雜質例如P，形成雜質濃度分布具有第一尖峰的 η型雜質層9，接著離子植入質量比構成η型井6的雜質（Ρ) 還重的η型雜質例如砷（As)，形成雜質濃度分布具有第二尖 峰的η型雜質層10。距η型雜質層9的第一尖峰的基板1 表面的深度係位於比距η型雜質層1 〇的第二尖峰的基板1 表面的深度相對地深的位置，如後述雜質濃度分布具有第 一尖峰的η型雜質層9具有防止源極/汲極擴散區域間的撃 穿之功能，雜質濃度分布具有第二尖峰的η型雜質層10具 有防止源極/汲極擴張區域間的擊穿之功能。上述Ρ例如以 植入能量80keV、劑量lxl013cm·2來植入，上述As例如以 植入能量80keV、劑量lxl013cm·2來植入。 如此，在被元件隔離溝槽4a以及氧化矽膜4b規定的ρ 型井5中，ρ型雜質層8係在距基板1表面預定深度以具有 第二尖峰而形.成，ρ型雜質層7係在距基板1表面預定深度 以具有第一尖峰而形成。即如後述，ρ型雜質層7在閘電極 1 3η下部的源極/汲極擴散區域1 4b間全域中形成於一定的 深度，且用以接觸源極/汲極擴散區域14b而形成。而且，ρ 本紙張尺度適用中國國家標準（CNS ) A4規格（ 210X297公餐) ^ -12- 522548 A7 B7_ 五、發明説明（1() (請先閱讀背面之注意事項再填寫本頁) 型雜質層8在閘電極13η下部的源極/汲極擴張區域14a間 全域中形成於一定的深度，且用以接觸源極/汲極擴張區域 14a而形成。 而且，在被元件隔離溝槽4a以及氧化矽膜4b規定的η 型井6中，η型雜質層1 0係在距基板1表面預定深度以具 有第二尖峰而形成，η型雜質層9係在距基板1表面預定深 度以具有第一尖峰而形成。即如後述，η型雜質層9在閘電 極1 3ρ下部的源極/汲極擴散區域1 5b間全域中形成於一定 的深度，且用以接觸源極/汲極擴散區域15b而形成。而且 ，η型雜質層10在閘電極I3p下部的源極/汲極擴張區域 1 5a間全域中形成於一定的深度，且用以接觸源極/汲極擴 張區域15a而形成。 經濟部智慧財產局員工消費合作社印製 其次，如圖4所示熱氧化基板1，在p型井5以及η型 井6的各表面以2nm左右的厚度形成閘極絕緣膜11後，以 CVD法在基板1上沉積厚度200nm左右的非晶矽 (Amorphous silicon)膜（未圖示）。其次，對 n 通道型 MISFETQn的形成區域的非晶矽膜離子植入η型雜質例如p ’對Ρ通道型MISFETQp的形成區域的非晶矽膜離子植入ρ 型雜質例如B。 然後，對基板1實施例如950°C、60秒左右的熱處理 ，使導入非晶矽膜的η型雜質以及ρ型雜質活化，然後， 使η通道型MISFETQn的形成區域的非晶矽膜變成^型多晶 矽胰12η，使ρ通道型MISFETQp的形成區域的非晶矽膜變 成ρ型多晶砂膜1 2 ρ。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公着) ------- 13- 522548 Α7 Β7 五、發明説明（1) (請先閱讀背面之注意事項再填寫本頁) 其次，如圖5所示以光阻圖案爲罩幕蝕刻n型多晶矽 膜12η，在η通道型MISFETQn的形成區域形成以η型多晶 矽膜12η構成的閘極長0.1 // m左右的閘電極13η。同時， 以光阻圖案爲罩幕鈾刻ρ型多晶矽膜12ρ，在ρ通道型 MISFETQp的形成區域形成以ρ型多晶矽膜12ρ構成的閘極 長0.1 // m左右的閘電極13ρ。然後，對基板1實施例如800 °C的乾式氧化處理。 其次，以光阻膜覆蓋η型井 6後，以 η通道型 MISFETQn的閘電極13η爲罩幕對ρ型井5離子植入η型雜 質例如As，形成η通道型MISFETQn的源極/汲極擴張區域 1 4a。上述As例如以植入能量5keV、劑量1 X 1 015cm_2來植入 ，形成具有〇· 04// m左右的接合深度的源極/汲極擴張區域 14a 〇 經濟部智慧財產局員工消費合作社印製 同樣地，以光阻膜覆蓋ρ型井5後，以ρ通道型 MISFETQp的閘電極13p爲罩幕對η型井6離子植入ρ型雜 質例如氟化硼（BF2)，形成ρ通道型MISFETQp的源極/汲極 擴張區域 15a。上述 BF2例如以植入能量 3keV、劑量 lxl015cm_2來植入，形成具有〇.〇4//m左右的接合深度的源 極/汲極擴張區域15a。 其次，在基板1上以CVD法依次沉積氮化矽膜1 6以及 氧化矽膜17後，如圖6所示以反應性離子鈾刻（Reactive ion etching)法非等向性蝕亥!J (Anisotropic etch)氧化石夕膜17， 接著鈾刻氮化矽膜16，在η通道型MISFETQn的閘電極13η 以及Ρ通道型MISFETQp的閘電極13ρ的各個側壁形成由氮 本紙張尺度適财關家縣（CNS ) Α4規格（210X297公釐) — ' -14 - 522548 A7 _____B7 五、發明説明（ 化矽膜16以及氧化矽膜17所構成的側壁間隙壁（Sidewall spacer) 〇 (請先閲讀背面之注意事項再填寫本頁) 其次，以光阻膜覆蓋η型井6後，以η通道型 MISFETQn的閘電極13η以及側壁間隙壁爲罩幕對ρ型井5 離子植入η型雜質例如As，形成位於接合深度比前述ρ型 雜質層7的第一尖峰還深的位置之源極/汲極擴散區域14b 。上述As例如以植入能量40keV、劑量2xl015cm_2來植入 ，形成具有〇·1// m左右的接合深度的源極/汲極擴散區域 14b 〇 同樣地，以光阻膜覆蓋ρ型井5後，以ρ通道型 MISFETQp的閘電極13p以及側壁間隙壁爲罩幕對n型井6 離子植入Ρ型雜質例如BF2，形成位於接合深度比前述η型 雜質層9的第一尖峰還深的位置之源極/汲極擴散區域1 5b 。上述B F 2例如以植入能量2 5 k e V、劑量2 X 1 015 c ηΓ2來植入 ，形成具有0.1 // m左右的接合深度的源極/汲極擴散區域 15b。 經濟部智慧財產局員工消費合作社印製 其次，如圖7所示在以氫氟酸（HF)液洗淨基板1後，利 用例如濺鍍法將厚度10〜20nm左右的鈷（Co)膜沉積於基板1 上。其次，對基板1施加500〜600°C左右的熱處理，在η通 道型MISFETQn的閘電極13η表面以及源極/汲極擴散區域 14b表面與ρ通道型MISFETQp的閘電極13ρ表面以及源極/ 汲極擴散區域15b表面，選擇性地形成厚度30nm左右的金 屬矽化物（Silicide)層18。然後，除去未反應的Co膜，其次 ，爲了金屬矽化物層18的低電阻化，對基板1實施 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -15- 522548 A7 ___ B7 五、發明説明（ 700〜800°C左右的熱處理。 (請先閱讀背面之注意事項再填寫本頁) 其次，如圖8所示在基板1上以電漿CVD法沉積氮化 矽膜1 9後，形成例如以氧化矽膜構成的層間絕緣膜20。其 次，以光阻圖案爲罩幕依次鈾刻層間絕緣膜20以及氮化矽 膜19，使到達配設於η通道型MISFETQn的源極/汲極擴散 區域14b表面的金屬砂化物層18之接觸孔（Contact hole)21n ，以及到達配設於p通道型MISFETQp的源極/汲極擴散區 域15b表面的金屬矽化物層18之接觸孔21p開孔。此外雖 然未圖示，但同時形成到達配設於η通道型MISFETQn的閘 電極13η表面的金屬矽化物層18以及p通道型MISFETQp 的閘電極1 3p表面的金屬矽化物層1 8之接觸孔。 其次，如圖9所示在層間絕緣膜20.的上層沉積金屬膜 例如鎢（W)膜，藉由例如以CMP法平坦化此金屬膜的表面 ，在上述接觸孔2 1 η、2 1 p的內部形成埋入金屬膜的插塞 (Plug)22。然後，藉由鈾刻沉積於層間絕緣膜20上層的金 屬膜形成配線層23，大致完成CMOS裝置（Devie)。 經濟部智慧財產局員工消費合作社印製 其次，使用圖10〜圖12說明關於前述η通道型 MISFETQn的諸特性。圖10(a)係顯示η通道型MISFETQn 的擴大剖面圖，圖10(b)係顯示同圖U)的A-A’線中的雜質 濃度分布圖。而且，圖11係顯示η通道型MISFETQn的空 乏層形狀之擴大剖面圖，圖12係顯示η通道型MISFETQn 的啓始電壓的閘極長依存性圖。此外，此處雖然說明關於η 通道型MISFETQn的諸特性，惟關於Ρ通道型MISFETQp也 同樣。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -16- 經濟部智慧財產局員工消費合作社印製 522548 A7 __ B7 五、發明説明（14 如圖1 0所示，P型雜質層7的雜質濃度分布中的第一 尖峰係位於比源極/汲極擴散區域14b的接合深度還淺的位 置，P型雑質層8的雜質濃度分布中的第二尖峰係比通道區 域還深，且位於比源極/汲極擴散區域14b的接合深度還淺 的位置。而且，p型雜質層8的第二尖峰係位於比p型雜質 層7的第一尖峰還淺的位置。即p型雜質層7在閘電極1 3n 下部的源極/汲極擴散區域14b間全域中形成於一定的深度 ，且用以接觸源極/汲極擴散區域14b而形成。而且，p型 雜質層8在閘電極13η下部的源極/汲極擴張區域14a間全 域中形成於一定的深度，且用以接觸源極/汲極擴張區域 14a而形成。藉由使用具有由這種第一尖峰以及第二尖峰的 兩個尖峰所構成的雜質濃度分布的基板1，與具有本發明者 所檢討的一樣的雜質濃度分布（圖中以點線表示）的基板比較 ，可增大可控制的空乏層寬度，可縮小次啓始係數 (Subthreshold swing) S 〇 即次啓始係數S以 (1) 式 S = lnlO(l + Cd/Cox) (2) 式 Cd= ε /d 表示。此處Cd爲可以閘電極13η控制的空乏層電容、 Cox爲閘極絕緣膜11的電容，d爲可以閘電極13η控制的 深度方向的空乏層寬度。因此，若空乏層的寬度d變大的 話S變小。再者，S係以將次啓始特性畫在半對數座標圖 (Semilog plot)時電流改變一位數所需的閘電壓而定義，若S 變小的話，對閘電壓增加的電流的增加率變大，MISFET的 i紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 一~ (請先閱讀背面之注意事項再填寫本頁)
-17- 522548 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明説明（1$ 開關速度變快。 如上述在本實施形態一中藉由導入質量重的In形成P 型雜質層8。因此，因可降低基板1表面中的雜質濃度’故 可防止雜質散亂，可增大載子的遷移率。而且，藉由令P 型雜質層8的雜質濃度分布的第二尖峰位置爲距基板1表 面50nm左右的深度，令其第二尖峰的濃度爲lxl〇18cm_3左 右，令基板1表面中的濃度爲5xl017cm_3左右以下，可在基 板1表面形成陡峭的濃度斜率。這種情形載子被關入形成 於基板1表面的量子井戶，均勻地在該量子井戶內流動。 因此，因載子不受形成於基板1表面的界面順位的影響， 故可增大其遷移率。 而且，雜質濃度分布具有第一尖峰的P型雜質層7具 有防止源極/汲極擴散區域14b間的擊穿之功能，雜質濃度 分布具有第二尖峰的p型雜質層8具有防止源極/汲極擴張 區域14a間的撃穿之功能。如此，藉由在基板1的全面形 成P型雜質層7、8，與形成口袋構造的擊穿中止層的情形 比較，起因於撃穿中止層的橫方向偏差的啓始電壓的偏差 被防止。 此外，令第一尖峰的雜質濃度爲約lxl018Cm_3以上，設 定比第二尖峰的雜質濃度還高較佳。藉由如此地設定，g巨 深的區域的源極/汲極擴散區域1 4b的空乏層寬度比距淺的 區域的源極/汲極擴張區域14a的空乏層寬度還小，可以聞 電極13η控制的空乏層形狀如圖11(a)所示成爲梯形。医[具 有梯形的空乏層的MISFET比具有圖11(b)所示的倒梯形白勺 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐) ~ " '—-- (請先閱讀背面之注意事項再填寫本頁) 訂 -18- 522548 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（ 空乏層的MISFET，其啓始電壓的特性曲線斜率（Roll-off)被 緩和，故如圖1 2所示對短通道效應的防止有效。圖1 1以 及圖12中N1爲p型雜質層8的雜質濃度，N2爲p型雜質 層7的雜質濃度。 此外，本實施形態一雖然以B構成η通道型MISFETQn 的雜質濃度分布具有第一尖峰的p型雜質層7，惟以In構 成也可以。而且，以P構成p通道型MISFETQp的雜質濃度 分布具有第一尖峰的η型雜質層9，惟以As構成也可以， 可獲得同樣的功效。 如In因質量重的元素擴散係數小，故持續提高上述第 二尖峰的濃度，可降低基板1表面中的濃度。P型雜質層8 爲了防止源極/汲極擴張區域14a間的撃穿作用，必須高高 .地設定其雜質濃度。另一方面，在植入擴散係數小的質量 的輕元素的情形中，因基板1表面中的濃度高，故產生因 雜質散亂所造成的載子的遷移率變小的問題。因此，藉由 植入質量重的元素，因可降低基板1表面中的濃度，故可 防止載子的遷移率的下降。 而且，P型雜質層7係防止源極/汲極擴散區域14b間 的撃穿作用。此處，對於藉由以高能量植入質量重的元素 形成此P型雜質層7的情形，構成基板1的Si(矽）被非晶矽 化，在後面的工程中的熱處理時產生結晶缺陷。P型雜質層 7因與汲極區域接觸，故若該結晶缺陷產生的話，在汲極區 域與基板1之間產生遺漏電流。因此，如上述藉由利用植 入質量輕的元素形成P型雜質層7，可解決此問題。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) H —4 Ί— 1 |裝--- 訂------·1 -19- 522548 A7 __B7 五、發明説明（1$ 如此，如果依照本實施形態一，藉由在CMOS裝置的 通道區域下的基板1全面形成具有防止撃穿功能的雜質層（η 通道型MISFETQn的情形爲ρ型雜質層7、8，ρ通道型 MISFETQp的情形爲η型雜質層9、10)，與形成口袋構造的 撃穿中止層的情形比較，可抑制啓始電壓的變動。再者， 藉由在上述雜質層的雜質濃度分布配設第一尖峰以及第二 尖峰的兩個尖峰，因相對地增大可控制的空乏層寬度，可 縮小次啓始係數，故可防止起始電壓的降低，提高CMOS 裝置的開關速度。 再者如圖13所示，本實施形態一中的 η通道型 MISFETQn或ρ通道型MISFETQp中的載子遷移率的增加的 影響在其電流電壓特性中的汲極電壓的低區域顯著地顯現 。即若汲極電壓高的話載子以飽和速度流動。如果依照本 發明者們所進行的實驗，藉由以口袋構造形成的MISFET與 以本實施形態一形成的MISFET，在汲極電壓爲約IV以上 的情形中若以相同斷開電流値比較的話，兩者的汲極電流 値爲約略相同或接近相同値。另一方面，在汲極電壓爲約 IV以下的情形中，依照斷開電流値的增加，以本實施形態 一形成的MISFET的汲極電流値係比以口袋構造形成的 MISFET的汲極電流値還大。即如果依照本實施形態一，特 別是因可增大汲極電壓爲約IV以下的情形中的汲極電流， 可提高此時的MISFET的驅動能力。 (實施形態二） 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) ϋ n n n - n n· m n IJ m —J* Ί— 1·裝 經濟部智慧財產局員工消費合作社印製 •20- 522548 經濟部智慧財產局員工消費合作社印製 A7 ___B7_______五、發明説明（ 形成於本發明的其他實施形態之SOI(絕緣層上覆砂’ Silicon on insulator)基板上的CMOS裝置顯示於圖14 ° SOI基板係藉由隔離絕緣膜24電性地隔離基板25與裝 置層（矽（Si)單晶薄膜26)，例如藉由利用氧的高能量離子植 入的 SIM〇X(氧植入隔離，Separation by Implanted Oxygen) 技術或貼合技術等來形成。 本實施形態二的CMOS裝置對上述Si單晶薄膜26利用 與前述實施形態一同樣的製造方法形成。如此，藉由在SOI 基板形成CMOS裝置，可降低寄生電容，可提高開關速度 〇 以上根據發明的實施形態具體地說明了由本發明者所 創作的發明，惟本發明並非限定於前述發明的實施形態， 當然在不脫離其要旨的範圍可進行種種的變更。 例如前述實施形態雖然以B或In構成n通道型 MISFET的ρ型雜質層，惟以顯示其他ρ型導電性的雜質來 構成也可以，同樣地，雖然以Ρ或As構成ρ通道型 MISFET的η型雜質層，惟以顯示其他η型導電性的雜質來 構成也可以。 【發明的功效】 如果簡單地說明藉由在本案中所揭示的發明之中代表 的發明所獲得的功效的話，如以下所示。 在形成短通道MISFET的基板全面，形成具有防止撃穿 功能的雜質層，藉由令該雜質層爲具有第一尖峰與第二尖 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） " " -21- (請先閲讀背面之注意事項再填寫本頁) »_ϋ— «I IBJ ϋ·_— · 衣-- V ) —ϋ l_il mi mu ϋ ϋιϋ ϋϋ —.^1 ·ϋϋ 1ϋ ·ϋ_— 1_1 522548 A7 B7五、發明説明（峰的雜質濃度分布，可抑制啓始電壓的偏差，再者，可防 止啓始電壓的下降，謀求開關速度的提高。 ϋϋ- ·ϋϋ —>ϋϋ tBmmmfJ m· mH ·ϋϋ lei— Hi (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -22-

Claims (1)

  1. 522548
    煩請委資明示以年^月所揭之 liL本有無變更實質内容是否准予修正" 經濟部智慧財產局員工消費合作社印製 、申請專利範圍 第9 0 1 2 4 3 0 4號專利申請案 中文.申請專利範圍修正本 民國91年8月12日修正 1、 一種半導體裝置，係具備MISFET，其特徵爲： 在閘電極下部的半導體基板形成有導電型與源極/汲極 區域的導電型相反，在比該源極/汲極區域還淺的深度具有 第〜尖峰，在比形成有通道的區域還深，且比該第一尖峰 還淺的區域具備具有第二尖峰的雜質濃度分布的半導體區 域。 2、 一種半導體裝置，係具備MISFET，其特徵爲： 在閘電極下部的半導體基板形成有導電型與源極/汲極 區域的導電型相反，在比該源極/汲極區域還淺的深度具有 第一尖峰，在比形成有通道的區域還深，且比該第一尖峰 還淺的區域具備具有第二尖峰的雜質濃度分布的半導體區 域，其中 該第一尖峰的雜質濃度比該第二尖峰的雜質濃度還髙 〇 3、 一種半導體裝置，係具備MISFET，其特徵爲： 在閘電極下部的半導體基板形成有導電型與源極/汲極 區域的導電型相反，在比該源極/汲極區域還淺的深度具有 第一尖峰，在比形成有通道的區域還深，且比該第一尖峰 還淺的區域具備具有第二尖峰的雜質濃度分布的半導體區 域，其中 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
    經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 構成該第二尖峰的雜質元素係比構成該第一尖峰的雜 質元素還重的元素。. 4、 一種半導體裝置，係具備MIS FET，其特徵爲： 在閘電極下部的井區域形成有導電型與源極/汲極區域 的導電型相反，在比該源極/汲極區域還淺的深度具有第一 尖峰’在比形成有通道的區域還深，且比該第·一尖峰還淺 的®域具備具有第二尖峰的雜質濃度分布的半導體區域， 其中 構成該第二尖峰的雜質元素係比構成該井區域的雜質 元素還重的元素。 5、 如申請專利範圍第1項至第4項中任一項所述之半 導體裝置’其中形成該通道區域的雜質濃度總合爲 5x 1 017/cm3 以下。 6、 如申請專利範圍第1項至第4項中任一項所述之半 導體裝置，其中該MISFET係以IV以下的電源電壓動作。 7、 如申請專利範圍第1項至第4項中任一項所述之半 導體裝置’其中該第二尖峰的雜質濃度爲lxl〇^/cm3以上， 闊極長爲0.1// m以下。 8、 如申請專利範圍第丨項至第4項中任一項所述之半 導體裝置，其中該源極/汲極區域具有較低濃度的源極/汲極 擴張區域與較高濃度的源極/汲極擴散區域，具有該第一尖 峰的雜質層與一對該源極/汲極擴散區域接觸，具有該第二 尖峰的雜質層與一對該源極/汲極擴張區域接觸。- 9、 如申請專利範圍第1項至第4項中任一項所述之半 本紙張尺度通用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
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    經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 導體裝置，其中該第一尖峰以及該第二尖峰係以離子植入 來形成。 10、 如申請專利範圍第1項至第4項中任一項所述之 半導體裝置，其中構成該第二尖峰的雜質元素爲銦。 11、 一種半導體裝置的製造方法，其特徵包含： (a) 、對半導體基板導入雜質，形成雜質濃度分布具有 第一尖峰的第一導電型的第一雜質層之製程； (b) 、對該半導體基板導入雜質，形成雜質濃度分布具 有第二尖峰的第一導電型的第二雜質層之製程； (c) 、在形成閘電極後，於該半導體基板形成第二導電 型源極/汲極擴張區域之製程；以及 (d) 、在該閘電極的側壁形成側壁間隙壁後，於該半導 體基板形成第二導電型源極/汲極擴散區域之製程，其中 該第一尖峰係位於比該源極/汲極擴散區域的接合深度 還淺的位置，該第二尖峰係位於比通道區域還深，且比該 第一尖峰還淺的位置，其中 構成該第二雜質層的元素質量係比構成該半導體基板 的元素質量還重。 12、 一種半導體裝置的製造方法，其特徵包含： (a) 、在半導體基板形成雜質濃度分布具有第一尖峰的 第一導電型的第一雜質層，與雜質濃度分布具有第二尖峰 的第一導電型的第二雜質層之製程； (b) 、在形成閘電極後，於該半導體基板形成·第二導電 型源極/汲極擴張區域之製程；以及 本^張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） '~： (請先閲讀背面之注意事項再填寫本頁)
    -3- 522548 A8 B8 C8 D8 六、申請專利範圍 (C)、在該閘電極的側壁形成側壁間隙壁後，於該半導 體基板形成第二導電型源極/汲極擴散區域之製程，其中 該第一尖峰係位於比該源極/汲極擴散區域的接合深度 還淺的位置，該第二尖峰係位於比通道區域還深，且比該 第一尖峰還淺的位置， 該第一尖峰的雜質濃度係比該第二尖峰的雜質濃度還 局。 1 3、一種半導體裝置的製造方法，其特徵包含： (a) 、在半導體基板形成雜質濃度分布具有第一尖峰的 第一導電型的第一雜質層，與雜質濃度分布具有第二尖峰 的第一導電型的第二雜質層之製程； (b) 、在形成閘電極後，於該半導體基板形成第二導電 型源極/汲極擴張區域之製程；以及 (c) 、在該閘電極的側壁形成側壁間隙壁後，於該半導 體基板形成第二導電型源極/汲極擴散區域之製程，其中 該第一尖峰係位於比該源極/汲極擴散區域的接合深度 還淺的位置’該第二尖峰係位於比通道區域還深，且比該 第一尖峰還淺的位置， 該聞電極的閘極長爲約0 · 1 // m以下，該第二尖峰的雜 質濃度爲約lxl018/cm3以上。 14、一種半導體裝置的製造方法，其特徵包含： (a)、在半導體基板形成雜質濃度分布具有第一尖峰的 第一導電型的第一雜質層，與雜質濃度分布具有第二尖峰 的第一導電型的第二雜質層之製程； '----- (請先閱讀背面之注意事項再填寫本頁) 、1Τ 經濟部智慧財產局員工消費合作社印製 -τ' - k ί Γ / < Μ y Z -4 - 52252^7^ 年 ^*11 ~~ΙΙΠΙΤ1111 *~^*****£- A8 B8 C8 D8 申請專利範圍 (b) 、在形成閘電極後，於該半導體基板形成第二導電 型源極/汲極擴張區域之製程；以及 (c) 、在該閘電極的側壁形成側壁間隙壁後，於該半導 體基板形成第二導電型源極/汲極擴散區域之製程，其中 該第一尖峰係位於該源極/汲極擴散區域的接合深度還 淺的位置，該第二尖峰係位於比通道區域還深，且比該第 〜尖峰還淺的位置，其中 構成該第二雜質層的元素質量係比構成該半導體基板 的元素質量還重。 1 5、一種半導體裝置的製造方法，其特徵包含： (a) 、在半導體基板形成以第一導電型雜質所構成的井 之製程； (b) 、對該井離子植入第一導電型雜質，形成雜質濃度 分布具有第一尖峰的第一導電型的第一雜質層之製程； (c) 、對該井離子植入具有比構成該井的雜質質量還重 的質量之第一導電型雜質，形成雜質濃度分布具有第二尖 峰的第一導電型的第二雜質層之製程； (d) 、在該井上中介閘極絕緣膜形成閘電極之製程； (e) 、以該閘電極爲罩幕對該井離子植入第二導電型的 雜質，形成第二導電型源極/汲極擴張區域之製程； (0 '在該閘電極的側壁形成側壁間隙壁之製程；以及 (g)、以該閘電極以及該側壁間隙壁爲罩幕對該井離子 植入第二導電型的雜質，形成第二導電型源極/汲·極擴散區 域之製程，其中 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ： (請先閲讀背面之注意事項再填寫本頁) 、1T 經濟部智慧財產局員工消費合作社印製 -5- A8 B8 C8 D8 522两IT 年>1 夂、申請專利範圍 該第一尖峰係位於比該源極/汲極擴散區域的接合深度 還淺的位置，該第二尖峰係位於比通道區域還深的位置， 該第一尖峰的雜質濃度比該第二尖峰的雜質濃度還高 〇 1 6、一種半導體裝置的製造方法，其特徵包含： (a) 、在半導體基板形成雜質濃度分布具有第一尖峰的 第一導電型的第一雜質層，與雜質濃度分布具有第二尖峰 的第一導電型的第二雜質層之製程； (b) 、在形成閘電極後，於該半導體基板形成第二導電 型源極/汲極擴張區域之製程；以及 (c) 、在該閘電極的側壁形成側壁間隙壁後，於該半導 體基板形成第二導電型源極/汲極擴散區域之製程，其中 該第一尖峰係位於比該源極/汲極擴散區域的接合深度 還淺的位置，該第二尖峰係位於比通道區域還深，且比該 第一尖峰還淺的位置。 1 7、如申請專利範圍第11項至第1 6項中任一項所述 之半導體裝置的製造方法，其中該通道區域的雜質濃度總. 合爲5xl017/cm3以下。 1 8、如申請專利範圍第11項至第1 6項中任一項所述 之半導體裝置的製造方法，其中構成該半導體裝置的 MISFET係以IV以下的電源電壓動作。 1 9、如申請專利範圍第11項、第1 2項以及第14項至 第16項中任一項所述之半導體裝置的製造方法，.其中該第 一 的雜質濃度爲lxl〇18/cm3以上’該聞電極的聞極長爲 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 、?τ ¾ 經濟部智慧財產局員工消費合作社印製 -6 - 522! 522!
    A8 B8 C8 D8 六、申請專利範圍 0.1 // m 以下。 20、 如申請專利範圍第丨丨項至第丨6項中任一項所.述 之半導體裝置的製造方法，其中該第一雜質層與該源極/汲 極擴散區域接觸’該第二雜質層與該源極/汲極擴張區域接 觸。 21、 如申請專利範圍第u項至第16項中任一項所述 之半導體裝置的製造方法，其中該第一雜質層以及該第二 雜質層係以離子植入來形成。 22、 如申請專利範圍第丨丨項至第丨6項中任一項所述 之半導體裝置的製造方法，其中構成該第二雜質層的雜質 元素爲銦。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
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