TWI539599B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本發明係關於一種使用氧化物半導體的半導體裝置及其製造方法。
注意，在本說明書中，半導體裝置是指能夠藉由利用半導體特性工作的所有裝置，因此，電光裝置、半導體電路及電子裝置都是半導體裝置。
近年來，使用形成在具有絕緣表面的基板上的半導體薄膜構成薄膜電晶體(TFT)的技術引人注目。薄膜電晶體已被廣泛地應用於電子裝置諸如IC或電光裝置，尤其是，目前正在加快開發作為影像顯示裝置的切換元件的薄膜電晶體。多樣地存在的金屬氧化物被用於各種各樣的用途。
在金屬氧化物中存在呈現半導體特性的金屬氧化物。作為呈現半導體特性的金屬氧化物，例如可以舉出氧化鎢、氧化錫、氧化銦、氧化鋅等，並且已知將這種呈現半導體特性的金屬氧化物用於通道形成區的薄膜電晶體(專利文獻1及專利文獻2)。
另外，專利文獻3記載了將氧化鋅、氧化鎂鋅、氧化鎘鋅用作半導體。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻2]日本專利申請公開第2007-96055號公報
[專利文獻3]美國專利第6727522號
本發明的一實施例的目的之一在於：提供一種適用於電晶體、二極體等半導體的材料。明確而言，本發明的一實施例的目的之一在於：提供一種氧缺損少的氧化物半導體層的製造方法以及藉由該製造方法得到的材料。
本說明書所公開的本發明的一實施例是一種氧化物材料，該氧化物材料包含In、M1、M2、Zn，其中M1為元素週期表中第13族元素，並且M2的含量比所述M1的含量少。另外，相對於M1的含量M2的含量為1%以上且低於50%。明確而言，該氧化物材料是以InM1XM2YZnZ類(0<X1，0<Y<1，Y<X且0<Z)表示的氧化物材料，作為M1典型的有Ga，藉由相對於Ga的含量以1%以上且低於50%，較佳為3%以上且40%以下的比率添加M2，抑制材料中形成氧缺損。另外，X不侷限於自然數，包括非自然數。
明確而言，在上述材料中，M1的Ga是三價元素，將其一部分置換為四價元素。四價元素比三價元素多一個鍵，所以藉由將三價元素置換為四價元素，可以抑制形成氧缺損。作為上述四價元素，即作為M2可以舉出Ti、Zr、Hf、Ge、Sn等。注意，上述材料為非單晶。
另外，在上述材料中，幾乎不包含構成元素以外的重 金屬雜質，上述材料的純度為3N以上，較佳為4N以上。
另外，將包含上述In、M1、M2、Zn的氧化物材料用作電晶體的半導體層的半導體裝置也是本發明之一。該半導體裝置包括：閘極電極層；與閘極電極層重疊的閘極絕緣層；隔著閘極絕緣層與閘極電極層重疊的氧化物半導體層，其中該氧化物半導體層是包含In、M1、M2、Zn的氧化物材料，M1為元素週期表中第13族元素，M2的含量比M1的含量少。作為M1典型的有Ga，藉由相對於Ga的含量以1%以上且低於50%，較佳為3%以上且40%以下添加M2，使M2的元素用作穩定劑，可以實現半導體層中幾乎不存在氧缺損的電晶體，從而可以提高電晶體的可靠性。
根據本發明的一實施例，可以抑制氧化物半導體材料中產生氧缺損。另外，藉由將上述氧化物半導體材料用於電晶體中的通道形成區，可以提高電晶體的可靠性。
下面，關於本發明的實施例將參照圖式給予詳細說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是其方式和詳細內容可以被變換為各種各樣的形式此外，本發明不應該被解釋為僅限定在本實施例所記載的內容中。
實施例1
在本實施例中，參照圖1A對半導體裝置及半導體裝置的製造方法的一個方式進行說明。
作為半導體裝置的一個例子，在圖1A及1B中示出電晶體420的平面圖及剖面圖。圖1A是電晶體420的平面圖，圖1B是沿著圖1A的A-B的剖面圖。另外，在圖1A中，為了簡化起見，省略電晶體420的構成要素的一部分(例如，絕緣層407等)。
圖1A及1B所示的電晶體420包括：基板400上的基底絕緣層436；基底絕緣層436上的氧化物半導體層403；設置在氧化物半導體層403上的閘極絕緣層402；隔著閘極絕緣層402設置在氧化物半導體層403上的閘極電極層401；設置在閘極電極層401上的絕緣層406和絕緣層407；藉由閘極絕緣層402、絕緣層406及絕緣層407中的開口與氧化物半導體層403電連接的源極電極層405a或汲極電極層405b。
另外，在電晶體420中，氧化物半導體層403較佳為包括：與閘極電極層401重疊的通道形成區403c；夾著通道形成區403c的低電阻區403a及低電阻區403b。低電阻區403a及低電阻區403b比通道形成區403c電阻低且含有摻雜劑。在形成閘極電極層401之後，藉由以該閘極電極層401為掩模引入雜質，可以自對準地形成低電阻區403a及低電阻區403b。此外，可以將該區域用作電晶體420的源極區或汲極區。藉由設置低電阻區403a及低電阻區403b，可以緩和施加到設置在該一對的低電阻區 之間的通道形成區403c的電場。另外，藉由使源極電極層405a及汲極電極層405b分別與低電阻區接觸，可以降低氧化物半導體層403與源極電極層405a及汲極電極層405b之間的接觸電阻。
在本實施例中，作為氧化物半導體層403使用以InM1XM2YZnZ類(0<X1，0<Y<1，Y<X且0<Z)表示的氧化物材料。明確而言，將藉由使用In：Ga：Ti：Zn=3：0.95：0.05：2的靶材的濺射法形成的InGaTiZn氧化物膜用於氧化物半導體層403。可以認為將該氧化物半導體層403是InGaXTiYZnZ類(X=0.32、Y=0.02、Z=0.67)的氧化物材料。另外，在該氧化物材料中，相對於Ga含量Ti含量為0.02/0.32=0.0625，其比率大約為6.3%。
另外，較佳的是在形成氧化物半導體層403之前加熱基板400來去除附著在基板等的水分等。基板400可以使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板、SOI基板等，也可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，也可以在形成基底絕緣層436之後進行去除附著在基底絕緣層436的表面的水分等的加熱處理。
作為加熱處理，也可以使用利用被加熱的氣體等的介質的熱傳導或熱輻射來進行加熱(RTA(Rapid Thermal Anneal：快速熱退火))。例如作為RTA，可以利用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)、 LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)等。LRTA藉由鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等的燈發射的光(電磁波)輻射來加熱被處理物。GRTA利用高溫氣體進行熱處理。作為氣體使用惰性氣體。在利用RTA的短時間的熱處理中，即使以基板的應變點以上的溫度進行加熱基板也不會發生扭曲，所以可以高效地進行脫水化處理或脫氫化處理。
加熱處理也可以採用電阻加熱方式，例如基板溫度設定為500℃以上且650℃以下，處理時間設定為1分鐘以上且10分鐘以下即可。加熱溫度設定為300℃以上且低於基板的應變點，較佳為400℃以上且650℃以下，並在惰性氛圍、減壓氛圍或乾燥氛圍中進行加熱處理。惰性氛圍是指以氮、稀有氣體(氦、氖、氬、氪或氙)等惰性氣體為主要成分的氛圍，較佳為不包含氫。例如，將引入的惰性氣體的純度設定為8N(99.999999%)以上，較佳的是設定為9N(99.9999999%)以上。或者，惰性氣體氛圍是指以惰性氣體為主要成分的氛圍，即反應性氣體為低於0.1ppm的氛圍。反應性氣體是指與半導體或金屬等反應的氣體。減壓氛圍是指壓力為10Pa以下的氛圍。乾燥空氣氛圍是指露點為-40℃以下，較佳為-50℃以下的氛圍即可。
另外，在本實施例中，氧化物半導體層403較佳為CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)膜。
CAAC-OS膜不是完全的單晶，也不是完全的非晶。CAAC-OS膜是在非晶相中具有結晶部的結晶-非晶混合相結構的氧化物半導體層。另外，在很多情況下該結晶部分的尺寸為能夠容納於一個邊長小於100nm的立方體的尺寸。另外，在利用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察到的影像中，包括在CAAC-OS膜中的非晶部與結晶部的邊界不明確。另外，利用TEM在CAAC-OS膜中觀察不到晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
包含於CAAC-OS膜中的結晶部的c軸在垂直於CAAC-OS膜的被形成面或表面的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，不同結晶部的a軸及b軸的方向也可以彼此不同。在本說明書等中，在只記載“垂直”時，包括85°以上且95°以下的範圍。
另外，在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，當從氧化物半導體層的表面一側進行結晶生長時，有時與被形成面附近相比表面附近的結晶部所占的比例高。
因為包括在CAAC-OS膜中的結晶部的c軸在垂直於CAAC-OS膜的被形成面的法線向量或表面的法線向量的 方向上一致，所以有時根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)朝向彼此不同的方向。另外，結晶部的c軸方向是垂直於形成CAAC-OS膜時的被形成面或表面的方向。結晶部藉由成膜或成膜後進行的加熱處理等的晶化處理來形成。
將CAAC-OS膜用作氧化物半導體層403的電晶體可以降低因可見光或紫外光的照射而導致的電晶體電特性變動。因此，該電晶體的可靠性高。
再者，作為氧化物半導體層403，藉由使用以InM1XM2YZnZ類(0<X1，0<Y<1，Y<X且0<Z)表示的氧化物材料，可以抑制氧化物半導體層403中形成的氧缺損。藉由抑制氧化物半導體層403中形成氧缺損，提高可靠性。
實施例2
在本實施例中，圖1C及1D示出與實施例1不同的結構的例子。注意，與實施例1相同的部分使用相同的符號，在此為了簡化起見省略詳細說明。
圖1C是電晶體421的平面圖，圖1D是沿著圖1C的C-D的剖面圖。圖1C所示的電晶體421包括：基板400上的基底絕緣層436；基底絕緣層436上的氧化物半導體層403；設置在氧化物半導體層403上的閘極絕緣層402；隔著閘極絕緣層402設置在氧化物半導體層403上的閘極電極層401；設置在閘極電極層401上的絕緣層 406、絕緣層407；藉由閘極絕緣層402、絕緣層406及絕緣層407中的開口與氧化物半導體層403電連接的源極電極層405a或汲極電極層405b；以接觸於源極電極層405a或汲極電極層405b上的方式設置的源極佈線層或汲極佈線層465b。
在電晶體421中，源極電極層405a及汲極電極層405b以嵌入設置在閘極絕緣層402、絕緣層406及絕緣層407中的開口中的方式設置，並分別與氧化物半導體層403接觸。上述電極層是藉由如下方法形成的導電膜：以上述電極層嵌入到達氧化物半導體層403的閘極絕緣層402、絕緣層406及絕緣層407中的開口中的方式在絕緣層407上形成導電膜，藉由對該導電膜進行拋光處理去除設置在絕緣層407上(至少與閘極電極層401重疊的區域中)的導電膜而斷開的導電膜。
另外，在電晶體421中，源極電極層405a與汲極電極層405b之間的通道長度方向上的寬度比源極佈線層465a與汲極佈線層465b之間的通道長度方向上的寬度小。此外，在電晶體421中，源極電極層405a與汲極電極層405b之間的通道長度方向上的寬度比實施例1所示的電晶體420中的源極電極層405a與汲極電極層405b之間的通道長度方向上的寬度小，因此電晶體421比電晶體420小。
另外，閘極電極層401、源極電極層405a、汲極佈線層405b、源極佈線層465a及汲極佈線層465b可以使用 含有選自鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)等。
在本實施例中，作為氧化物半導體層403使用以InM1XM2YZnZ類(0<X1，0<Y<1，Y<X且0<Z)表示的氧化物材料。明確而言，將藉由使用In：Ga：Ge：Zn=3：0.95：0.05：2的靶材的濺射法形成的InGaGeZn氧化物膜用於氧化物半導體層403。
作為氧化物半導體層403，藉由使用以InM1XM2YZnZ類(0<X1，0<Y<1，Y<X且0<Z)表示的氧化物材料，可以抑制氧化物半導體層403中形成的氧缺損。藉由抑制氧化物半導體層403中形成的氧缺損，提高可靠性。
此外，本實施例可以與實施例1自由地組合。
實施例3
在本實施例中，圖2A及2B示出與實施例1不同的結構的例子。注意，與實施例1相同的部分使用相同的符號，在此為了簡化起見省略詳細說明。
圖2A是電晶體422的平面圖，圖2B是沿著圖2A的E-F的剖面圖。
如作為通道長度方向上的剖面圖的圖2B所示，電晶體422在設置有基底絕緣層436的基板400上包括：包括通道形成區403c、低電阻區403a、403b的氧化物半導體層403；源極電極層405a；汲極電極層405b；閘極絕緣 層402；閘極電極層401；設置在閘極電極層401的側面的側壁絕緣層412a、412b；設置在閘極電極層401上的絕緣層413；設置在源極電極層405a及汲極電極層405b上的絕緣層406及絕緣層407。另外，絕緣層415以覆蓋電晶體422的方式形成。到達源極電極層405a或汲極電極層405b的開口形成在絕緣層406、絕緣層407及絕緣層415中，在絕緣層415上設置有源極佈線層465a及汲極佈線層465b。
藉由以覆蓋側壁絕緣層412a、412b的方式在絕緣層413上形成導電膜，並對該導電膜進行拋光處理而去除設置在絕緣層413上(至少與閘極電極層401重疊的區域中)的導電膜，該導電膜被斷開而形成源極電極層405a及汲極電極層405b。
另外，源極電極層405a及汲極電極層405b以與露出的氧化物半導體層403的上表面及側壁絕緣層412a或側壁絕緣層412b接觸的方式設置。由此，源極電極層405a或汲極電極層405b與氧化物半導體層403接觸的區域(接觸區域)和閘極電極層401之間的距離成為側壁絕緣層412a、412b的通道長度方向上的寬度，除了可以實現電晶體的微型化，還可以降低因製程導致的電晶體的電特性的不均勻。
如此，由於可以縮短將源極電極層405a或汲極電極層405b與氧化物半導體層403接觸的區域(接觸區域)和閘極電極層401之間的距離，所以源極電極層405a或 汲極電極層405b與氧化物半導體層403接觸的區域(接觸區域)和閘極電極層401之間的電阻變小，從而能夠使電晶體422的導通特性提高。
作為閘極絕緣層402的材料，可以使用氧化矽、氧化鎵、氧化鋁、氮化矽、氧氮化矽、氧氮化鋁或氮氧化矽等。閘極絕緣層402較佳的是在接觸於氧化物半導體層403的部分中含有氧。尤其是，閘極絕緣層402較佳的是在其膜中(塊體中)至少含有超過化學計量成分比的量的氧。例如，當將氧化矽膜用作閘極絕緣層402時，較佳的是將其設定為SiO2+α(注意，α>0)。在本實施例中，作為閘極絕緣層402使用為SiO2+α(注意，α>0)的氧化矽膜。藉由將該氧化矽膜用作閘極絕緣層402，可以向氧化物半導體層403供應氧，從而能夠使特性優良。再者，較佳為考慮到所製造的電晶體的尺寸或閘極絕緣層402的臺階覆蓋性而形成閘極絕緣層402。
此外，藉由作為閘極絕緣層402的材料使用氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加有氮的矽酸鉿HfSiOxNy(x>0、y>0))、鋁酸鉿(HfAlxOy(x>0、y>0))以及氧化鑭等high-k材料，可以降低閘極漏電流。而且，閘極絕緣層402既可以是單層結構，又可以是疊層結構。
另外，作為基底絕緣層436、絕緣層413、側壁絕緣層412a、412b、絕緣層406、407、415，可以從用於閘極絕緣層的上述材料中適當地選擇而使用。此外，除了上述 材料以外，絕緣層407、415還可以使用聚醯亞胺樹脂、丙烯酸樹脂、苯並環丁烯類樹脂等有機材料。
在本實施例中，作為氧化物半導體層403使用以InM1XM2YZnZ類(0<X1，0<Y<1，Y<X且0<Z)表示的氧化物材料。明確而言，將藉由使用In：Ga：Zr：Zn=3：0.95：0.05：2的靶材的濺射法形成的InGaZrZn氧化物膜用於氧化物半導體層403。
作為氧化物半導體層403，藉由使用以InM1XM2YZnZ類(0<X1，0<Y<1，Y<X且0<Z)表示的氧化物材料，可以抑制氧化物半導體層403中形成的氧缺損。藉由抑制氧化物半導體層403中形成的氧缺損，提高可靠性。
此外，本實施例可以與實施例1或實施例2自由的組合。
實施例4
在本實施例中，圖2C及2D示出與實施例1不同的結構的例子。注意，與實施例1相同的部分使用相同的符號，在此為了簡化起見省略詳細說明。
圖2C是電晶體423的平面圖，圖2D是沿著圖2C的G-H的剖面圖。
圖2C及2D所示的電晶體423包括：基板400上的基底絕緣層436；源極電極層405a及汲極電極層405b；夾在源極電極層405a和汲極電極層405b之間的包括通道形成區403c及低電阻區403a、403b的氧化物半導體層 403；與氧化物半導體層403、源極電極層405a及汲極電極層405b的上表面接觸的閘極絕緣層402；隔著閘極絕緣層402設置在氧化物半導體層403上的閘極電極層401；與閘極電極層401的通道長度方向上的側面中的一個接觸的側壁絕緣層412a；與閘極電極層401的通道長度方向上的側面中的另一個接觸的側壁絕緣層412b；覆蓋閘極電極層401的絕緣層406及絕緣層407；絕緣層407上的與源極電極層405a或汲極電極層405b接觸地設置的源極佈線層465a或汲極佈線層465b。
另外，也可以在氧化物半導體層403中不設置低電阻區403a、403b。此時，在通道形成區403c的通道長度方向上的一個的側面中通道形成區403c與源極電極層405a接觸，在通道形成區403c的通道長度方向上的另一個的側面中通道形成區403c與汲極電極層405b接觸。
氧化物半導體層403、源極電極層405a、汲極電極層405b的上表面的高度大致一致，在島狀的氧化物半導體層上形成成為源極電極層及汲極電極層(也包括由與此相同的層形成的佈線)的導電膜，然後進行拋光(切削、研磨)處理，以使氧化物半導體層403的上表面露出的方式去除導電膜的一部分。
另外，在本實施例中，作為氧化物半導體層403使用以InM1XM2YZnZ類(0<X1，0<Y<1，Y<X且0<Z)表示的氧化物材料。明確而言，將藉由使用In：Ga：Sn：Zn=3：0.95：0.05：2的靶材的濺射法形成的InGaSnZn 氧化物膜用於氧化物半導體層403。
作為氧化物半導體層403，藉由使用以InM1XM2YZnZ類(0<X1，0<Y<1，Y<X且0<Z)表示的氧化物材料，可以抑制氧化物半導體層403形成中的氧缺損。藉由抑制氧化物半導體層403中形成的氧缺損，提高可靠性。
另外，本實施例可以與實施例1至3中任一個自由地組合。
實施例5
在實施例1至4中示出了頂閘極型結構的例子，但是在本實施例中示出底閘極型結構(也稱為通道停止型)的例子。
圖3A是電晶體424的平面圖，圖3B是沿著圖3A的I-J的剖面圖。
如作為通道長度方向上的剖面圖的圖3B所示，電晶體424在設置有基底絕緣層436的基板400上包括閘極電極層401、閘極絕緣層402、氧化物半導體層403、絕緣層414、源極電極層405a、汲極電極層405b。
接觸於氧化物半導體層403的絕緣層414設置在與閘極電極層401重疊的氧化物半導體層403中的通道形成區上，其一部分用作通道保護膜。再者，絕緣層414具有開口435a、435b，該開口到達氧化物半導體層403且以源極電極層405a或汲極電極層405b覆蓋內壁的方式設置。由此，氧化物半導體層403的周邊部被絕緣層414覆蓋， 絕緣層414也具有層間絕緣膜的功能。在閘極佈線與源極佈線的交叉部中，藉由作為層間絕緣膜除了閘極絕緣層402以外還設置絕緣層414，可以降低寄生電容。
作為絕緣層414的材料，可以使用氧化矽、氧化鎵、氧化鋁、氮化矽、氧氮化矽、氧氮化鋁或氮氧化矽等。
另外，絕緣層414既可以為單層又可以為疊層。此外，當採用疊層時，也可以根據多個蝕刻製程分別改變圖案形狀而形成下層的端部與上層的端部不一致的形狀，即與上層相比下層的端部突出的剖面結構。
另外，在本實施例中，作為氧化物半導體層403使用以InM1XM2YZnZ類(0<X1，0<Y<1，Y<X且0<Z)表示的氧化物材料。明確而言，將藉由使用In：Ga：Ti：Zn=1：0.95：0.05：1的靶材的濺射法形成的InGaTiZn氧化物膜用於氧化物半導體層403。
作為氧化物半導體層403，藉由使用以InM1XM2YZnZ類(0<X1，0<Y<1，Y<X且0<Z)表示的氧化物材料，可以抑制氧化物半導體層403中形成的氧缺損。藉由抑制氧化物半導體層403形成中的氧缺損，提高可靠性。
另外，本實施例可以與實施例1至4中任一個自由地組合。
實施例6
在本實施例中，圖3C及3D示出其一部分與實施例5不同的電晶體的例子。
圖3C是電晶體425的平面圖，圖3D是沿著圖3C的K-L的剖面圖。
如作為通道長度方向上的剖面圖的圖3D所示，電晶體425在設置有基底絕緣層436的基板400上包括閘極電極層401、閘極絕緣層402、氧化物半導體層403、絕緣層414、源極電極層405a、汲極電極層405b。
接觸於氧化物半導體層403的絕緣層414設置在與閘極電極層401重疊的氧化物半導體層403中的通道形成區上，用作通道保護膜。
另外，在圖3C中示出了以覆蓋氧化物半導體層403的周邊的方式設置源極電極層405a或汲極電極層405b的平面圖，但是沒有特別的限制，例如如平面圖的圖3E所示，也可以以使氧化物半導體層403的周邊部露出的方式設置源極電極層405a或汲極電極層405b。此時，在利用蝕刻法形成源極電極層405a或汲極電極層405b時，氧化物半導體層403的露出的部分有可能被蝕刻氣體等污染。當氧化物半導體層403的露出的部分有可能被蝕刻氣體等污染時，較佳的是在利用蝕刻法形成源極電極層405a及汲極電極層405b之後，對氧化物半導體層403的露出的部分進行電漿處理(N2O氣體及O2氣體)或洗滌(水或稀氫氟酸(100倍稀釋))。另外，圖3E與圖3C的區別僅在於氧化物半導體層403的圖案形狀，圖3E的其他的結構與圖3C的其他的結構相同。
在本實施例中，作為氧化物半導體層403使用以 InM1XM2YZnZ類(0<X1，0<Y<1，Y<X且0<Z)表示的氧化物材料。明確而言，將藉由使用In：Ga：Hf：Zn=1：0.95：0.05：1的靶材的濺射法形成的InGaHfZn氧化物膜用於氧化物半導體層403。
作為氧化物半導體層403，藉由使用以InM1XM2YZnZ類(0<X1，0<Y<1，Y<X且0<Z)表示的氧化物材料，可以抑制氧化物半導體層403中形成的氧缺損。藉由抑制氧化物半導體層403中形成的氧缺損，提高可靠性。
另外，本實施例可以與實施例1至5中任一個自由地組合。
實施例7
在本實施例中，圖4A及4B示出其一部分與實施例5不同的電晶體的例子。
在本實施例中示出底閘極型結構(也稱為通道蝕刻型)的例子。
圖4B是電晶體426的平面圖，圖4A是沿著圖4B的M-N的剖面圖。
如作為通道長度方向上的剖面圖的圖4A所示，電晶體426在設置有基底絕緣層436的基板400上包括閘極電極層401、閘極絕緣層402、氧化物半導體層403、源極電極層405a、汲極電極層405b。
另外，在圖4B中示出了以覆蓋氧化物半導體層403的周邊的方式設置源極電極層405a或汲極電極層405b的 平面圖，但是沒有特別的限制，例如如作為平面圖的圖4C所示，也可以以使氧化物半導體層403的周邊部露出的方式設置源極電極層405a或汲極電極層405b。此時，在利用蝕刻法形成源極電極層405a或汲極電極層405b時，氧化物半導體層403的露出的部分有可能被蝕刻氣體等污染。當氧化物半導體層403的露出的部分有可能被蝕刻氣體等污染時，較佳的是在利用蝕刻法形成源極電極層405a及汲極電極層405b之後，對氧化物半導體層403的露出的部分進行電漿處理(N2O氣體或O2氣體)或洗滌(水或稀氫氟酸(稀釋100倍))。另外，圖4C與圖4B的區別僅在於氧化物半導體層403的圖案形狀，圖4C的其他的結構與圖4B的其他的結構相同。
在本實施例中，作為氧化物半導體層403使用以InM1XM2YZnZ類(0<X1，0<Y<1，Y<X且0<Z)表示的氧化物材料。明確而言，將藉由使用In：Ga：Zr：Zn=1：0.95：0.05：1的靶材的濺射法形成的InGaZrZn氧化物膜用於氧化物半導體層403。
作為氧化物半導體層403，藉由使用以InM1XM2YZnZ類(0<X1，0<Y<1，Y<X且0<Z)表示的氧化物材料，可以抑制氧化物半導體層403中形成的氧缺損。藉由抑制氧化物半導體層403中形成的氧缺損，提高可靠性。
另外，本實施例可以與實施例1至6中任一個自由地組合。
實施例8
藉由使用實施例5或實施例6或實施例7所示的電晶體可以製造具有顯示功能的半導體裝置(也稱為顯示裝置)。此外，藉由將包括電晶體的驅動電路的一部分或全部與像素部一體地形成在相同的基板上，可以形成系統面板(system-on-panel)。
在圖5A中，以圍繞設置在第一基板4001上的像素部4002的方式設置有密封材料4005，使用第二基板4006進行密封。在圖5A中，在第一基板4001上的與由密封材料4005圍繞的區域不同的區域中安裝有使用單晶半導體膜或多晶半導體膜形成在另行準備的基板上的掃描線驅動電路4004、信號線驅動電路4003。此外，分別供給到另行形成的信號線驅動電路4003、掃描線驅動電路4004及像素部4002的各種信號及電位由FPC(Flexible printed circuit：撓性印刷電路)4018a、4018b供給。
在圖5B和5C中，以圍繞設置在第一基板4001上的像素部4002和掃描線驅動電路4004的方式設置有密封材料4005。此外，在像素部4002和掃描線驅動電路4004上設置有第二基板4006。因此，像素部4002、掃描線驅動電路4004與顯示元件一起由第一基板4001、密封材料4005以及第二基板4006密封。在圖5B和5C中，在第一基板4001上的與由密封材料4005圍繞的區域不同的區域中安裝有使用單晶半導體膜或多晶半導體膜形成在另行準備的基板上的信號線驅動電路4003。在圖5B和5C中， 分別供給到另行形成的信號線驅動電路4003、掃描線驅動電路4004及像素部4002的各種信號及電位由FPC4018、4018b供給。
此外，雖然圖5B和圖5C示出另行形成信號線驅動電路4003並且將該信號線驅動電路4003安裝到第一基板4001的例子，但是不侷限於該結構。既可以另行形成掃描線驅動電路並進行安裝，又可以僅另行形成信號線驅動電路的一部分或者掃描線驅動電路的一部分並進行安裝。
另外，對另行形成的驅動電路的連接方法沒有特別的限制，而可以採用COG(Chip On Glass：玻璃上晶片)方法、打線接合方法或者TAB(Tape Automated Bonding：捲帶式自動接合)方法等。圖5A是藉由COG方法安裝信號線驅動電路4003、掃描線驅動電路4004的例子，圖5B是藉由COG方法安裝信號線驅動電路4003的例子，圖5C是藉由TAB方法安裝信號線驅動電路4003的例子。
此外，顯示裝置包括顯示元件處於密封狀態的面板和在該面板中安裝有包括控制器的IC等狀態的模組。
注意，本說明書中的顯示裝置是指影像顯示裝置、顯示裝置或光源(包括照明設備)。另外，顯示裝置還包括：安裝有諸如FPC或TCP的連接器的模組；在TCP的端部設置有印刷線路板的模組；或者藉由COG方式將IC(積體電路)直接安裝到顯示元件的模組。
此外，設置在第一基板上的像素部及掃描線驅動電路 具有多個電晶體，並且可以應用實施例5或實施例6或實施例7所示的電晶體。
作為設置在顯示裝置中的顯示元件，可以使用液晶元件(也稱為液晶顯示元件)、發光元件(也稱為發光顯示元件)。發光元件包括由電流或電壓控制亮度的元件，明確而言，包括無機EL(Electro Luminescence：電致發光)、有機EL等。此外，也可以應用電子墨水等的對比度因電作用而發生變化的顯示媒介。
另外，參照圖5A至圖7B對半導體裝置的一種方式進行說明。圖7A和7B相當於沿著圖5B的M-N的剖面圖。
如圖5A至5C及圖7A和7B所示，半導體裝置包括連接端子電極4015及端子電極4016，連接端子電極4015及端子電極4016藉由各向異性導電膜4019電連接到FPC4018、4018b所具有的端子。
連接端子電極4015由與第一電極層4030相同的導電膜形成，並且，端子電極4016由與電晶體4010、4011的閘極電極層相同的導電膜形成。
此外，設置在第一基板4001上的像素部4002、掃描線驅動電路4004具有多個電晶體，在圖7A和7B中例示出像素部4002所包括的電晶體4010、掃描線驅動電路4004所包括的電晶體4011。在圖7A中，在電晶體4010、電晶體4011上設置有絕緣膜4020，在圖7B中，還設置有絕緣膜4021。另外，絕緣膜4023是用作基底膜 的絕緣膜。
作為電晶體4010、4011，可以使用實施例5或實施例6或實施例7所示的電晶體。在本實施例中，示出使用具有與實施例6所示的電晶體425相同的結構的電晶體的例子。電晶體4010、4011是在氧化物半導體層上設置有用作通道保護膜的絕緣層的底閘極結構的電晶體。
在具有與實施例6所示的電晶體425相同的結構的電晶體4010、4011中，藉由作為氧化物半導體層使用以InM1XM2YZnZ類(0<X1，0<Y<1，Y<X且0<Z)表示的氧化物材料，可以抑制氧化物半導體層中形成的氧缺損。藉由抑制氧化物半導體層中形成的氧缺損，提高可靠性。
另外，也可以將與實施例5所示的電晶體424相同的結構用於電晶體4010、4011。
另外，還可以在與驅動電路用電晶體4011的氧化物半導體層的通道形成區重疊的位置進一步設置導電層。藉由在與氧化物半導體層中的通道形成區重疊的位置設置導電層，可以進一步降低偏壓溫度壓力測試(BT測試)前後的電晶體4011的臨界電壓變化量。此外，導電層的電位既可以與電晶體4011的閘極電極層的電位相同又可以不同，也可以將該導電層用作第二閘極電極層。
此外，該導電層還具有遮蔽外部的電場，即不使外部的電場作用到內部(包括電晶體的電路部)的功能(尤其是，遮蔽靜電的靜電遮蔽功能)。利用導電層的遮蔽功能，可以防止由於靜電等外部的電場的影響導致電晶體的 電特性變動。
設置在像素部4002中的電晶體4010與顯示元件電連接，而構成顯示面板。顯示元件只要能夠進行顯示就沒有特別的限制，而可以使用各種各樣的顯示元件。
圖7A示出作為顯示元件使用液晶元件的液晶顯示裝置的例子。在圖7A中，作為顯示元件的液晶元件4013包括第一電極層4030、第二電極層4031以及液晶層4008。另外，以夾持液晶層4008的方式設置有用作配向膜的絕緣膜4032、4033。第二電極層4031設置在第二基板4006一側，第一電極層4030和第二電極層4031夾著液晶層4008而層疊。
此外，間隔物4035是藉由對絕緣膜進行選擇性地蝕刻而獲得的柱狀間隔物，並且它是為了控制液晶層4008的膜厚(單元間隙(cell gap))而設置的。另外，也可以使用球狀間隔物。
當作為顯示元件使用液晶元件時，可以使用熱致液晶、低分子液晶、高分子液晶、高分子分散型液晶、鐵電液晶、反鐵電液晶等。上述液晶材料(液晶組成物)根據條件而呈現膽固醇相、近晶相、立方相、手征向列相、均質相等。
另外，作為液晶層4008也可以使用不使用配向膜的呈現藍相的液晶組成物。在此情況下，液晶層4008與第一電極層4030及第二電極層4031接觸。藍相是液晶相的一種，是指當使膽固醇相液晶的溫度上升時即將從膽固醇 相轉變到均質相之前出現的相。使用混合了液晶和手性試劑的液晶組成物可以呈現藍相。另外，為了擴大呈現藍相的溫度範圍，對呈現藍相的液晶組成物添加聚合性單體及聚合引發劑等，可以進行高分子穩定化的處理來形成液晶層。由於呈現藍相的液晶組成物的回應時間短，並且其具有光學各向同性，所以不需要配向處理，並且視角依賴性小。另外，由於不需要設置配向膜而不需要摩擦處理，因此可以防止由於摩擦處理而引起的靜電破壞，並可以降低製程中的液晶顯示裝置的故障、破損。因此，可以提高液晶顯示裝置的生產率。在使用氧化物半導體層的電晶體中，電晶體的電特性因靜電的影響而有可能顯著地變動而超出設計範圍。因此，將呈現藍相的液晶組成物用於具有使用氧化物半導體層的電晶體的液晶顯示裝置是更有效的。
此外，液晶材料的固有電阻為1×109Ω．cm以上，較佳為1×1011Ω．cm以上，更佳為1×1012Ω．cm以上。另外，本說明書中的固有電阻值為在20℃下測量的值。
考慮到配置在像素部中的電晶體的洩漏電流等而以能夠在所定的期間中保持電荷的方式設定設置在液晶顯示裝置中的儲存電容器的大小。根據電晶體的截止電流等設定儲存電容器的大小即可。
液晶顯示裝置可以採用TN(Twisted Nematic：扭曲向列)模式、IPS(In-Plane-Switching：平面內轉換)模式、FFS(Fringe Field Switching：邊緣電場轉換)模 式、ASM(Axially Symmetric aligned Micro-cell：軸對稱排列微單元)模式、OCB(Optical Compensated Birefringence：光學補償彎曲)模式、FLC(Ferroelectric Liquid Crystal：鐵電性液晶)模式、AFLC(Anti Ferroelectric Liquid Crystal：反鐵電性液晶)模式等。
此外，也可以使用常黑型液晶顯示裝置，例如採用垂直配向(VA)模式的透過型液晶顯示裝置。作為垂直配向模式，可以舉出幾個例子，例如可以使用MVA(Multi-Domain Vertical Alignment：多象限垂直配向)模式、PVA(Patterned Vertical Alignment：垂直配向構型)模式、ASV(Advanced Super View：高級超視覺)模式等。另外，也可以用於VA型液晶顯示裝置。VA型液晶顯示裝置是一種控制液晶顯示面板的液晶分子的排列的方式。VA型液晶顯示裝置是在不被施加電壓時液晶分子朝向垂直於面板的方向的方式。此外，也可以使用將像素(pixel)分成幾個區域(子像素)且使分子分別倒向不同方向的被稱為多疇化或多域設計的方法。
此外，在顯示裝置中，適當地設置黑矩陣(遮光層)、偏振構件、相位差構件、抗反射構件等光學構件(光學基板)等。例如，也可以使用利用偏振基板以及相位差基板的圓偏振。此外，作為光源，也可以使用背光、側光燈等。
此外，作為像素部中的顯示方式，可以採用逐行掃描方式或隔行掃描方式等。此外，作為當進行彩色顯示時在 像素中控制的顏色因素，不侷限於RGB(R表示紅色，G表示綠色，B表示藍色)這三種顏色。例如，也可以採用RGBW(W表示白色)或對RGB追加黃色(yellow)、青色(cyan)、洋紅色(magenta)等中的一種顏色以上的顏色。另外，也可以按每個顏色因素的點使其顯示區域的大小不同。但是，所公開的發明不侷限於彩色顯示的顯示裝置，而也可以應用於單色顯示的顯示裝置。
此外，作為顯示裝置所包括的顯示元件，可以應用利用電致發光的發光元件。利用電致發光的發光元件根據發光材料是有機化合物還是無機化合物被區分，一般地，前者被稱為有機EL元件，而後者被稱為無機EL元件。
在有機EL元件中，藉由對發光元件施加電壓，電子及電洞分別從一對電極注入到包括具有發光性的有機化合物的層，以使電流流過。並且，藉由這些載流子(電子及電洞)重新結合，具有發光性的有機化合物形成激發態，當從該激發態回到基態時發光。由於這種機制，這種發光元件被稱為電流激發型發光元件。在本實施例中，示出作為發光元件使用有機EL元件的例子。
為了取出發光，使發光元件的一對電極的至少一個具有透光性即可。並且，在基板上形成電晶體及發光元件，作為發光元件，有：從與基板相反一側的表面取出發光的頂部發射；從基板一側的表面取出發光的底部發射；以及從基板一側及與基板相反一側的表面取出發光的雙面發射結構的發光元件，可以應用上述任一種發射結構的發光元 件。
圖6A、6B及圖7B示出作為顯示元件使用發光元件的發光裝置的例子。
圖6A是發光裝置的平面圖，沿著圖6A中的點劃線V1-W1、V2-W2、V3-W3切斷的剖面相當於圖6B。另外，在圖6A的平面圖中，省略電致發光層542及第二電極層543。
圖6A和6B所示的發光裝置在設置有用作基底膜的絕緣膜501的基板500上具有電晶體510、電容器520、佈線層交叉部530，電晶體510與發光元件540電連接。另外，圖6A和6B示出透過基板500從發光元件540取光的底部發射型結構的發光裝置。
作為電晶體510，可以使用實施例5或實施例6或實施例7所示的電晶體。在本實施例中，示出使用具有與實施例5所示的電晶體424相同的結構的電晶體的例子。電晶體510是在氧化物半導體層上設置有用作通道保護膜的絕緣層的底閘極結構的反交錯型電晶體。
電晶體510包括閘極電極層511a、511b、閘極絕緣層502、氧化物半導體層512、絕緣層503、用作源極電極層或汲極電極層的導電層513a、513b。
在具有與實施例5所示的電晶體424相同的結構的電晶體510中，用作通道保護膜的絕緣層503設置在包括至少與閘極電極層511a、511b重疊的氧化物半導體層512中的通道形成區上的氧化物半導體層512上，該電晶體 510還具有以到達氧化物半導體層512且以用作源極電極層或汲極電極層的導電層513a、513b覆蓋內壁的方式設置的開口。
另外，也可以將與實施例6所示的電晶體425相同的結構用於電晶體510。
因此，作為包括圖6A和6B所示的本實施例的使用氧化物半導體層512的具有穩定的電特性的電晶體510的半導體裝置，可以提供高可靠性的半導體裝置。另外，以高良率製造上述高可靠性的半導體裝置，而可以實現高生產化。
電容器520包括導電層521a、521b、閘極絕緣層502、氧化物半導體層522、導電層523，藉由由導電層521a、521b和導電層523夾持閘極絕緣層502及氧化物半導體層522來形成容量。
佈線層交叉部530是閘極電極層511a、511b和導電層533的交叉部，閘極電極層511a、511b與導電層533隔著閘極絕緣層502及絕緣層503交叉。當採用實施例4所示的結構時，佈線層交叉部530在閘極電極層511a、511b和導電層533之間不僅可以設置閘極絕緣層502而且可以設置絕緣層503，由此可以降低在閘極電極層511a、511b和導電層533之間產生的寄生電容。
在本實施例中，作為閘極電極層511a及導電層521a使用厚度為30nm的鈦膜，作為閘極電極層511b及導電層521b使用厚度為200nm的銅薄膜。由此，閘極電極層 為鈦膜和銅薄膜的層疊結構。
作為氧化物半導體層512、522，將藉由使用In：Ga：Ti：Zn=1：0.95：0.05：1的靶材的濺射法形成的厚度為25nm的InGaTiZn的氧化物膜。
在電晶體510、電容器520及佈線層交叉部530上形成有層間絕緣膜504，在層間絕緣膜504上的與發光元件540重疊的區域中設置有濾色片層505。在層間絕緣膜504及濾色片層505上設置有用作平坦化絕緣膜的絕緣膜506。
在絕緣膜506上設置有包括依次層疊第一電極層541、電致發光層542、第二電極層543的層疊結構的發光元件540。在到達導電層513a的形成於絕緣膜506及層間絕緣膜504中的開口中，由於第一電極層541與導電層513a接觸，發光元件540與電晶體510電連接。另外，以覆蓋第一電極層541的一部分及上述開口的方式設置有隔壁507。
可以將藉由電漿CVD法形成的厚度為200nm以上且600nm以下的氧氮化矽膜用作層間絕緣膜504。另外，作為絕緣膜506，可以使用厚度為1500nm的感光丙烯酸膜，作為隔壁507，可以使用厚度為1500nm的感光聚醯亞胺膜。
作為濾色片層505，例如可以使用彩色的透光樹脂。作為彩色的透光樹脂，可以使用感光性有機樹脂、非感光性有機樹脂。當使用感光性有機樹脂層時，可以減少光阻 掩罩數量而簡化製程，所以是較佳的。
彩色是指如黑色、灰色和白色等無彩色以外的顏色。濾色片層由只使被著色的彩色光透過的材料形成。至於彩色，可以使用紅色、綠色、藍色等。另外，還可以使用青色(cyan)、洋紅色(magenta)、黃色(yellow)等。只使被著色的彩色的光透過意味著：透過濾色片層的光在其彩色的光的波長中具有峰值。可以根據所包含的著色材料的濃度與光的透過率的關係適當地決定濾色片層的厚度。例如，濾色片層505的厚度可以為1500nm以上且2000nm以下。
在圖7B所示的發光裝置中，作為顯示元件的發光元件4513電連接到設置在像素部4002中的電晶體4010。另外，發光元件4513的結構是第一電極層4030、電致發光層4511、第二電極層4031的疊層結構，但是，不侷限於所示的結構。根據從發光元件4513取出的光的方向等，可以適當地改變發光元件4513的結構。
隔壁4510、507使用有機絕緣材料或無機絕緣材料形成。尤其是，較佳為使用感光樹脂材料，在第一電極層4030、541上形成開口部，並且將該開口部的側壁形成為具有連續曲率的傾斜面。
電致發光層4511、542可以由單層構成，也可以由多個層的疊層構成。
為了防止氧、氫、水分、二氧化碳等侵入到發光元件4513、540中，也可以在第二電極層4031、543及隔壁 4510、507上形成保護膜。作為保護膜，可以形成氮化矽膜、氮氧化矽膜、DLC(Diamond Like Carbon：類金剛石碳)膜等。
另外，為了不使氧、氫、水分、二氧化碳等侵入到發光元件4513、540，也可以藉由蒸鍍法形成覆蓋發光元件4513、540的包含有機化合物的層。
此外，在由第一基板4001、第二基板4006以及密封材料4005密封的空間中設置有填充材料4514並被密封。如此，為了不暴露於外部氣體，較佳為使用氣密性高且脫氣少的保護薄膜(黏合薄膜、紫外線固化樹脂薄膜等)、覆蓋材料進行封裝(封入)。
作為填充材料4514，除了氮或氬等惰性氣體以外，也可以使用紫外線固化樹脂、熱固性樹脂，例如，可以使用PVC(聚氯乙烯)、丙烯酸樹脂、聚醯亞胺、環氧樹脂、矽酮樹脂、PVB(聚乙烯醇縮丁醛)或EVA(乙烯-醋酸乙烯酯)。例如，作為填充材料使用氮，即可。
另外，如果需要，也可以在發光元件的射出表面上適當地設置諸如偏光板、或者圓偏光板(包括橢圓偏光板)、相位差板(λ/4板、λ/2板)、濾色片等光學薄膜。此外，也可以在偏光板或者圓偏光板上設置防反射膜。例如，進行抗眩光處理，該處理可以利用表面的凹凸來擴散反射光降低眩光。
另外，在圖5A至圖7B中，作為第一基板4001、500及第二基板4006，除了玻璃基板以外，也可以使用撓性 的基板。例如，可以使用具有透光性的塑膠基板等。作為塑膠，可以使用FRP(Fiberglass-Reinforced Plastics：玻璃纖維強化塑膠)板、PVF(聚氟乙烯)薄膜、聚酯薄膜或丙烯酸樹脂薄膜。此外，若不需要透光性，則也可以使用鋁或不鏽鋼等的金屬基板(金屬薄膜)。例如，也可以使用具有由PVF薄膜或聚酯薄膜夾住鋁箔的結構的薄片。
在本實施例中，作為絕緣膜4020使用氧化鋁膜。可以藉由濺射法或電漿CVD法形成絕緣膜4020。
在氧化物半導體層上作為絕緣膜4020設置的氧化鋁膜具有高遮斷效果(阻擋效果)，即，不使氫、水分等雜質及氧這兩者透過膜的效果。
因此，氧化鋁膜用作保護膜，而防止在製程中及之後成為變動的主要原因的氫、水分等雜質混入到氧化物半導體層，並防止從氧化物半導體層放出作為構成氧化物半導體的主要成分材料的氧。
另外，作為用作平坦化絕緣膜的絕緣膜4021、506，可以使用丙烯酸樹脂、聚醯亞胺樹脂、苯並環丁烯類樹脂、聚醯胺樹脂、環氧樹脂等具有耐熱性的有機材料。此外，除了上述有機材料以外，也可以使用低介電常數材料(low-k材料)、矽氧烷類樹脂、PSG(磷矽玻璃)、BPSG(硼磷矽玻璃)等。另外，也可以藉由層疊多個由這些材料形成的絕緣膜來形成絕緣膜。
對絕緣膜4021、506的形成法沒有特別的限制，可以 根據其材料利用濺射法、SOG法、旋塗、浸漬、噴塗、液滴噴射法(噴墨法)、印刷法(絲網印刷、膠版印刷等)等方法。
顯示裝置藉由透過來自光源或顯示元件的光來進行顯示。因此，設置在透過光的像素部中的基板、絕緣膜、導電膜等的薄膜全都對可見光的波長區域的光具有透光性。
作為對顯示元件施加電壓的第一電極層及第二電極層(也稱為像素電極層、共用電極層、反電極層等)，可以根據取出光的方向、設置電極層的位置以及電極層的圖案結構選擇透光性、反射性。
作為第一電極層4030、541及第二電極層4031、543，可以使用含有氧化鎢的銦氧化物、含有氧化鎢的銦鋅氧化物、含有氧化鈦的銦氧化物、含有氧化鈦的銦錫氧化物、銦錫氧化物(以下表示為ITO)、銦鋅氧化物、添加了氧化矽的銦錫氧化物、石墨烯等具有透光性的導電材料。
此外，第一電極層4030、541及第二電極層4031、543可以使用鎢(W)、鉬(Mo)、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、鉭(Ta)、鉻(Cr)、鈷(Co)、鎳(Ni)、鈦(Ti)、鉑(Pt)、鋁(Al)、銅(Cu)、銀(Ag)等金屬、其合金或其金屬氮化物中的一種或多種來形成。
在本實施例中，圖6A和6B所示的發光裝置為底部發射型，所以第一電極層541具有透光性，第二電極層 543具有反射性。由此，當作為第一電極層541使用金屬膜時，可以將金屬膜形成得薄以使其具有的透光性，當作為第二電極層543使用具有透光性的導電膜時，可以層疊具有反射性的導電膜。
另外，第一電極層4030、541及第二電極層4031、543可以使用包括導電高分子(也稱為導電聚合體)的導電組成物來形成。作為導電高分子，可使用所謂的π電子共軛類導電高分子。例如，可以舉出：聚苯胺或其衍生物；聚吡咯或其衍生物；聚噻吩或其衍生物；或者由苯胺、吡咯和噻吩中的兩種以上而成的共聚物或其衍生物等。
另外，由於電晶體容易被靜電等破壞，所以較佳為設置用來保護驅動電路的保護電路。保護電路較佳為使用非線性元件構成。
如上所述，藉由應用實施例5或實施例6或實施例7所示的電晶體，可以提供具有各種各樣的功能的半導體裝置。
本實施例所示的結構、方法等可以與其他本實施例所示的結構、方法等適當地組合而實施。
實施例9
在本實施例中，參照圖式對本說明書所示的電晶體的半導體裝置的一個例子進行說明。該半導體裝置使用電晶體，即使在沒有電力供應的情況下也能夠保持儲存資料， 並且對寫入次數也沒有限制。
圖8A示出半導體裝置的電路結構的一個例子，圖8B是示出半導體裝置的一個例子的示意圖。首先對圖8A所示的半導體裝置進行說明，接著對圖8B所示的半導體裝置進行說明。
在圖8A所示的半導體裝置中，位元線BL與電晶體162的源極電極或汲極電極電連接，字線WL與電晶體162的閘極電極電連接，並且電晶體162的源極電極或汲極電極與電容器254的第一端子電連接。
接著，說明對圖8A所示的半導體裝置(記憶單元250)進行資訊的寫入及保持的情況。
首先，藉由將字線WL的電位設定為使電晶體162成為導通狀態的電位，來使電晶體162成為導通狀態。由此，將位元線BL的電位施加到電容器254的第一端子(寫入)。然後，藉由將字線WL的電位設定為使電晶體162成為截止狀態的電位，來使電晶體162成為截止狀態，由此儲存電容器254的第一端子的電位(保持)。
雖然根據使用的材料不同而有所變化，但是使用氧化物半導體的電晶體162的截止電流極小。由此，當使用截止電流極小的氧化物半導體材料時，藉由使電晶體162成為截止狀態，能夠極長期儲存電容器254的第一端子的電位(或累積在電容器254中的電荷)。
接著，對資訊的讀出進行說明。當電晶體162成為導通狀態時，處於浮動狀態的位元線BL與電容器254導 通，於是，在位元線BL與電容器254之間電荷被再次分配。其結果，位元線BL的電位發生變化。位元線BL的電位的變化量根據電容器254的第一端子的電位(或累積在電容器254中的電荷)而不同。
例如，當以V表示電容器254的第一端子的電位，以C表示電容器254的容量，以CB表示位元線BL所具有的電容成分(以下也稱為位元線電容)，並且以VB0表示電荷被再次分配之前的位元線BL的電位時，電荷被再次分配之後的位元線BL的電位成為(CB×VB0+C×V)/(CB+C)。因此，作為記憶單元250的狀態，當電容器254的第一端子的電位為V1和V0(V1>V0)的兩個狀態時，保持電位V1時的位元線BL的電位(=CB×VB0+C×V1)/(CB+C))高於保持電位V0時的位元線BL的電位(=CB×VB0+C×V0)/(CB+C))。
並且，藉由比較位元線BL的電位與指定的電位，可以讀出資訊。
如此，當圖8A所示的半導體裝置將電晶體162的截止電流極小的氧化物半導體材料用於電晶體162的通道形成區時，可以長期保持累積在電容器254中的電荷。換言之，因為不需要進行更新工作，或者，可以使更新工作的頻率極低，所以可以充分降低耗電量。另外，即使在沒有電力供給的情況下也可以長期保持儲存資料。
接著對圖8B所示的半導體裝置進行說明。
圖8B所示的半導體裝置在其上部作為儲存電路具有 記憶單元陣列251a及251b，該記憶單元陣列251a及251b具有多個圖8A所示的記憶單元250。此外，圖8B所示的半導體裝置在其下部具有用來使記憶單元陣列251(記憶單元陣列251a及251b)工作的週邊電路253。另外，週邊電路253與記憶單元陣列251電連接。
藉由採用圖8B所示的結構，可以將週邊電路253設置在記憶單元陣列251(記憶單元陣列251a及251b)的正下方，從而可以實現半導體裝置的小型化。
作為設置在週邊電路253中的電晶體，更佳地使用與電晶體162不同的半導體材料。例如，可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，較佳為使用單晶半導體。另外，還可以使用有機半導體材料。使用這種半導體材料的電晶體能夠進行充分的高速工作。因此，藉由利用該電晶體，能夠順利實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
另外，圖8B所示的半導體裝置例示出層疊有兩個記憶單元陣列(記憶單元陣列251a、記憶單元陣列251b)的結構，但是所層疊的記憶單元的個數不侷限於此。也可以採用層疊有三個以上的記憶單元的結構。
接著，參照圖9A和9B對圖8A所示的記憶單元250的具體結構進行說明。
圖9A和9B示出記憶單元250的結構的一個例子。圖9A是示出記憶單元250的剖面圖，圖9B是示出記憶單元250的平面圖。在此，圖9A相當於沿著圖9B的F1- F2及G1-G2的剖面。
圖9A及9B所示的電晶體162可以採用與實施例1所示的電晶體420相同的結構。
在電晶體162上設置有單層或疊層的絕緣膜256。另外，在電晶體162中的與電極層142a重疊的區域隔著絕緣膜256設置有導電層262，並由電極層142a、絕緣層135、絕緣膜256、導電層262構成電容器254。換言之，電晶體162的電極層142a用作電容器254的一個的電極，導電層262用作電容器254的另一個的電極。
在電晶體162及電容器254上設置有絕緣膜258。並且，在絕緣膜258上設置有用來連接記憶單元250與相鄰的記憶單元250的佈線260。雖然未圖示，但是佈線260藉由形成在絕緣膜256及絕緣膜258等中的開口，與電晶體162的電極層142a電連接。但是，也可以在開口中設置其他導電層，並藉由該其他導電層電連接使佈線260與電極層142a電連接。另外，佈線260相當於圖8A的電路圖中的位元線BL。
在圖9A及9B中，電晶體162的電極層142b也可以用作包括在相鄰的記憶單元中的電晶體的源極電極。
藉由採用圖9A所示的平面佈局，可以減小半導體裝置的佔有面積，從而可以實現高集體化。
如上所述，在上部層疊形成的多個記憶單元由使用氧化物半導體的電晶體形成。由於使用氧化物半導體的電晶體的截止電流小，因此藉由使用這種電晶體，能夠長期保 持儲存資料。換言之，可以使更新工作的頻率極低，所以可以充分降低耗電量。
如上所述，藉由將利用使用氧化物半導體以外的材料的電晶體(換言之，能夠進行充分高速的工作的電晶體)的週邊電路以及利用使用氧化物半導體的電晶體(作更廣義解釋，其截止電流足夠小的電晶體)的儲存電路設置為一體，能夠實現具有新穎特徵的半導體裝置。另外，藉由採用週邊電路和儲存電路的疊層結構，可以實現半導體裝置的集體化。
可以提供如上所述實現了微型化及高集體化且被賦予高電特性的半導體裝置以及該半導體裝置的製造方法。
本實施例可以與其他實施例所記載的結構適當地組合而實施。
實施例10
本說明書所公開的半導體裝置可以應用於各種電子裝置(也包括遊戲機)。作為電子裝置，可以舉出電視機(也稱為電視或電視接收機)、用於電腦等的監視器、數位相機或數位攝像機等影像拍攝裝置、數位相框、行動電話機、可攜式遊戲機、可攜式資訊終端、音頻再生裝置、遊戲機(彈珠機或投幣機(slot machine)等)、外殼遊戲機。圖10A至10C示出上述電子裝置的具體例子。
圖10A示出具有顯示部的桌子9000。在桌子9000中，外殼9001組裝有顯示部9003，利用顯示部9003可 以顯示影像。另外，示出利用四個腿部9002支撐外殼9001的結構。另外，外殼9001具有用於供應電力的電源供應線9005。
實施例1至8中的任一實施例所示的半導體裝置都可以用於顯示部9003，可以使電子裝置具有高可靠性。
顯示部9003具有觸屏輸入功能，而藉由用手指等接觸顯示於桌子9000的顯示部9003中的顯示按鈕9004來可以進行屏面操作或資訊輸入，並且顯示部9003也可以用作如下控制裝置，即藉由使其具有能夠與其他家電產品進行通訊的功能或能夠控制其他家電產品的功能，而藉由屏面操作控制其他家電產品。例如，藉由使用實施例3所示的具有影像感測器功能的半導體裝置，可以使顯示部9003具有觸屏輸入功能。
另外，利用設置於外殼9001的鉸鏈也可以將顯示部9003的屏面以與地板垂直的方式立起來，從而也可以將桌子用作電視機。雖然在小房間裏設置大屏面的電視機會使自由使用的空間變小，但是若桌子安裝有顯示部則可以有效地利用房間的空間。
圖10B示出電視機9100。在電視機9100中，外殼9101組裝有顯示部9103，利用顯示部9103可以顯示影像。注意，在此示出利用支架9105支撐外殼9101的結構。
可以藉由利用外殼9101所具備的操作開關、另外提供的遙控器9110進行電視機9100的操作。藉由利用遙控 器9110所具備的操作鍵9109，可以進行頻道及音量的操作，並可以對在顯示部9103上顯示的影像進行操作。另外，也可以採用在遙控器9110中設置顯示從該遙控器9110輸出的資訊的顯示部9107的結構。
圖10B所示的電視機9100具備接收機及數據機等。電視機9100可以藉由利用接收機，接收一般的電視廣播。再者，藉由數據機連接到有線或無線方式的通信網路，也可以進行單向(從發送者到接收者)或雙向(在發送者和接收者之間或在接收者之間等)的資訊通信。
實施例1至8中的任何實施例所示的半導體裝置可以用於顯示部9103、9107，可以使電視機及遙控器具有高可靠性。
圖10C示出電腦，該電腦包括主體9201、外殼9202、顯示部9203、鍵盤9204、外部連接埠9205、指向裝置9206等。該電腦藉由將利用本發明的一個方式製造的半導體裝置用於顯示部9203來製造。藉由使用上述實施例所示的半導體裝置，可以製造可靠性高的電腦。
圖11A及11B是能夠進行折疊的平板終端。圖11A是打開的狀態，並且平板終端包括外殼9630、顯示部9631a、顯示部9631b、顯示模式切換開關9034、電源開關9035、省電模式切換開關9036、扣件9033以及操作開關9038。
在圖11A及11B所示的可攜式設備中，作為用來暫時儲存影像資料的記憶體使用SRAM或DRAM。例如，可 以將實施例9所說明的半導體裝置用作記憶體。藉由將上述實施例所說明的半導體裝置用於記憶體，能夠以高速進行資訊的寫入和讀出，能夠長期保持儲存資料，還能夠充分降低耗電量。
實施例1至8中任一實施例所示的半導體裝置都可以用於顯示部9631a、顯示部9631b，由此可以製造高可靠性的平板終端。
另外，在顯示部9631a中，可以將其一部分用作觸控面板的區域9632a，並且可以藉由按觸所顯示的操作鍵9638來輸入資料。此外，作為一個例子，示出顯示部9631a的一半隻具有顯示的功能，而另一半具有觸控面板的功能的結構，但是不侷限於該結構。也可以採用顯示部9631a的整個區域具有觸控面板的功能的結構。例如，可以使顯示部9631a的整個面顯示鍵盤按鈕來將其用作觸控面板，並且將顯示部9631b用作顯示畫面。
此外，在顯示部9631b中與顯示部9631a同樣也可以將其一部分用作觸控面板的區域9632b。此外，藉由使用手指或觸控筆等按觸觸控面板上的顯示鍵盤顯示切換按鈕9639的位置，可以在顯示部9631b上顯示鍵盤按鈕。
此外，也可以對觸控面板的區域9632a和觸控面板的區域9632b同時進行觸摸輸入。
另外，顯示模式切換開關9034能夠切換肖像模式和橫向模式等顯示的方向並選擇黑白顯示或彩色顯示等的切換。根據藉由平板終端所內置的光感測器檢測到的使用時 的外光的光量，省電模式切換開關9036可以使顯示的亮度設定為最適合的亮度。平板終端除了光感測器以外還可以內置陀螺儀和加速度感測器等檢測傾斜度的感測器等的其他檢測裝置。
此外，圖11A示出顯示部9631b的顯示面積與顯示部9631a的顯示面積相同的例子，但是不侷限於此，既可以使一個的尺寸和另一個的尺寸不同又可以使它們的顯示品質有差異。例如顯示部9631a和顯示部9631b中的一個與另一個相比可以進行高精細的顯示。
圖11B是合上的狀態，並且平板終端包括外殼9630、太陽能電池9633、充放電控制電路9634、電池9635以及DCDC轉換器9636。此外，在圖11B中，作為充放電控制電路9634的一個例子示出具有電池9635和DCDC轉換器9636的結構。
此外，平板終端能夠進行折疊，因此不使用時可以合上外殼9630。因此，可以保護顯示部9631a和顯示部9631b，而可以提供一種具有良好的耐久性且從長期使用的觀點來看具有良好的可靠性的平板終端。
此外，圖11A及11B所示的平板終端還可以具有如下功能：顯示各種各樣的資訊(靜態影像、動態影像、文字影像等)；將日曆、日期或時刻等顯示在顯示部上；對顯示在顯示部上的資訊進行操作或編輯的觸摸輸入；藉由各種各樣的軟體(程式)控制處理等。
藉由利用安裝在平板終端的表面上的太陽能電池 9633，可以將電力供應到觸控面板、顯示部或影像信號處理部等。注意，為了對電池9635高效地充電，太陽能電池9633設置在外殼9630的第一面或第二面的結構是較佳的。另外，當作為電池9635使用鋰離子電池時，有可以實現小型化等的優點。
另外，參照圖11C所示的方塊圖對圖11B所示的充放電控制電路9634的結構和工作進行說明。圖11C示出太陽能電池9633、電池9635、DCDC轉換器9636、轉換器9637、開關SW1至開關SW3以及顯示部9631，電池9635、DCDC轉換器9636、轉換器9637、開關SW1至開關SW3對應圖11B所示的充放電控制電路9634。
首先，說明在利用外光使太陽能電池9633發電時的工作的例子。使用DCDC轉換器9636對太陽能電池所產生的電力進行升壓或降壓以使它成為用來對電池9635進行充電的電壓。並且，當利用來自太陽能電池9633的電力使顯示部9631工作時使開關SW1導通，並且，利用轉換器9637將其升壓或降壓到顯示部9631所需要的電壓。 另外，當不進行顯示部9631中的顯示時，可以採用使開關SW1截止且使開關SW2導通來對電池9635進行充電的結構。
注意，作為發電單元的一個例子示出太陽能電池9633，但是不侷限於此，也可以使用壓電元件(piezoelectric element)或熱電轉換元件(珀耳帖元件(Peltier element))等其他發電單元進行電池9635的充 電。例如，也可以使用以無線(不接觸)的方式能夠收發電力來進行充電的無線電力傳輸模組或組合其他充電方法進行充電。
本實施例所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合來使用。
實施例11
在本實施例中，根據圖12A所示的結晶結構進行計算。圖12A所示的結晶結構是IGZO(111)，製造將一部分的Ga置換為Ti的模型，即InGaXTiYZnO4(Y=1-X、Y<X)的模型，並對Ti俘獲過剩的氧的能力進行計算。注意，將過剩的氧配置在Ga或Ti的附近進行計算。另外，IGZO(111)是指In：Ga：Zn=1：1：1的氧化物材料。
當以InGaXTiYZnO4表示將圖12A中的四個Ga中的一個置換為Ti的模型時，X=0.75、Y=0.25。
為了評價InGaXTiYZnO4對過剩的氧的俘獲能力，對當過剩的氧被俘獲時的能量的變化量EOint進行計算。注意，EOint=E(InGaXTiYZnO4)+E(O2)/2-E(InGaXTiYZnO4+O)。為了進行比較，還對不添加Ti的IGZO進行計算。
使用第一原理計算軟體“CASTEP”在如下計算條件下進行計算：原子數為28原子；基底函數為平面波；泛函為GGA/PBE；截止能量為300eV；取樣k點為4×3×2。 圖12B示出注入過剩的氧之後的結構最優化之後的結構。
另外，不添加Ti的IGZO的EOint為-1.98eV，添加有Ti(X=0.75、Y=0.25)的InGaXTiYZnO4的EOint為-0.5eV。
由此可知，當添加Ti時EOint變為小而過剩的氧容易被俘獲。其原因之一是Ti元素比Ga元素多一個鍵。
接著，在上述具有過剩的氧的結構即圖12B中，計算當產生氧缺損時是否可以填補氧缺損。作為計算，對如下結構進行結構最優化。該結構是藉由對圖12B的結構去掉一個與三個In原子及一個Ti原子接合的氧而得到的結構。圖13B示出剛去掉一個氧之後的結構，圖13C示出此後的結構最優化之後的結構。
由上述計算可知：圖13B所示的具有過剩的氧的InGaXTiYZnO4(X=0.75)當其中存在氧缺損時氧以填氧缺損的方式進行移動，而成為圖13C所示的穩定的結構。
實施例12
在本實施例中，藉由古典分子動力學計算算出InGaXTiYZnO4(X=0.75、Y=0.25)中的X為多大時InGaXTiYZnO4變為非晶狀態。
首先，製造將由1680個原子構成的IGZO(111)的單晶結構和由1680個原子構成的IGZO(111)中的一部分的Ga置換為Ti並將過剩的氧配置在Ti的附近的結構。在此，製造Ti為0.59atom%(Y=0.041)的模型(圖 14)和Ti為1.77atom%(Y=0.125)的模型(圖16)。注意，在本實施方式中，atom%表示在所有原子數中所占的比率。例如，當Ti為1.77atom%時，表示Ti在包括Ti的IGZO的所有原子數中所占的比率。
接著，在2000K、1atm的條件下，藉由50psec的古典分子動力學計算進行結構弛豫。算出上述結構的徑向分佈函數g(r)。
在此，徑向分佈函數g(r)是指表示在從某個原子離著距離r的位置上存在其他原子的概率密度的函數。隨著原子之間的相關性減弱，g(r)逐漸接近於1。
圖15是對Ti為0.59atom%(Y=0.041)的模型進行50psec的古典分子動力學計算而得到的最終結構。Ti為0.59atom%(Y=0.041)的模型穩定，在圖15所示的最終結構中也保持結晶結構。圖18示出圖15所示的結構模型的徑向分佈函數g(r)。在圖18中記載為IGZO(111)_Ti(0.59atom%)，其是指將Ga中的一部分置換為Ti並將Ti設定為0.59atom%的模型，具體的組成為In：Ga：Ti：Zn=1：0.959：0.041：1。
IGZO(111)的單晶模型和InGaXTiYZnO4的結構模型(0.59atom%、Y=0.041)在長距離也具有峰值且長程有序，所以可知它們處於結晶狀態。
另一方面，圖17是對Ti為1.77atom%(Y=0.125)的模型進行50psec的古典分子動力學計算而得到的最終結構。Ti為1.77atom%(Y=0.125)的模型不穩定，隨著 時間的推移結晶結構破壞，而變為圖17所示的非晶狀態。圖19示出圖17所示的結構模型的徑向分佈函數g(r)。圖19中記載為IGZO(111)_Ti(1.77atom%)的模型表示將Ga中的一部分置換為Ti並將Ti設定為1.77atom%的模型，具體的組成為In：Ga：Ti：Zn=1：0.857：0.125：1。1.77atom%(Y=0.125)的模型在0.6nm附近觀察不到峰值且無長程有序，所以可知它處於非晶狀態。
從上述結果可知，Y的數值決定包含Ti的模型為結晶結構還是非晶結構。當作為電晶體的半導體層使用具有結晶結構的氧化物半導體時，可以適當地調節X的數值。另外，根據X的數值非晶結構即便無長程有序也可以具有短程有序。
實施例13
在本實施例中，實際使用Ti含量不同的三種濺射靶材製造頂閘極型電晶體的多個樣本，並對其電特性進行測定。
以下，示出樣本的製造程式。
首先，利用濺射法在玻璃基板上形成厚度為300nm的氧化矽膜，並藉由CMP處理進行平坦化處理。接著，形成氧化物半導體膜。
使用構成濺射靶材的四種金屬的比例為In：Ga：Ti：Zn=3：0.99：0.01：2的第一濺射靶材製造樣本1， 使用In：Ga：Ti：Zn=3：0.8：0.2：2的第二濺射靶材製造樣本2。樣本1是以InGaXTiYZnZ類(X=0.33、Y=0.003、Z=0.67)表示的氧化物材料。另外，樣本2是以InGaXTiYZnZ類(X=0.27、Y=0.07、Z=0.67)表示的氧化物材料。其膜厚分別為15nm。只使用氧氣體進行濺射，並將基板溫度設定為室溫。
另外，作為比較例(樣本3)，使用In：Ga：Ti：Zn=3：0.999：0.001：2的第三濺射靶材形成氧化物半導體膜。樣本3是以InGaXTiYZnZ類(X=0.333、Y=0.0003、Z=0.67)表示的氧化物材料。除了靶材不一樣以外，比較例都採用相同的製造條件。
接著，在對氧化物半導體膜進行構圖之後，形成用作源極電極層或汲極電極層的金屬膜(厚度為100nm的鎢膜)。
接著，在對金屬膜進行構圖形成源極電極層或汲極電極層之後，形成閘極絕緣膜。作為閘極絕緣膜，藉由電漿CVD法形成厚度為30nm的氧化矽膜。
接著，作為用作閘極電極的金屬膜，藉由濺射法在厚度為30nm的氮化鉭膜上形成厚度為200nm的鎢膜。對上述疊層的金屬膜進行構圖形成閘極電極。
接著，藉由濺射法形成厚度為70nm的氧化鋁膜，並在其上藉由電漿CVD法形成厚度為460nm的氧化矽膜而形成第一層間絕緣膜。然後，形成到達源極電極層或汲極電極層的佈線(厚度為50nm的鈦膜、厚度為100nm的鋁 膜、厚度為50nm的鈦膜的三層疊層)，在上述佈線形成用作第二層間絕緣膜的厚度為1.5μm的聚醯亞胺膜。然後，在大氣氛圍下以300℃進行1小時的加熱處理，製造各樣本。
圖20A示出藉由上述製程獲得的樣本1的電晶體的電特性，圖20B示出樣本2的電晶體的電特性。為了測定電晶體的初期特性，將基板溫度設定為室溫(25℃)，將源極-汲極之間的電壓(下面，稱為汲極電壓或Vd)設定為3V，來測定使源極-閘極之間的電壓(下面，稱為閘極電壓或Vg)從-6V變化到+6V時的源極-汲極電流(下面，稱為汲極電流或Id)的變化特性，即Vg-Id特性。比較圖20A與圖20B可知，在Ti含量多的樣本2中電晶體的閾值接近於0V。另外，樣本2的電晶體的閾值大約為-0.7V。樣本1的電晶體的閾值大約為-3V。
另外，圖21示出比較例的樣本3的電晶體的電特性。Ti含量少的樣本3的電晶體的閾值大約為-5.6V。
從圖20A和20B及圖21的結果可知，Ti含量多的電晶體的閾值接近於0V，另外，Ti含量多的電晶體的電特性的偏差減少。
將各電晶體的尺寸設定為通道寬度W=10μm、通道長度L=0.45μm。另外，閘極電極與源極電極層重疊的距離(通道長度方向的長度)為1μm，閘極電極與汲極電極層重疊的距離(通道長度方向的長度)為1μm。
另外，雖然在此未圖示，藉由只改變通道長度L而分 別製造了通道長度L=0.65μm、1μm、10μm的樣本並測定相同的電特性。通道長度L越大，樣本的電晶體的閾值越接近於0V。當通道長度L=10μm時，使用與樣本1相同的靶材的樣本中的電晶體的閾值大約為-0.15V。
同樣地，在比較例中，通道長度L越大，使用與樣本3相同的靶材的樣本的電晶體的閾值越接近於0V。當通道長度L=10μm時，使用與樣本3相同的靶材的樣本中的電晶體的閾值大約為-0.6V。
在本實施例中，確認到使用以InGaXTiYZnZ類(0<X1，0<Y<1，Y<X且0<Z)表示的氧化物材料可以製造短通道長度(L=0.45μm)的電晶體。另外，可以藉由適當地調節以InGaTiZn類表示的氧化物材料中的Ti含量來控制電晶體的閾值。
135‧‧‧絕緣層
142a‧‧‧電極層
142b‧‧‧電極層
162‧‧‧電晶體
250‧‧‧記憶單元
251‧‧‧記憶單元陣列
251a‧‧‧記憶單元陣列
251b‧‧‧記憶單元陣列
253‧‧‧週邊電路
254‧‧‧電容器
256‧‧‧絕緣膜
258‧‧‧絕緣膜
260‧‧‧佈線
262‧‧‧導電層
400‧‧‧基板
401‧‧‧閘極電極層
402‧‧‧閘極絕緣層
403‧‧‧氧化物半導體層
403a‧‧‧低電阻區
403b‧‧‧低電阻區
403c‧‧‧通道形成區
405a‧‧‧源極電極層
405b‧‧‧汲極電極層
406‧‧‧絕緣層
407‧‧‧絕緣層
412a‧‧‧側壁絕緣層
412b‧‧‧側壁絕緣層
413‧‧‧絕緣層
414‧‧‧絕緣層
415‧‧‧絕緣層
420‧‧‧電晶體
421‧‧‧電晶體
422‧‧‧電晶體
423‧‧‧電晶體
424‧‧‧電晶體
425‧‧‧電晶體
426‧‧‧電晶體
435a‧‧‧開口
435b‧‧‧開口
436‧‧‧基底絕緣層
465a‧‧‧源極佈線層
465b‧‧‧汲極佈線層
500‧‧‧基板
501‧‧‧絕緣膜
502‧‧‧閘極絕緣層
503‧‧‧絕緣層
504‧‧‧層間絕緣膜
505‧‧‧濾色片層
506‧‧‧絕緣膜
507‧‧‧隔壁
510‧‧‧電晶體
511a‧‧‧閘極電極層
511b‧‧‧閘極電極層
512‧‧‧氧化物半導體層
513a‧‧‧導電層
513b‧‧‧導電層
520‧‧‧電容器
521a‧‧‧導電層
521b‧‧‧導電層
522‧‧‧氧化物半導體層
523‧‧‧導電層
530‧‧‧佈線層交叉部
533‧‧‧導電層
540‧‧‧發光元件
541‧‧‧電極層
542‧‧‧電致發光層
543‧‧‧電極層
4001‧‧‧基板
4002‧‧‧像素部
4003‧‧‧信號線驅動電路
4004‧‧‧掃描線驅動電路
4005‧‧‧密封材料
4006‧‧‧基板
4008‧‧‧液晶層
4010‧‧‧電晶體
4011‧‧‧電晶體
4013‧‧‧液晶元件
4015‧‧‧連接端子電極
4016‧‧‧端子電極
4018‧‧‧FPC
4019‧‧‧各向異性導電膜
4020‧‧‧絕緣膜
4021‧‧‧絕緣膜
4023‧‧‧絕緣膜
4024‧‧‧絕緣膜
4030‧‧‧電極層
4031‧‧‧電極層
4032‧‧‧絕緣膜
4033‧‧‧絕緣膜
4035‧‧‧間隔物
4510‧‧‧隔壁
4511‧‧‧電致發光層
4513‧‧‧發光元件
4514‧‧‧填充材料
9000‧‧‧桌子
9001‧‧‧外殼
9002‧‧‧腿部
9003‧‧‧顯示部
9004‧‧‧顯示按鈕
9005‧‧‧電源供應線
9033‧‧‧扣件
9034‧‧‧開關
9035‧‧‧電源開關
9036‧‧‧開關
9038‧‧‧操作開關
9100‧‧‧電視機
9101‧‧‧外殼
9103‧‧‧顯示部
9105‧‧‧支架
9107‧‧‧顯示部
9109‧‧‧操作鍵
9110‧‧‧遙控器
9201‧‧‧主體
9202‧‧‧外殼
9203‧‧‧顯示部
9204‧‧‧鍵盤
9205‧‧‧外部連接埠
9206‧‧‧指向裝置
9630‧‧‧外殼
9631‧‧‧顯示部
9631a‧‧‧顯示部
9631b‧‧‧顯示部
9632a‧‧‧區域
9632b‧‧‧區域
9633‧‧‧太陽能電池
9634‧‧‧充放電控制電路
9635‧‧‧電池
9636‧‧‧DCDC轉換器
9637‧‧‧轉換器
9638‧‧‧操作鍵
9639‧‧‧按鈕
在圖式中：圖1A至1D是示出本發明的一實施例的平面圖及剖面圖；圖2A至2D是示出本發明的一實施例的平面圖及剖面圖；圖3A至3E是示出本發明的一實施例的平面圖及剖面圖；圖4A至4C是示出本發明的一實施例的平面圖及剖面圖； 圖5A至5C是說明半導體裝置的一實施例的平面圖；圖6A和6B是說明半導體裝置的一實施例的平面圖及剖面圖；圖7A和7B是示出半導體裝置的一實施例的剖面圖；圖8A和8B是示出半導體裝置的一實施例的電路圖及透視圖；圖9A和9B是示出半導體裝置的一實施例的剖面圖及平面圖；圖10A至10C是示出電子裝置的圖；圖11A至11C是示出電子裝置的圖；圖12A是注入過剩的氧之前的結晶結構的模型，12B是剛注入完過剩的氧之後的結構模型；圖13A是注入過剩的氧之後的結晶結構的模型，13B是剛去掉一個氧之後的結構模型圖，13C是此後的結構最佳化之後的結晶結構的模型圖；圖14是Ti為0.59atom%的模型；圖15是對Ti為0.59atom%的模型進行50psec的古典分子動力學模擬實驗而得到的最終結構；圖16是Ti為1.77atom%的模型；圖17是對Ti為1.77atom%的模型進行50psec的古典分子動力學模擬實驗而得到的最終結構；圖18示出圖15所示的結構模型的徑向分佈函數 g(r)；圖19示出圖17所示的結構模型的徑向分佈函數g(r)；圖20A和20B是示出電晶體特性的圖表；圖21是示出比較例的圖表。
400‧‧‧基板
401‧‧‧閘極電極層
402‧‧‧閘極絕緣層
403‧‧‧氧化物半導體層
403a‧‧‧低電阻區
403b‧‧‧低電阻區
403c‧‧‧通道形成區
405a‧‧‧源極電極層
405b‧‧‧汲極電極層
406‧‧‧絕緣層
407‧‧‧絕緣層
420‧‧‧電晶體
436‧‧‧基底絕緣層

Claims (12)

  1. 一種半導體裝置，包括：氧化物半導體層；在該氧化物半導體層之上的閘極絕緣層；在該閘極絕緣層之上的閘極電極層；覆蓋該閘極電極層之側面的側壁絕緣層；以及在該側壁絕緣層之側面、該閘極絕緣層之上表面和該閘極電極之上表面之上且接觸的絕緣層，其中，該氧化物半導體層包括包含In、M1、M2、Zn的氧化物材料，該M1為元素週期表中第13族的元素，且該M2為一元素其含量少於該M1的含量，以及其中，該M2係選自於由鈦、鋯、鉿、鍺、錫所組成之群組之一者。
  2. 一種半導體裝置，包括：氧化物半導體層；在該氧化物半導體層之上的閘極絕緣層；在該閘極絕緣層之上的閘極電極層；在該閘極電極層之上的絕緣層；以及覆蓋該閘極電極層之側面和該絕緣層之側面的側壁絕緣層，其中，該氧化物半導體層包括包含In、M1、M2、Zn的氧化物材料，該M1為元素週期表中第13族的元素，且該M2為一元素其含量少於該M1的含量，以及其中，該M2係選自於由鈦、鋯、鉿、鍺、錫所組成 之群組之一者。
  3. 根據申請專利範圍第1或2項之半導體裝置，其中該M1為鎵。
  4. 根據申請專利範圍第1或2項之半導體裝置，其中該M2為鈦。
  5. 根據申請專利範圍第1或2項之半導體裝置，其中該M2的含量是該M1的含量的1%以上且低於50%。
  6. 根據申請專利範圍第1項之半導體裝置，更包括：在該氧化物半導體層之下的基底絕緣層；以及在該閘極絕緣層與該基底絕緣層之間的源極電極層和汲極電極層，該源極電極層和該汲極電極層與該氧化物半導體層接觸，其中，該氧化物半導體層包括第一區、第二區和在該第一區與該第二區之間的通道形成區，其中，該第一區和該第二區的每一者之電阻低於該通道形成區之電阻。
  7. 根據申請專利範圍第6項之半導體裝置，其中，該第一區和該第二區與該側壁絕緣層重疊。
  8. 根據申請專利範圍第1項之半導體裝置，更包括：與該氧化物半導體層接觸的源極電極層和汲極電極層；通過複數個形成在該閘極絕緣層內之開口而接觸該源極電極層的源極佈線層；以及通過複數個形成在該閘極絕緣層內之開口而接觸該汲 極電極層的汲極佈線層。
  9. 根據申請專利範圍第8項之半導體裝置，其中，該氧化物半導體層在垂直於通道長度方向之方向的寬度大於該源極佈線層或該汲極佈線層在垂直於該通道長度方向之該方向的寬度。
  10. 根據申請專利範圍第2項之半導體裝置，更包括與該氧化物半導體層接觸的源極電極層和汲極電極層，其中，該氧化物半導體層在垂直於通道長度方向之方向的寬度小於該源極電極層或該汲極電極層在垂直於該通道長度方向之該方向的寬度。
  11. 根據申請專利範圍第2項之半導體裝置，其中，該氧化物半導體層包括第一區、第二區和在該第一區與該第二區之間的通道形成區，其中，該第一區和該第二區的每一者之電阻低於該通道形成區之電阻，以及其中，該第一區和該第二區與該側壁絕緣層重疊。
  12. 根據申請專利範圍第11項之半導體裝置，更包括與該氧化物半導體層接觸的源極電極層和汲極電極層，其中，該源極電極層和該汲極電極層在該第一區和該第二區之上且接觸該第一區和該第二區，且該源極電極層和該汲極電極層接觸該側壁絕緣層之側面。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9076871B2 (en) 2011-11-30 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8956929B2 (en) 2011-11-30 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9099560B2 (en) 2012-01-20 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20140125181A (ko) * 2013-04-18 2014-10-28 삼성디스플레이 주식회사 평판표시장치용 백플레인 및 그의 제조방법
US9577110B2 (en) 2013-12-27 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including an oxide semiconductor and the display device including the semiconductor device
US20150329371A1 (en) * 2014-05-13 2015-11-19 Semiconductor Energy Laboratory Co., Ltd. Oxide, semiconductor device, module, and electronic device
JP6527416B2 (ja) 2014-07-29 2019-06-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9837547B2 (en) * 2015-05-22 2017-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide conductor and display device including the semiconductor device
KR102434053B1 (ko) * 2015-11-16 2022-08-19 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US10170635B2 (en) 2015-12-09 2019-01-01 Ricoh Company, Ltd. Semiconductor device, display device, display apparatus, and system
TW201813095A (zh) * 2016-07-11 2018-04-01 半導體能源硏究所股份有限公司 半導體裝置
US10147681B2 (en) * 2016-12-09 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN111373514A (zh) * 2017-11-20 2020-07-03 株式会社爱发科 氧化物半导体薄膜
CN110911382B (zh) * 2018-09-14 2021-06-25 群创光电股份有限公司 天线装置
US20210335873A1 (en) * 2020-04-28 2021-10-28 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Photoelectric conversion device, manufacturing method thereof, and display device

Family Cites Families (135)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004134454A (ja) 2002-10-08 2004-04-30 Toyota Central Res & Dev Lab Inc 熱電変換材料及びその製造方法
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7242039B2 (en) 2004-03-12 2007-07-10 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4315074B2 (ja) * 2004-07-15 2009-08-19 セイコーエプソン株式会社 半導体装置用基板及びその製造方法、電気光学装置用基板、電気光学装置並びに電子機器
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
WO2008117739A1 (ja) 2007-03-23 2008-10-02 Idemitsu Kosan Co., Ltd. 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
JP5512931B2 (ja) 2007-03-26 2014-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR20090002841A (ko) 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR101349676B1 (ko) 2008-02-26 2014-01-10 삼성코닝정밀소재 주식회사 산화인듐아연계 스퍼터링 타겟 및 그 제조 방법
CN102105619B (zh) 2008-06-06 2014-01-22 出光兴产株式会社 氧化物薄膜用溅射靶及其制造方法
JP5123768B2 (ja) 2008-07-10 2013-01-23 富士フイルム株式会社 金属酸化物膜とその製造方法、及び半導体装置
KR101516050B1 (ko) * 2008-08-27 2015-05-04 이데미쓰 고산 가부시키가이샤 전계 효과형 트랜지스터, 그의 제조 방법 및 스퍼터링 타겟
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
EP2172977A1 (en) 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI501319B (zh) 2008-12-26 2015-09-21 Semiconductor Energy Lab 半導體裝置及其製造方法
KR101671210B1 (ko) 2009-03-06 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102416978B1 (ko) * 2009-07-10 2022-07-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US20120184066A1 (en) 2009-09-30 2012-07-19 Idemitsu Kosan Co., Ltd. SINTERED In-Ga-Zn-O-TYPE OXIDE
SG178895A1 (en) * 2009-10-30 2012-04-27 Semiconductor Energy Lab Semiconductor device
JP5690063B2 (ja) * 2009-11-18 2015-03-25 出光興産株式会社 Ｉｎ−Ｇａ−Ｚｎ系酸化物焼結体スパッタリングターゲット及び薄膜トランジスタ
WO2011074407A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101675113B1 (ko) * 2010-01-08 2016-11-11 삼성전자주식회사 트랜지스터 및 그 제조방법
JP2012124446A (ja) 2010-04-07 2012-06-28 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
US9349325B2 (en) 2010-04-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
JP5917035B2 (ja) * 2010-07-26 2016-05-11 株式会社半導体エネルギー研究所 半導体装置
US8792284B2 (en) * 2010-08-06 2014-07-29 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor memory device
JP2012256819A (ja) * 2010-09-08 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置
KR101425064B1 (ko) * 2011-06-09 2014-08-01 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
JP6005401B2 (ja) * 2011-06-10 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI575751B (zh) * 2011-06-16 2017-03-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9431545B2 (en) * 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8841675B2 (en) 2011-09-23 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Minute transistor
JP6022880B2 (ja) 2011-10-07 2016-11-09 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
KR20130040706A (ko) * 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9076871B2 (en) 2011-11-30 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
KR20140086954A (ko) 2014-07-08
US9816173B2 (en) 2017-11-14
TW201322452A (zh) 2013-06-01
US20130105792A1 (en) 2013-05-02
JP2013110401A (ja) 2013-06-06
WO2013061895A1 (en) 2013-05-02

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