JP5351740B2 - 二回のカット工程によって多結晶シリコンのライン端部短縮の問題を解決する方法 - Google Patents

二回のカット工程によって多結晶シリコンのライン端部短縮の問題を解決する方法 Download PDF

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Description

本発明は、集積回路構造の製造方法に関するものであり、特にゲートストリップを二回のカット工程によって端部を改善する製造方法に関するものである。
リソグラフィー技術は、集積回路の製造において重要な鍵を握っている技術である。リソグラフィー工程において、まず、ウエハーにフォトレジストを塗布して、パターン化されたマスクをウエハー上に設置して、マスクの開口部から露出されたフォトレジストを露光する。次に、露光されたフォトレジストを現像して、露光された（又は露光されなかった）フォトレジストを除去して、マスクにあるパターンをフォトレジストに写す。
フォトレジストを露光する工程において、ウエハー上で二つの素子が近すぎる場合は、光学近接効果が発生してしまう。光学近接効果とは、加工寸法が微細化すると、光の回折及び干渉によって、マスクパターンのラインの幅が隣接パターンの影響によって、マスクパターンを忠実にウエハー上に露光できなくなる現象である。
この光学近接効果によって、ゲートの製造工程が影響され、更に端部短縮の問題に至る。図１は、二つのＭＯＳ素子を含む従来の集積回路構造を示す図である。ゲート１０２とアクティブ領域１０６によって第１ＭＯＳ素子１０８が形成され、ゲート１０４とアクティブ領域１０７によって第２ＭＯＳ素子１０５が形成される。ゲート１０２と、ゲート１０４は、アクティブ領域１０６と、アクティブ領域１０７を超えて延伸するそれぞれの端部１０９と、端部１１１を有する。マイクロローディング効果及び／又は光学近接効果の影響で、端部１０９及び端部１１１が予定より長くまたは短かく設定される場合があって、端部１０９及び端部１１１が予定より長く設定される場合は、ゲート１０２とゲート１０４がショートして、素子を故障させる恐れがあって、逆に、端部１０９及び端部１１１が予定より短く設定される（ライン端部短縮と言う）場合、図２に示すように、端部１０９または端部１１１がアクティブ領域１０６または１０７のように凹んだ場合は、それぞれのＭＯＳ素子１０８及びＭＯＳ素子１０５のチャンネルを効果的に制御して閉鎖することができなくなって、ＭＯＳ素子１０８及びＭＯＳ素子１０５のソースとドレーンの間に大量の電流が漏れてしまう問題が発生する。
前記問題を解決するために、ゲートの製造工程において、二回のカット工程が用いられる。図３に示すように、まず、互いに近接したアクティブ領域２０２とアクティブ領域２０４が形成されて、その上に、全面的にゲート電極層が形成されて、１回目のカット工程によって、アクティブ領域２０２の上方からアクティブ領域２０４の上方まで延伸するように、ゲートストリップ２０６とゲートストリップ２０８が形成される。次に、アクティブ領域２０２と、アクティブ領域２０４とを覆うマスクを製作する。ゲートストリップ２０６及びゲートストリップ２０８の一部が直接にアクティブ領域２０２及びアクティブ領域２０４の上方に位置する。マスクに開口部２１０が形成され、開口部２１０によってゲートストリップ２０６及びゲートストリップ２０８の一部が露光される。次に、開口部２１０によって露光されたゲートストリップ２０６及びゲートストリップ２０８を除去する二回目のカット工程が行われる。前記解決方法は、二回目のカット工程が始まる時に、ラインの端部が露出されないので、実質的にライン端部短縮の問題を解決することができるメリットがある。
しかしながら、図３に示す解決方法は、アクティブ領域２０２の上方に位置する多数のゲートとアクティブ領域２０４の上方に位置する多数のゲートが同じピッチを有する場合にしか応用できない。ピッチが異なる場合に応用する時は、図４に示すように、前記解決方法は効果を奏しない。図４は、アクティブ領域２０２の上方のゲートのピッチＰとアクティブ領域２０４の上方のゲートのピッチＰ’が異なる例を示す。この例において、ゲートストリップ２０６はアクティブ領域２０２の上方からアクティブ領域２０４の上方まで延伸し、ゲートストリップ２３０とゲートストリップ２３２は、一列に整列されておらず、一つのゲートストリップになっていない。このため、二回目のカット工程を実施する前に、端部２２０及び端部２２２が既に露出されてしまう。二回目のカット工程において、ゲートストリップ２０６によって形成されるゲートよりも端部２２０及び端部２２２の方が多くエッチングされるため、ライン端部が短縮する恐れがある。したがって、他の解決方法が求められている。
本発明の実施形態によれば、集積回路構造の製造方法であって、少なくとも第１アクティブ領域と、前記第１アクティブ領域に近接する第２アクティブ領域と、前記第１アクティブ領域と前記第２アクティブ領域の間に位置して、前記第１アクティブ領域と前記第２アクティブ領域に隣接する絶縁領域とを有する基板を提供するステップと、前記基板にゲート誘電層を形成するステップと、前記ゲート誘電層にゲート電極層を形成するステップと、互いに平行して、一部が前記絶縁領域に延伸する前記第１アクティブ領域に位置する第１ゲートストリップと、前記第１アクティブ領域に位置する第２ゲートストリップと、前記第２アクティブ領域に位置し、前記第１ゲートストリップと異なる幅を有する第３ゲートストリップと、前記第２アクティブ領域に位置し、前記第２ゲートストリップと異なる幅を有する第４ゲートストリップとを前記ゲート電極層に残して、また、実質的に前記第１ゲートストリップの延伸方向に直交する延伸方向を有し、前記第１ゲートストリップと前記第３ゲートストリップとを互いに接続し、更に前記第２ゲートストリップと前記第４ゲートストリップとに接続する犠牲ストリップとを前記ゲート電極層に残すように、前記ゲート電極層をエッチングするステップと、前記第１ゲートストリップ、前記第２ゲートストリップ、前記第３ゲートストリップ、及び前記第４ゲートストリップの直接に前記第１アクティブ領域と前記第２アクティブ領域に位置する複数の部分を覆い、前記犠牲ストリップを開口部に露出させる遮蔽部を形成するステップと、前記開口部を通して前記犠牲ストリップをエッチングするステップと、を含む集積回路構造の製造方法が提供される。
また、本発明の他の実施形態によれば、集積回路構造の製造方法であって、少なくとも第１アクティブ領域と、前記第１アクティブ領域に近接する第２アクティブ領域と、前記第１アクティブ領域と前記第２アクティブ領域との間に位置して、前記第１アクティブ領域と前記第２アクティブ領域に隣接する絶縁領域とを有する基板を提供するステップと、前記基板にゲート誘電層を形成するステップと、前記ゲート誘電層にゲート電極層を形成するステップと、第１延伸方向を有し、前記第１アクティブ領域に位置する第１ゲートストリップと、前記第１延伸方向と実質的に一列に整列されている第２延伸方向を有し、幅が前記第１ゲートストリップの幅と異なり、前記第２アクティブ領域に位置する第２ゲートストリップと、直接に前記絶縁領域に位置し、前記第１延伸方向に直交する第３延伸方向を有し、前記第１ゲートストリップと前記第２ゲートストリップとを互いに接続して、前記第１ゲートストリップの第１幅及び前記第２ゲートストリップの第２幅より大きい長さを有する犠牲ストリップと、を前記ゲート電極層に残すように、前記ゲート電極層に対して第一パターン化するステップと、前記第１アクティブ領域、前記第２アクティブ領域、及び前記第１ゲートストリップと前記第２ゲートストリップの複数の部分を覆い、前記犠牲ストリップ、及び前記第１ゲートストリップと前記第２ゲートストリップの他の複数の部分を露出させる開口部を有するフォトレジストを形成するステップと、前記犠牲ストリップ、及び前記第１ゲートストリップと前記第２ゲートストリップの他の複数の部分をエッチングするステップと、前記フォトレジストを除去するステップと、を含む集積回路構造の製造方法が提供される。
本発明によれば、他の工程を増やすことなく、一回目のカット工程において発生するゲートストリップのばらつきによるライン端部短縮の問題を解消することができる。
下記図面の簡単な説明は、本発明のメリット、実施形態をより分かりやすくするためのものである。
ライン端部が短縮する恐れのある従来の集積回路構造の例を示す図。 ライン端部が短縮する恐れのある従来の集積回路構造の他の例を示す図。 二回のカット工程によってライン端部短縮の問題を解決する従来のゲート電極の形成方法を示す図。 二回のカット工程によってもライン端部短縮の問題が解決できない例を示す図。 犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の断面図。 犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の平面図。 犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の平面図。 犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の平面図。 犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の平面図。 犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の平面図。 犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の平面図。 犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の平面図。
本発明は多様の形態によって実施されることができるが、よりわかり易くするために、図面および以下の説明に挙げられた例は、本発明の好適な実施形態であり、決して本発明を限定するものではない。
本発明の好適な実施形態は図５Ａないし図８に示しており、本発明の各図及び各実施形態において、同じ部材に同じ符号を標記する。以下は好適な実施形態について説明する。
図５Ａは、周知の半導体、例えば、シリコンやシリコン−ゲルマニウムからなる基板１０を含む最初の構造を示す断面図である。基板１０は、アクティブ領域２０と、アクティブ領域２２（図５Ａに図示せず、図５Ｂを参照）と、アクティブ領域４０と、アクティブ領域４２を含み、基板１０に多数のＭＯＳ素子が形成される。アクティブ領域２０、２２、４０、及び４２には、ｎ型またはｐ型の不純物がドーピングされて、多数の井戸領域（図示せず）が形成される。また、アクティブ領域２０とアクティブ領域２２は、同じ導電型でも、異なる導電型でもよく、アクティブ領域４０とアクティブ領域４２は、同じ導電型でも、異なる導電型でもよい。アクティブ領域の縁は絶縁領域２４によって定義される。前記絶縁領域２４はシャロートレンチアイソレーションであってもよい。また、アクティブ領域２０とアクティブ領域２２が近接するように設置され、アクティブ領域４０とアクティブ領域４２が近接するように設置される。
次に、基板１０、アクティブ領域２０、２２、４０、及び４２の上にゲート誘電層２６を形成する。ゲート誘電層２６の製造において、熱酸化法や堆積法が用いられるので、ゲート誘電層２６に酸化ケイ素を含むことができ、また、酸化ケイ素の代わりに、窒素−酸素化合物、窒素化合物、高誘電係数の材料及び／又は他の材料を含んでもよい。次に、ゲート誘電層２６の上にゲート電極層２８を形成する。ゲート電極層２８の材料は多結晶シリコンであってもよく、または、例えば、チタン、タングステン、コバルト、アルミニウム、ニッケル及び／又はこれらの結合を含む金属や金属化合物であってもよい。
図５Ｂは図５Ａに示す構造の平面図であり、図５Ａは図５Ｂに描かれた断面線５Ａ−５Ａで示す断面図である。アクティブ領域２０とアクティブ領域２２の断面図が図示していないが、図５Ａに類似している。ゲート電極層２８によってアクティブ領域２０、２２、４０、及び４２が形成される半導体チップを完全に覆うことができる。
図６Ａに示すように、ゲート電極層２８及びゲート誘電層２６をパターン化して、ゲートストリップ５０、５２、６０、６２、及び６３を形成する。パターン化の工程は、全工程において、一回目のカット工程と呼ぶ。より分かり易くするために、一回目のカット工程に用いられるフォトレジストを図示していない。ゲートストリップ５０及びゲートストリップ５２は、実質的に互いに平行しており、アクティブ領域２０の上からアクティブ領域２２まで延伸する。ゲートストリップ５０の幅Ｗ１とゲートストリップ５２の幅Ｗ２は同じでも異なってもよい。また、ダミーゲートストリップ５４をゲートストリップ５０及びゲートストリップ５２に近接するように形成してもよい。
また、ゲートストリップ６０、６２、及び６３が実質的に互いに平行するようにアクティブ領域４０及びアクティブ領域４２の上方に形成される。ゲートストリップ６０は、アクティブ領域４０の上方からアクティブ領域４２の上方まで延伸する。ゲートストリップ６２とゲートストリップ６３は、実質的に互いに平行しているが、一列に整列されていない。ゲートストリップ６０とゲートストリップ６２の間に第１ピッチＰ１を有し、ゲートストリップ６０とゲートストリップ６３の間に第１ピッチＰ１と異なる第２ピッチＰ２を有する。ゲートストリップ６０、６２、及び６３の幅Ｗ３、Ｗ４、及びＷ５は互いに同じでも異なってもよい。また、ダミーゲートストリップ６４をゲートストリップ６０、６２及び６３に近接するように形成してもよい。
ピッチＰ１とピッチＰ２が異なるので、ゲートストリップ６２とゲートストリップ６３は、明らかに、一つのゲートストリップとなるよう、隙間なく接合することができない。このため、犠牲ストリップ６６を形成して、これによって、ゲートストリップ６２とゲートストリップ６３が接続される。図６Ａに示すように、犠牲ストリップ６６は、実質的にゲートストリップ６２及びゲートストリップ６３の延伸方向に直交する延伸方向を有することが好ましい。本明細書において、延伸方向とは、ゲートストリップの長方向をいう。また、犠牲ストリップ６６は、延伸方向において、ゲートストリップ６２及びゲートストリップ６３を超えて、幅Ｗ４及び幅Ｗ５より長い長さを有する。また、犠牲ストリップ６６は、ゲートストリップ６０までに接続するための長さを有し、ゲートストリップ６０を超える長さを有してもよい。また、図６Ｂに示すように、犠牲ストリップ６６は、ゲートストリップ６２からゲートストリップ６３までの間に位置する。また、犠牲ストリップ６６の幅Ｗ６は実質的に幅Ｗ３、幅Ｗ４、及び幅Ｗ５と同じことが好ましいが、本実施例において、幅Ｗ３、幅Ｗ４、及び幅Ｗ５は互いに異なって、幅Ｗ６は、幅Ｗ３、幅Ｗ４、及び幅Ｗ５の中間値であってもよく、他の数値を用いてもよい。犠牲ストリップが、アクティブ領域２０とアクティブ領域２２の間に残らずに、ゲートストリップ５０及びゲートストリップ５２を接続してもよく、また、このような犠牲ストリップを形成してもよい。
図７に示すように、例えば、フォトレジストを用いて、アクティブ領域２０、２２、４０、及び４２と、ゲートストリップ５０、５２、６０、６２、及び６３の一部とを覆う遮蔽部７０を形成する。遮蔽部７０は、アクティブ領域２０とアクティブ領域２２の間のゲートストリップ５０と、ゲートストリップ５２、及びアクティブ領域４０とアクティブ領域４２の間のゲートストリップ６０と、ゲートストリップ６２と、ゲートストリップ６３を露出させるための開口部７２と開口部７４が形成される。開口部７２と開口部７４によって、ダミーゲートストリップ５４とダミーゲートストリップ６４の一部を露出してもよい。また、全ての犠牲ストリップ６６を開口部７４によって露出させることが好ましい。また、犠牲ストリップ６６は、ゲートストリップ６０、６２、及び６３に接続する一部を露出させて、露出していない部分を有してもよい。これによって、下記のように、犠牲ストリップ６６の露出していない部分は二回目のカット工程が行われた後にダミーパターンになる。
次に、図８に示すように、ゲートストリップ５０、５２、６０、６２、６３、及び犠牲ストリップ６６の露出された部分をエッチングしてから、遮蔽部７０を除去する。これによってできた構造を図８に示す。前記構造において、ゲートストリップ５０、５２、６０、６２、及び６３の残る部分と、それらの下方にあるアクティブ領域２０、２２、４０、及び４２が、それぞれＭＯＳ素子を形成する。犠牲ストリップ６６を形成することによって、二回目のカット工程において、ゲートストリップ６２及びゲートストリップ６３（例えば、ゲートストリップ６２及びゲートストリップ６３の端部）がエッチングされすぎることが防止され、実質的に端部７６及び端部７８のライン端部短縮の問題が解決される。
図９と図１０は、本発明を応用するの他の実施形態を示す図である。図９に示すように、ゲートストリップ３６０とゲートストリップ３６２のピッチＰ３は、実質的にゲートストリップ３６４とゲートストリップ３６６のピッチＰ４と同じであるが、ゲートストリップ３６０の幅Ｗ７とゲートストリップ３６４の幅Ｗ８は異なる。ゲートストリップ３６２の幅Ｗ７’とゲートストリップ３６６の幅Ｗ８’は、同じでも異なってもよい。本実施形態において、犠牲ストリップ６６によってゲートストリップ３６０とゲートストリップ３６４を接続してもよく、また、特にゲートストリップ３６２とゲートストリップ３６６の幅が異なる場合は、犠牲ストリップ６６によってゲートストリップ３６２とゲートストリップ３６６を接続してもよい。また、幅Ｗ７（幅Ｗ７’）と幅Ｗ８（幅Ｗ８’）が実質的に異なる場合は、犠牲ストリップ６６が形成されないと、ゲートストリップ３６０（またはゲートストリップ３６２）端部が大幅に露出されてしまうので、このような場合、犠牲ストリップ６６を形成することが好ましい。
図１０は、他の実施例を示す図である。図１０において、ゲートストリップ４６０とゲートストリップ４６２のピッチＰ５は、実質的にゲートストリップ４６４とゲートストリップ４６６のピッチＰ６と同じであって、ゲートストリップ４６０とゲートストリップ４６２の幅Ｗ９は、実質的にゲートストリップ４６４とゲートストリップ４６６の幅Ｗ１０と同じである。しかし、ゲートストリップ４６０とゲートストリップ４６４は、実質的に一列に整列されておらず、ゲートストリップ４６２とゲートストリップ４６６も、実質的に一列に整列されていない。この場合、犠牲ストリップ６６を増設して、ゲートストリップ４６０とゲートストリップ４６４及び／又はゲートストリップ４６２とゲートストリップ４６６を互いに接続する。図１０に示すように、自由度の高いＭＯＳ素子の配置方式が提供されるので、これらのＭＯＳ素子のゲートが一列に整列されていなくても、ライン端部短縮の問題が回避できる。
図９と図１０に示す各実施形態において、犠牲ストリップ６６は全てのゲートストリップを接続している連続的な犠牲ストリップであるが、連続しない犠牲ストリップ６６を形成してもよい。例えば、図７において、一回目のカット工程によって点線枠５００に囲まれた犠牲ストリップ６６の一部を除去してよく、これによって、一部の犠牲ストリップ６６が点線枠５００の左右に残され、互いに接続する部分が点線枠５００中に残らずに除去される。
本発明の好ましい実施形態により、ライン端部短縮の問題が起こることなく自由度の高い集積回路の配置方法が提供されるので、ゲートがアクティブ領域外部に延伸する部分に対し、余白を増設する必要なく、チップの面積をコンパクトにすることができる。また、図８に示すように、改めて多数の接触部８４を、二回目のカット工程が施される所に隣接するように形成することによって、余白は不要である。また、リソグラフィーマスクを製造する光学近接補正（ＯＰＣ）ツールや、ＣＡＤツール、及び／又は論理演算によって本発明の犠牲ストリップを製造することができ、他の工程やリソグラフィー工程を増加する必要はない。
本発明では好適な実施形態及びメリットを前述の通り開示したが、特許請求の範囲で規定される本発明の精神と領域を離脱しない範囲内で、多様の変動や置換、修正を加えることができる。また、本明細書において、工程、機械、工作、物質成分、手段、方法及び手順を特定する実施形態が記載されているが、これらは決して特許請求の範囲を限定するものではない。当該分野の技術において通常の知識を有するものであれば、本発明の開示により、既存または後日に開発される、前記実施形態と同じ効果または実質的に同じ結果を奏する工程、機械、工作、物質成分、手段、方法及び手順を簡単に本発明に応用することができる。従って、これらの工程、機械、工作、物質成分、手段、方法及び手順も本発明の特許請求の範囲に含まれるべきである。
１０：基板
２０：アクティブ領域
２２：アクティブ領域
２４：絶縁領域
２６：ゲート誘電層
２８：ゲート電極層
４０：アクティブ領域
４２：アクティブ領域
５０：ゲートストリップ
５２：ゲートストリップ
５４：ゲートストリップ
６０：ゲートストリップ
６２：ゲートストリップ
６３：ゲートストリップ
６４：ゲートストリップ
６６：犠牲ストリップ
７０：遮蔽部
７２：開口部
７４：開口部
７６：端部
７８：端部
８４：接触部
１０２：ゲート
１０４：ゲート
１０５：ＭＯＳ素子
１０６：アクティブ領域
１０７：アクティブ領域
１０８：ＭＯＳ素子
１０９：端部
１１１：端部
２０２：アクティブ領域
２０４：アクティブ領域
２０６：ゲートストリップ
２０８：ゲートストリップ
２１０：開口部
２２０：端部
２２２：端部
２３０：ゲートストリップ
２３２：ゲートストリップ
３６０：ゲートストリップ
３６２：ゲートストリップ
３６４：ゲートストリップ
３６６：ゲートストリップ
４６０：ゲートストリップ
４６２：ゲートストリップ
４６４：ゲートストリップ
４６６：ゲートストリップ
５００：点線枠
Ｐ：ピッチ
Ｐ’：ピッチ
Ｐ１：ピッチ
Ｐ２：ピッチ
Ｐ３：ピッチ
Ｐ４：ピッチ
Ｐ５：ピッチ
Ｐ６：ピッチ
Ｗ１：幅
Ｗ２：幅
Ｗ３：幅
Ｗ４：幅
Ｗ５：幅
Ｗ６：幅
Ｗ７：幅
Ｗ７’：幅
Ｗ８：幅
Ｗ８’：幅
Ｗ９：幅
Ｗ１０：幅

Claims (11)

  1. 集積回路構造の製造方法であって、少なくとも
    第１アクティブ領域と、前記第１アクティブ領域に近接する第２アクティブ領域と、前記第１アクティブ領域と前記第２アクティブ領域の間に位置して、前記第１アクティブ領域と前記第２アクティブ領域に隣接する絶縁領域とを有する基板を提供するステップと、前記基板にゲート誘電層を形成するステップと、
    前記ゲート誘電層にゲート電極層を形成するステップと、
    互いに平行して、一部が前記絶縁領域に延伸する前記第１アクティブ領域に位置する第１ゲートストリップと、前記第１アクティブ領域に位置する第２ゲートストリップと、前記第２アクティブ領域に位置し、前記第１ゲートストリップと異なる幅を有する第３ゲートストリップと、前記第２アクティブ領域に位置し、前記第２ゲートストリップと異なる幅を有する第４ゲートストリップとを前記ゲート電極層に残して、また、実質的に前記第１ゲートストリップの延伸方向に直交する延伸方向を有し、前記第１ゲートストリップと前記第３ゲートストリップとを互いに接続し、更に前記第２ゲートストリップと前記第４ゲートストリップとに接続する犠牲ストリップとを前記ゲート電極層に残すように、前記ゲート電極層をエッチングするステップと、
    前記第１ゲートストリップ、前記第２ゲートストリップ、前記第３ゲートストリップ、及び前記第４ゲートストリップの直接に前記第１アクティブ領域と前記第２アクティブ領域に位置する複数の部分を覆い、前記犠牲ストリップを開口部に露出させる遮蔽部を形成するステップと、
    前記開口部を通して前記犠牲ストリップをエッチングするステップと、を含む集積回路構造の製造方法。
  2. 前記開口部に露出された前記第１ゲートストリップ、前記第２ゲートストリップ、前記第３ゲートストリップ、及び前記第４ゲートストリップの複数の他の部分を直接にエッチングする請求項１に記載の集積回路構造の製造方法。
  3. 前記第１ゲートストリップと前記第３ゲートストリップは、前記第１ゲートストリップと前記第３ゲートストリップの延伸方向において、一列に整列されていない請求項１に記載の集積回路構造の製造方法。
  4. 前記犠牲ストリップは、更に実質的に一列に整列されていて、直線状のストリップを形成する前記第２ゲートストリップ及び前記第４ゲートストリップに接続する請求項３に記載の集積回路構造の製造方法。
  5. 前記第１ゲートストリップと前記第３ゲートストリップは、実質的に一列に整列されている請求項１に記載の集積回路構造の製造方法。
  6. 前記犠牲ストリップは、更に実質的に一列に整列されている請求項５に記載の集積回路構造の製造方法。
  7. 前記第１ゲートストリップと前記第３ゲートストリップの間の第１ピッチと、前記第２ゲートストリップと前記第４ゲートストリップの間の第２ピッチは、実質的に同じ距離である請求項１に記載の集積回路構造の製造方法。
  8. 前記第１ゲートストリップと前記第３ゲートストリップの間の第１ピッチと、前記第２ゲートストリップと前記第４ゲートストリップの間の第２ピッチは、実質的に異なる距離である請求項１に記載の集積回路構造の製造方法。
  9. 集積回路構造の製造方法であって、少なくとも
    第１アクティブ領域と、前記第１アクティブ領域に近接する第２アクティブ領域と、前記第１アクティブ領域と前記第２アクティブ領域との間に位置して、前記第１アクティブ領域と前記第２アクティブ領域に隣接する絶縁領域とを有する基板を提供するステップと、
    前記基板にゲート誘電層を形成するステップと、
    前記ゲート誘電層にゲート電極層を形成するステップと、
    第１延伸方向を有し、前記第１アクティブ領域に位置する第１ゲートストリップと、
    前記第１延伸方向と実質的に一列に整列されている第２延伸方向を有し、幅が前記第１ゲートストリップの幅と異なり、前記第２アクティブ領域に位置する第２ゲートストリップと、
    直接に前記絶縁領域に位置し、前記第１延伸方向に直交する第３延伸方向を有し、前記第１ゲートストリップと前記第２ゲートストリップとを互いに接続して、前記第１ゲートストリップの第１幅及び前記第２ゲートストリップの第２幅より大きい長さを有する犠牲ストリップと、
    を前記ゲート電極層に残すように、前記ゲート電極層に対して第一パターン化するステップと、
    前記第１アクティブ領域、前記第２アクティブ領域、及び前記第１ゲートストリップと前記第２ゲートストリップの複数の部分を覆い、前記犠牲ストリップ、及び前記第１ゲートストリップと前記第２ゲートストリップの他の複数の部分を露出させる開口部を有するフォトレジストを形成するステップと、
    前記犠牲ストリップ、及び前記第１ゲートストリップと前記第２ゲートストリップの他の複数の部分をエッチングするステップと、
    前記フォトレジストを除去するステップと、を含む集積回路構造の製造方法。
  10. 前記犠牲ストリップは、前記第１ゲートストリップと前記第２ゲートストリップで、幅が小さい方より小さくない幅を有する請求項９に記載の集積回路構造の製造方法。
  11. 前記犠牲ストリップは、更に一部が直接に前記第１アクティブ領域に位置し、前記第１ゲートストリップと前記第２ゲートストリップに平行する第３ゲートストリップに接続する請求項９に記載の集積回路構造の製造方法。
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