JP2018182318A - 半導体装置 - Google Patents

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Seung Uk Han
昇 ウク 韓
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澤 龍 金
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Satoru Yamada
悟 山田
濬 熙 林
Jun Hee Lim
濬 熙 林
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基 宰 許
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Abstract

【課題】動作特性が向上した半導体装置を提供する。【解決手段】各々、基板上に第１方向に延長し、第１方向と交差する第２方向に互いに離隔して配置され、第１方向の両端が第２方向に互いに完全に一致する位置関係に配列された第１及び第２アクティブ領域と、基板上に第１方向に延長し、第１アクティブ領域に対し第２アクティブ領域とは反対の第２方向に離隔して配置され、第１アクティブ領域とは、第１方向の両端が第１及び第２アクティブ領域とは、ずれてオフセットする位置関係に配列された第３アクティブ領域と、第１〜第３アクティブ領域を定義し、第１及び第２アクティブ領域間に位置する第１素子分離膜と、第２及び第３アクティブ領域間に位置する第２素子分離膜を含み、第１素子分離膜の第２方向の幅は第２素子分離膜の第２方向の幅より小さい素子分離膜と、第１〜第３アクティブ領域上に形成され、第２方向に延長されるゲート構造体とを有する。【選択図】 図４

Description

本発明は半導体装置に関し、特に、動作特性を向上させた半導体装置に関するものである。
半導体素子の集積度の向上に伴い、ＰＭＯＳトランジスターのＨＥＩＰ（ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎｄｕｃｅｄ ｐｕｎｃｈｔｈｒｏｕｇｈ）現象が増加している。
ＰＭＯＳトランジスターは正孔（ｈｏｌｅｓ）をそのキャリア（ｃａｒｒｉｅｒ）として利用するが、正孔によって電子（ｈｏｔ ｅｌｅｃｔｒｏｎｓ）が付随的に生成する。
ところが、このような電子は、チャネルと隣接したゲート絶縁膜の内部に流入して、ＰＭＯＳトランジスターのチャネルをインバージョン（ｉｎｖｅｒｓｉｏｎ）させてチャネルの長さを減少させ得る。
これによって、有効チャネルの長さが減少し、所望しないチャネルインバージョン現象は、ターン−オフ（ｔｕｒｎ−ｏｆｆ）時の漏洩電流を増加させて電力消費を増加させ、動作速度を低下させるだけでなく、降伏電圧を減少させるなどの問題を発生させる。
いわゆるＨＥＩＰ（ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎｄｕｃｅｄ ｐｕｎｃｈｔｈｒｏｕｇｈ）現象が発生するという問題がある。
ＨＥＩＰ現象を抑制するために、半導体素子のレイアウトの変更などの多様な接近が試みられている。
本発明は上記従来の半導体装置における問題点に鑑みてなされたものであって、本発明の目的は、動作特性が向上した半導体装置を提供することにある。
また、本発明の他の目的は、動作特性が向上した半導体装置の製造方法を提供することにある。
上記目的を達成するためになされた本発明による半導体装置は、各々、基板上に第１方向に延長し、前記第１方向と交差する第２方向に互いに離隔して配置され、前記第１方向の両端が前記第２方向に互いに完全に一致する位置関係に配列された第１及び第２アクティブ領域と、前記基板上に前記第１方向に延長し、前記第１アクティブ領域に対し前記第２アクティブ領域とは反対の第２方向に離隔して配置され、前記第１アクティブ領域とは、前記第１方向の両端が前記第１及び第２アクティブ領域とは、ずれてオフセットする位置関係に配列された第３アクティブ領域と、前記第１〜第３アクティブ領域を定義し、第１及び第２アクティブ領域間に位置する第１素子分離膜と、前記第２及び第３アクティブ領域間に位置する第２素子分離膜を含み、前記第１素子分離膜の前記第２方向の幅は前記第２素子分離膜の前記第２方向の幅より小さい素子分離膜と、前記第１〜第３アクティブ領域上に形成され、前記第２方向に延長されるゲート構造体と、を有することを特徴とする。
前記第１アクティブ領域内に形成される第１ソース領域及び第１ドレイン領域と、前記第３アクティブ領域内に形成される第２ソース領域及び第２ドレイン領域をさらに有し、前記第１方向上の前記第１ソース領域及び前記第１ドレイン領域の配置順序は、前記第１方向上の前記第２ソース領域及び前記第２ドレイン領域の配置順序と互いに反対であることが好ましい。
前記第１ソース領域と前記第１ドレイン領域との間の前記第１アクティブ領域は、前記第２方向に平行移動させたと仮定する時、前記第２ソース領域と前記第２ドレイン領域との間の前記第２アクティブ領域とは一部分のみがオーバーラップし得る位置関係にあることが好ましい。
前記第２アクティブ領域内に形成される第３ソース領域及び第３ドレイン領域をさらに含み、前記第１方向上の前記第１ソース領域及び前記第１ドレイン領域の配置順序は、前記第１方向上の前記第３ソース領域及び前記第３ドレイン領域の配置順序と互いに同じであることが好ましい。
前記ゲート構造体は、前記第１及び第２アクティブ領域上に前記第２方向に延長する第１部分と、前記第３アクティブ領域上に前記第２方向に延長する第２部分と、前記第１及び第２部分を連結し、前記第１及び第３アクティブ領域上に形成される第３部分を含み、前記第３部分の前記第１方向の幅は、前記第１及び第２部分の前記第１方向の幅より大きいことが好ましい。
前記第１アクティブ領域内に形成される第１ソース領域及び第１ドレイン領域と、前記第３アクティブ領域内に形成される第２ソース領域及び第２ドレイン領域をさらに有し、前記第１部分は前記第１ソース領域と前記第１ドレイン領域との間で前記第２方向に延長し、前記第２部分は前記第２ソース領域と前記第２ドレイン領域との間で前記第２方向に延長することが好ましい。
前記基板上に前記第１方向に延長し、前記第３アクティブ領域に対し前記第１アクティブ領域とは反対の第２方向に離隔して配置され、前記第３アクティブ領域と形状及び第１方向の両端が前記第２方向に互いに完全に一致する位置関係に配列された第４アクティブ領域をさらに有し、前記素子分離膜は、前記第３及び第４アクティブ領域の間に位置する第３素子分離膜をさらに含み、前記第３素子分離膜の前記第２方向の幅は前記第２素子分離膜の前記第２方向の幅より小さいことが好ましい。
また、上記目的を達成するためになされた本発明による半導体装置は、基板上に第１方向に延長し、前記第１方向と交差する第２方向に互いに離隔して配置され、各々の形状と前記第１方向の両端が前記第２方向に互いに完全に一致する位置関係に配列された第１及び第２アクティブ領域と、前記基板上に前記第１方向に延長し、前記第１アクティブ領域に対し前記第２アクティブ領域とは反対の第２方向に離隔して配置され、前記第１アクティブ領域とは形状が一致するが、前記第１方向の両端が前記第１及び第２アクティブ領域とずれてオフセットする位置関係に配列された第３アクティブ領域と、前記第１〜第３アクティブ領域を定義し、前記第１及び第２アクティブ領域間に位置する第１素子分離膜と、前記第２及び第３アクティブ領域間に位置する第２素子分離膜と、を含む素子分離膜と、前記第１素子分離膜は、第１ライナーと、前記第１ライナー上に形成される第１絶縁膜を含み、前記第２素子分離膜は、第２ライナーと、前記第２ライナー上に形成される第３ライナーと、前記第３ライナー上に形成される第２絶縁膜と、を含むことを特徴とする。
前記第１絶縁膜と前記第２ライナーは、互いに同じ物質を含むことが好ましい。
前記素子分離膜は前記基板に形成される素子分離トレンチ内に形成され、前記第１及び第２ライナーは、それぞれ前記第１〜第３アクティブ領域の外周に沿って形成され、前記第３ライナーは、前記第２ライナーの上面に沿って形成され、前記第１及び第２絶縁膜は、前記素子分離トレンチを完全に埋め込むことが好ましい。
本発明に係る半導体装置によれば、並列する２つのアクティブ領域と、それらとは、ずれて配置される並列する２つのアクティブ領域の配置と、並列する２つのアクティブ領域のそれぞれのソース／ドレインコンタクトは一致して配置され、ずれて配置される２つのアクティブ領域のそれぞれのソース／ドレインコンタクトが反対に配置されることによって、ドレインコンタクト間の方向の間隔が縮小するため、上位配線との接続が非常に容易となり得るという効果がある。
本発明の実施形態に係る半導体装置のレイアウトを説明するためのブロック図である。 本発明の実施形態に係る半導体装置の信号を説明するためのブロック図である。 本発明の実施形態に係る半導体装置のサブワードライン駆動器を説明するための等価回路図である。 本発明の実施形態に係る半導体装置のサブワードライン駆動器を説明するためのレイアウト図である。 図４のアクティブ領域の配置を説明するためのレイアウト図である。 図４のゲート構造体を説明するためのレイアウト図である。 図４のＡ−Ａ’線に沿った断面図である。 図４のＢ−Ｂ’線、Ｃ−Ｃ’線、及びＤ−Ｄ’線に沿った断面図である。 本発明の実施形態に係る半導体装置のサブワードライン駆動器を説明するために第１及び第２ライナーを表示したレイアウト図である。 本発明の実施形態に係る半導体装置のゲート構造体を説明するためのレイアウト図である。 本発明の他の実施形態に係る半導体装置のゲート構造体を説明するためのレイアウト図である。 本発明の実施形態に係る半導体装置の製造方法を説明するための中間段階の断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明するための中間段階の断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明するための中間段階の断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明するための中間段階の断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明するための中間段階の断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明するための中間段階の断面図である。
次に、本発明に係る半導体装置を実施するための形態の具体例を図面を参照しながら説明する。
図１は、本発明の実施形態に係る半導体装置のレイアウトを説明するためのブロック図であり、図２は、本発明の実施形態に係る半導体装置の信号を説明するためのブロック図であり、図３は、本発明の実施形態に係る半導体装置のサブワードライン駆動器を説明するための等価回路図である。
図１を参照すると、本発明の実施形態に係る半導体装置は、行と列のマトリックス形態で配列された複数個のサブアレイ（ｓｕｂ ａｒｒａｙｓ）１０を含む。
サブアレイ１０のそれぞれは、複数個のワードライン（ｗｏｒｄ ｌｉｎｅｓ：Ｗ／Ｌ）、複数個のビットライン（ｂｉｔ ｌｉｎｅｓ：Ｂ／Ｌ）、そしてワードライン（Ｗ／Ｌ）とビットライン（Ｂ／Ｌ）の交差領域に配列された複数個のメモリセル（ｍｅｍｏｒｙ ｃｅｌｌｓ：ＭＣｓ）を含む。
ビットライン（Ｂ／Ｌ）の方向に配列されたサブアレイの間には感知増幅領域２０が配置される。
各感知増幅領域２０には複数個の感知増幅器（Ｓ／Ａ）が提供され、各感知増幅器（Ｓ／Ａ）は隣接したサブアレイのそれぞれの、同じ列に沿って配列された、ビットライン（Ｂ／Ｌ）に接続される。
各感知増幅領域２０内の感知増幅器（Ｓ／Ａ）は隣接したサブアレイによって共有される。
各サブアレイ１０の両側には、ワードライン（Ｗ／Ｌ）方向にサブワードライン駆動領域３０が配置される。
各サブワードライン駆動領域３０には複数個のサブワードライン駆動器（ｓｕｂ−ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒｓ：ＳＷＤ）が提供される。
各サブアレイ１０のワードライン（Ｗ／Ｌ）の一部は、一側（例えば、アレイの上側）に配置されたサブワードライン駆動器（ＳＷＤ）によって選択／駆動され、残りのワードライン（Ｗ／Ｌ）は他側（例えば、アレイの下側）に配置されたサブワードライン駆動器（ＳＷＤ）によって選択／駆動される。
各サブワードライン駆動器（ＳＷＤ）は、メインワードデコーダ（ｍａｉｎ ｗｏｒｄ ｄｅｃｏｄｅｒ）５０に接続されたメインワードライン（ＷＬＥ）及びＰＸＩ発生器（図示しない）からのＰＸＩ信号に応答して対応するサブワードラインを選択する。
ビットライン（Ｂ／Ｌ）の方向に隣接したサブワードライン駆動領域３０の間にはコンジャンクション領域４０が配置される。
図１及び図２を参照すると、ＰＸＩ信号に基づいてコンジャンクション領域４０から第１サブワードライン制御信号（ＰＸＩＤ）及び第２サブワードライン制御信号（ＰＸＩＢ）が発生する。
サブワードライン駆動器（ＳＷＤ）のサブワードライン駆動回路は、メインワードデコーダ５０から発生したメインワードライン駆動信号（ＮＥＷＩ）、第１サブワードライン制御信号（ＰＸＩＤ）、第２サブワードライン制御信号（ＰＸＩＢ）に基づいてワードライン駆動信号（ＷＬＩ）を発生させる。
サブアレイ１０は、ワードライン駆動信号（ＰＸＩ）に応答して動作する。
図３を参照すると、サブワードライン駆動回路は、ＰＭＯＳトランジスター（ＭＰ）、第１ＮＭＯＳトランジスター（ＭＮ１）及び第２ＮＭＯＳトランジスター（ＭＮ２）を含む。
ＰＭＯＳトランジスター（ＭＰ）は、メインワードライン駆動信号（ＮＷＥＩ）が印加されるゲート、第１サブワードライン制御信号（ＰＸＩＤ）が印加されるソース、及びノード（ＮＤ）に接続されたドレインを有する。
第１ＮＭＯＳトランジスター（ＭＮ１）は、メインワードライン駆動信号（ＮＷＥＩ）が印加されるゲート、ノード（ＮＤ）に接続されたドレイン、及び接地（ＶＳＳ）に接続されたソースを有する。
第２ＮＭＯＳトランジスター（ＭＮ２）は、第２サブワードライン制御信号（ＰＸＩＢ）が印加されるゲート、ノード（ＮＤ）に接続されたドレイン、及び接地（ＶＳＳ）に接続されたソースを有する。
ノード（ＮＤ）は、ワードライン（ＷＬＩ）に電気的に接続される。
以下では、半導体装置をＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子のサブワードライン駆動器として例示的に説明する。
しかし、本発明において半導体装置は、ＤＲＡＭのサブワードライン駆動器に限定されない。
図４は、本発明の実施形態に係る半導体装置のサブワードライン駆動器を説明するためのレイアウト図である。
本発明の実施形態に係る半導体装置のサブワードライン駆動器ＳＷＤは、第１〜第４アクティブ領域（１０１、１０３、１０５、１０７）と、素子分離膜３００、ゲート構造体２００を含む。
第１〜第４アクティブ領域（１０１、１０３、１０５、１０７）は、図７及び図８の基板１００の一部であり得る。
第１〜第４アクティブ領域（１０１、１０３、１０５、１０７）は、後述する素子分離膜３００によって定義される。
すなわち、素子分離膜３００によって第１〜第４アクティブ領域（１０１、１０３、１０５、１０７）は、互いに離隔する。
つまり、図４に示すように、平面方向から見ると第１〜第４アクティブ領域（１０１、１０３、１０５、１０７）とこれをそれぞれ分離させる素子分離膜３００によって、全体の領域が区分される。
第１〜第４アクティブ領域（１０１、１０３、１０５、１０７）は、第１方向Ｘ１にそれぞれ延長される。
この時、「第１方向Ｘ１に延長される」とは、第１方向に延長する長辺を有しているという意味である。
これは、第１方向Ｘ１の辺の長さが第１方向Ｘ１と交差する第２方向Ｙ１の辺の長さよりも長いという意味である。
すなわち、第１〜第４アクティブ領域（１０１、１０３、１０５、１０７）は、第１方向Ｘ１に延長する長辺を有し、第２方向Ｙ１に延長する短辺を有する。
第１〜第４アクティブ領域（１０１、１０３、１０５、１０７）は、互いに第２方向Ｙ１に離隔している。
この時、第２方向Ｙ１は第１方向Ｘ１と交差する方向である。
すなわち、第２方向Ｙ１は、第１方向Ｘ１と平行でない方向であり、具体的には、第２方向Ｙ１は第１方向Ｘ１と互いに直交する方向であり得るが、これに制限されるものではない。
第１アクティブ領域１０１は、第２方向Ｙ１で第２アクティブ領域１０３と第３アクティブ領域１０５との間に位置する。
第３アクティブ領域１０５は、第２方向Ｙ１で第１アクティブ領域１０１と第４アクティブ領域１０７との間に位置する。
したがって、第２方向Ｙ１を基準とする時、第２アクティブ領域１０３、第１アクティブ領域１０１、第３アクティブ領域１０５、及び第４アクティブ領域１０７の順序で配置される。
この時、第１アクティブ領域１０１と第２アクティブ領域１０３とは、第１間隔（Ｗ１）だけ互いに離隔する。
第１アクティブ領域１０１と第３アクティブ領域１０５とは、第２間隔（Ｗ２）だけ互いに離隔する。
第３アクティブ領域１０５と第４アクティブ領域１０７とは、第３間隔（Ｗ３）だけ互いに離隔する。
この時、第１間隔（Ｗ１）は第２間隔（Ｗ２）より狭くてもよく、第３間隔（Ｗ３）も第２間隔（Ｗ２）より狭くてもよい。
第１アクティブ領域１０１と第２アクティブ領域１０３は、第２方向Ｙ１で互いに完全にオーバーラップし得る位置関係にあると言える。
（ここで言う「オーバーラップし得る位置関係」とは、一方／他方を他方／一方に平行移動（例えば第２方向）させたと仮定した時、重なり合う位置関係のことを言う。以下、同様。）
すなわち、図に示した通り、第１アクティブ領域１０１の第１方向Ｘ１の下端部と第２アクティブ領域１０３の第１方向Ｘ１の下端部とが、互いに同じレベル（水平位置）に配置される。
図に示してはいないが、第１アクティブ領域１０１及び第２アクティブ領域１０３の第１方向Ｘ１の上端部も互いに同じレベルに配置される。
同様に、第３アクティブ領域１０５と第４アクティブ領域１０７は、第２方向Ｙ１で互いに完全にオーバーラップし得る位置関係にあると言える。
すなわち、図に示した通り、第３アクティブ領域１０５の第１方向Ｘ１の下端部と第４アクティブ領域１０７の第１方向Ｘ１の上端部とが互いに同じレベルに配置される。
図に示してはいないが、第３アクティブ領域１０５及び第４アクティブ領域１０７の第１方向Ｘ１の上端部も互いに同じレベルに配置される。
これとは異なり、第１アクティブ領域１０１と第３アクティブ領域１０５は、第２方向Ｙ１で一部のみがオーバーラップし得る位置関係にあると言える。
（ここで言う「一部のみがオーバーラップし得る位置関係」とは、一方／他方を他方／一方に平行移動（例えば第２方向）させたと仮定した時、一部のみが重なり合う位置関係のことを言う。以下、同様。）
すなわち、第１方向Ｘ１で第１アクティブ領域１０１の下端部が第３アクティブ領域１０５の下端部より高く配置され、第１アクティブ領域１０１の上端部が第３アクティブ領域１０５の上端部より高く配置される。
すなわち、第１アクティブ領域１０１及び第３アクティブ領域１０５は、第１方向Ｘ１にオフセット（ｏｆｆｓｅｔ）するようにずれて配置される。
もちろん、その反対に、第１アクティブ領域１０１が第１方向Ｘ１を基準としてさらに下へずれて配置することも可能である。
図５は、図４のアクティブ領域の配置を説明するためのレイアウト図である。
図５を参照すると、便宜上、図４でゲート構造体２００を除去し、図４で説明していない他のアクティブ領域を追加して、第１〜第４アクティブ領域（１０１、１０３、１０５、１０７）の配置を詳しく説明する。
第１〜第４アクティブ領域（１０１、１０３、１０５、１０７）はそれぞれ、第１〜第４ソースコンタクト（１１１、１１３、１２５、１２７）及び第１〜第４ドレインコンタクト（１２１、１２３、１１５、１１７）を内部に含む。
具体的には、第１アクティブ領域１０１には第１ソースコンタクト１１１と第１ドレインコンタクト１２１が形成され、第２アクティブ領域１０３には第２ソースコンタクト１１３と第２ドレインコンタクト１２３が形成され、第３アクティブ領域１０５には第３ソースコンタクト１２５と第３ドレインコンタクト１１５が形成され、第４アクティブ領域１０７には第４ソースコンタクト１２７と第４ドレインコンタクト１１７が形成される。
第１アクティブ領域１０１では、第１方向Ｘ１で第１ソースコンタクト１１１と第１ドレインコンタクト１２１が図面において上から下の方向に形成され、第２アクティブ領域１０３では、第１方向Ｘ１で第２ソースコンタクト１１３と第２ドレインコンタクト１２３が図面において上から下の方向に形成される。
すなわち、第１アクティブ領域１０１と第２アクティブ領域１０３は、第１ソースコンタクト１１１と第１ドレインコンタクト１２１と、第２ソースコンタクト１１３と第２ドレインコンタクト１２３の配置方向が互いに同じである。
第３アクティブ領域１０５では、第１方向Ｘ１で第３ソースコンタクト１２５と第３ドレインコンタクト１１５が図面において下から上の方向に形成され、第４アクティブ領域１０７では、第１方向Ｘ１で第４ソースコンタクト１２７と第４ドレインコンタクト１１７が図面において下から上の方向に形成される。
すなわち、第３アクティブ領域１０５と第４アクティブ領域１０７は、第３ソースコンタクト１２５と第３ドレインコンタクト１１５と、第４ソースコンタクト１２７と第４ドレインコンタクト１１７の配置方向が互いに同じである。
一方、第１アクティブ領域１０１と第３アクティブ領域１０５は、第１ソースコンタクト１１１と第１ドレインコンタクト１２１の配置方向と、第３ソースコンタクト１２５と第３ドレインコンタクト１１５の配置方向とが互いに反対方向である。
したがって、第１方向Ｘ１を基準として上から下の方向に見た時、第１アクティブ領域１０１は第１ソースコンタクト１１１が第１ドレインコンタクト１２１に比べて先に配置されるが、第３アクティブ領域１０５は第３ドレインコンタクト１１５が第３ソースコンタクト１２５に比べて先に配置される。
前述したように、第１アクティブ領域１０１と第３アクティブ領域１０５とが互いにずれて配置されるので、第１アクティブ領域１０１の第１ソースコンタクト１１１及び第１ドレインコンタクト１２１は第３アクティブ領域１０５の第３ソースコンタクト１２５及び第３ドレインコンタクト１１５とも互いにずれて配置される。
図４及び図５を参照すると、第１方向Ｘ１を基準として上から下に降りてくる方向で第１ソースコンタクト１１１、第３ドレインコンタクト１１５、第１ドレインコンタクト１２１及び第３ソースコンタクト１２５の順序でコンタクトが配置される。
第１アクティブ領域１０１において、第１ソースコンタクト１１１と第１ドレインコンタクト１２１との間の領域を第１間領域１０１ａと定義することができる。
同様に、第２アクティブ領域１０３において、第２ソースコンタクト１１３と第２ドレインコンタクト１２３との間の領域を第２間領域１０３ａと定義し、第３アクティブ領域１０５において、第３ソースコンタクト１２５と第３ドレインコンタクト１１５との間の領域を第３間領域１０５ａと定義し、第４アクティブ領域１０７において、第４ソースコンタクト１２７と第４ドレインコンタクト１１７との間の領域を第４間領域１０７ａと定義することができる。
第１間領域１０１ａと第２間領域１０３ａは、第２方向Ｙ１で完全にオーバーラップし得る位置関係にあると言える。
すなわち、第１間領域１０１ａと第２間領域１０３ａとが第２方向Ｙ１で完全に水平位置で並列して整列し得る。
これは、第１ソースコンタクト１１１、第２ソースコンタクト１１３、第１ドレインコンタクト１２１及び第２ドレインコンタクト１２３が第１アクティブ領域１０１及び第２アクティブ領域１０３で互いに水平位置で並列して整列することに起因し得る。
同様に、第３間領域１０５ａと第４間領域１０７ａは、第２方向Ｙ１で完全にオーバーラップし得る位置関係にあると言える。
すなわち、第３間領域１０５ａと第４間領域１０７ａとが第２方向Ｙ１で完全に水平位置で並列して整列し得る。
これは、第３ソースコンタクト１２５、第４ソースコンタクト１２７、第３ドレインコンタクト１１５及び第４ドレインコンタクト１１７が第３アクティブ領域１０５及び第４アクティブ領域１０７で互いに水平位置で並列して整列することに起因し得る。
これとは異なり、第１間領域１０１ａと第３間領域１０５ａは、第２方向Ｙ１で一部のみがオーバーラップするような位置関係にあると言える。
すなわち、第１間領域１０１ａと第３間領域１０５ａが第１方向Ｘ１でオフセットを有するようにずれる。
これは、第１ソースコンタクト１１１、第３ソースコンタクト１２５、第１ドレインコンタクト１２１及び第３ドレインコンタクト１１５が第１アクティブ領域１０１及び第３アクティブ領域１０５で互いに水平位置関係がずれて配置されることに起因し得る。
第５〜第８アクティブ領域（１５１、１５３、１５５、１５７）は、第１〜第４アクティブ領域（１０１、１０３、１０５、１０７）からそれぞれ第１方向Ｘ１に離隔して配置される。
図４では便宜上、図に示していないが、図５では説明のために図に示した。
具体的には、第５アクティブ領域１５１は第１アクティブ領域１０１の第１方向Ｘ１上の下に位置し、第６アクティブ領域１５３は第２アクティブ領域１０３の第１方向Ｘ１上の下に位置する。
第５アクティブ領域１５１及び第６アクティブ領域１５３は、第１アクティブ領域１０１と第２アクティブ領域１０３の配置のように、第２方向Ｙ１で完全にオーバーラップするような形状及び位置関係で配置される。
また、第５アクティブ領域１５１及び第６アクティブ領域１５３は、第３アクティブ領域１０５及び第４アクティブ領域１０７と第２方向Ｙ１で一部のみがオーバーラップするような位置関係に配置される。
同様に、第７アクティブ領域１５５は第３アクティブ領域１０５の第１方向Ｘ１上の上に位置し、第８アクティブ領域１５７は第４アクティブ領域１０７の第１方向Ｘ１上の上に位置する。
第７アクティブ領域１５５及び第８アクティブ領域１５７は、第３アクティブ領域１０５と第４アクティブ領域１０７の配置のように、第２方向Ｙ１で完全にオーバーラップするような形状及び位置関係で配置される。
また、第７アクティブ領域１５５及び第８アクティブ領域１５７は、第１アクティブ領域１０１及び第２アクティブ領域１０３と第２方向Ｙ１で一部のみがオーバーラップするような位置関係で配置される。
このように、アクティブ領域をずらした配置によって上位層に形成される配線の空間マージンを最大に確保することができる。
すなわち、ソースコンタクト及びドレインコンタクトが接続される上位配線の配置において、図に示したように、第１〜第４ドレインコンタクト（１２１、１２３、１１５、１１７）が第２方向Ｙ１に延長される上位配線と接続が容易であるように配置されるため、全体的な半導体装置の集積度を高めることができる。
すなわち、互いにずれて配置されるアクティブ領域の配置と、第１アクティブ領域１０１と第３アクティブ領域１０５のそれぞれのソース／ドレインコンタクトが互いに反対の順序で交差して配置されることによって、ドレインコンタクト間の第１方向Ｘ１上の間隔が縮小するため、上位配線との接続が非常に容易となり得る。
本発明の他の実施形態では、ドレインコンタクトの代わりにソースコンタクト間の間隔が縮小するように配置してもよい。
再び、図４を参照すると、第１アクティブ領域１０１は、第１ソース領域１３１及び第１ドレイン領域１４１を含む。
第１ソース領域１３１と第１ドレイン領域１４１は、ゲート構造体２００を基準として互いに反対方向に位置する。
例えば、図に示した通り、ゲート構造体２００の上側の部分が第１ソース領域１３１であり、下側の部分が第１ドレイン領域１４１である。
同様に、第２アクティブ領域１０３は、第２ソース領域１３３及び第２ドレイン領域１４３を含む。
第２ソース領域１３３と第２ドレイン領域１４３は、ゲート構造体２００を基準として互いに反対方向に位置する。
例えば、図に示した通り、ゲート構造体２００の上側の部分が第２ソース領域１３３であり、下側の部分が第２ドレイン領域１４３である。
すなわち、第１アクティブ領域１０１と第２アクティブ領域１０３はソース／ドレイン領域の配置が互いに同じである。
第３アクティブ領域１０５は、第３ソース領域１３５及び第３ドレイン領域１４５を含む。
第３ソース領域１３５と第３ドレイン領域１４５は、ゲート構造体２００を基準として互いに反対方向に位置する。
例えば、図に示した通り、ゲート構造体２００の下側の部分が第３ソース領域１３５であり、上側の部分が第３ドレイン領域１４５である。
同様に、第４アクティブ領域１０７は、第４ソース領域１３７及び第４ドレイン領域１４７を含む。
第４ソース領域１３７と第４ドレイン領域１４７は、ゲート構造体２００を基準として互いに反対方向に位置する。
例えば、図に示した通り、ゲート構造体２００の下側の部分が第４ソース領域１３７であり、上側の部分が第４ドレイン領域１４７である。
すなわち、第３アクティブ領域１０５と第４アクティブ領域１０７はソース／ドレイン領域の配置が互いに同じである。
第１アクティブ領域１０１と第２アクティブ領域１０３のソース／ドレインの配置と、第３アクティブ領域１０５と第４アクティブ領域１０７のソース／ドレインの配置とは互いに反対である。
すなわち、ゲート構造体２００を基準として第１ソース領域１３１、第２ソース領域１３３、第３ドレイン領域１４５及び第４ドレイン領域１４７が上側に形成され、第１ドレイン領域１４１、第２ドレイン領域１４３、第３ソース領域１３５及び第４ソース領域１３７が下側に形成される。
第１ソース領域１３１では第１ソースコンタクト１１１が形成され、第１ドレイン領域１４１では第１ドレインコンタクト１２１が形成される。
第２ソース領域１３３では第２ソースコンタクト１１３が形成され、第２ドレイン領域１４３では第２ドレインコンタクト１２３が形成される。
第３ソース領域１３５では第３ソースコンタクト１２５が形成され、第３ドレイン領域１４５では第３ドレインコンタクト１１５が形成される。
第４ソース領域１３７では第４ソースコンタクト１２７が形成され、第４ドレイン領域１４７では第４ドレインコンタクト１１７が形成される。
ソースコンタクト及びドレインコンタクトは、上部配線と接触して電気的に接続される。
この時、第１〜第４ソースコンタクト（１１１、１１３、１２５、１２７）のそれぞれの第２方向Ｙ１の長さは、第１〜第４ドレインコンタクト（１２１、１２３、１１５、１１７）の第２方向Ｙ１の長さより長くてもよい。
本発明の実施形態に係る半導体装置は、ソースコンタクトがドレインコンタクトよりも長いため、オン（ｏｎ）電流を増加させることができ、動作性能が最大化し得る。
ただし、これに制限されず、本発明の他の実施形態に係る半導体装置は、ソースコンタクトがドレインコンタクトと同じ長さを有してもよい。
図６は、図４のゲート構造体を説明するためのレイアウト図である。
便宜上、図６はアクティブ領域を除いてゲート構造体だけを示した。
図４及び図６を参照すると、ゲート構造体２００は、第１部分２０１、第２部分２０２及び第３部分２０３を含む。
ゲート構造体２００は、第２方向Ｙ１に延長し、第２方向Ｙ１に延長する領域は、第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３に分けられる。
図４を参照すると、第１領域Ｒ１は第１アクティブ領域１０１及び第２アクティブ領域１０３が形成される領域であり、第２領域Ｒ２は第１アクティブ領域１０１及び第３アクティブ領域１０５が形成される領域であり、第３領域Ｒ３は第３アクティブ領域１０５及び第４アクティブ領域１０７が形成される領域である。
第１部分２０１は第１領域Ｒ１に形成される。
第１部分２０１は、第１アクティブ領域１０１及び第２アクティブ領域１０３上に形成される。
第１部分２０１は第１方向Ｘ１に第１幅ｄ１を有するが、第１幅ｄ１より大きな第４幅ｄ４を有する第１突出部２０１ａを複数個有する。
図４を参照すると、第１突出部２０１ａは、第１ドレイン領域１４１及び第２ドレイン領域１４３の方向に突出して第１ドレインコンタクト１２１及び第２ドレインコンタクト１２３を取り囲む形状を有する。
第１突出部２０１ａは、第１アクティブ領域１０１及び第２アクティブ領域１０３を取り囲んでいる素子分離膜３００上に形成される。
これを通じて、第１突出部２０１ａは、本発明の実施形態に係る半導体装置が動作中に、素子分離膜３００またはゲート絶縁膜２１０に電子がトラップされる現象を最小化することができる。
これを通じて、ＨＥＩＰ現象を減少させて半導体装置の動作性能を向上させることができる。
これによってオフ（ｏｆｆ）状態の漏洩電流も減少され得る。
図６を参照すると、第２部分２０２は第３領域Ｒ３に形成される。
第２部分２０２は、第３アクティブ領域１０５及び第４アクティブ領域１０７上に形成される。
第２部分２０２は、第１方向Ｘ１に第２幅ｄ２を有するが、第２幅ｄ２より大きな第５幅ｄ５を有する第２突出部２０２ａを複数個有する。
図４を参照すると、第２突出部２０２ａは、第３ドレイン領域１４５及び第４ドレイン領域１４７方向に突出して第３ドレインコンタクト１１５及び第４ドレインコンタクト１１７を取り囲む形状を有する。
第２突出部２０２ａは、第３アクティブ領域１０５及び第４アクティブ領域１０７を取り囲んでいる素子分離膜３００上に形成される。
これを通じて、第２突出部２０２ａは、本発明の実施形態に係る半導体装置が動作中に、素子分離膜３００またはゲート絶縁膜２１０に電子がトラップされる現象を最小化することができる。
これを通じて、ＨＥＩＰ現象を減少させて半導体装置の動作性能を向上させることができる。
これによってオフ（ｏｆｆ）状態の漏洩電流も減少され得る。
前述したソース／ドレイン領域の交差配置によって、第１突出部２０１ａ及び第２突出部２０２ａの突出方向は互いに反対方向である。
このような突出部を含むゲート構造体２００の第１方向Ｘ１の幅を効率的に存在させるために、第１部分２０１と第２部分２０２は第１方向Ｘ１で互いにずれて配置される。
すなわち、第２方向Ｙ１で第１突出部２０１ａを除いた第１部分２０１と第２突出部２０２ａを除いた第２部分２０２は互いに一部のみがオーバーラップし得る位置関係にある。
第３部分２０３は第２領域Ｒ２に位置する。
図４を参照すると、第３部分２０３は、第１アクティブ領域１０１及び第３アクティブ領域１０５上に形成される。
第３部分２０３は、第１部分２０１と第２部分２０２とが互いに連結される部分である。
第３部分２０３は、第１方向Ｘ１に第３幅ｄ３を有し得る。
第３幅ｄ３は、第１幅ｄ１及び第２幅ｄ２より大きくてもよい。
第３幅ｄ３は、第４幅ｄ４及び第５幅ｄ５より大きくてもよい。
ただし、これに制限されるものではない。すなわち、第３幅ｄ３は第４幅ｄ４及び第５幅ｄ５より小さくてもよい。
第１部分２０１と第２部分２０２は、第２方向Ｙ１に第４間隔（Ｗ４）だけ離隔しており、これはすなわち、第３部分２０３の第２方向Ｙ１の幅と同じである。
第４間隔（Ｗ４）は第２間隔（Ｗ２）よりは大きくてもよい。
図７は、図４のＡ−Ａ’線に沿った断面図である。
図７は、第４アクティブ領域１０７の断面だけを示しているが、第１アクティブ領域１０１、第２アクティブ領域１０３、及び第３アクティブ領域１０５の断面もこれと同じであり得る。
したがって、便宜上、第４アクティブ領域１０７の断面を利用して本発明の実施形態に係る半導体装置を説明する。
図４及び図７を参照すると、本発明の実施形態に係る半導体装置は基板１００をさらに含む。
基板１００は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＧａＡｓ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、及びＩｎＰからなる群から選択される一つ以上の半導体材料からなり得る。
また、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を使ってもよい。
図４を参照すると、基板１００は、内部に第１〜第４アクティブ領域（１０１、１０３、１０５、１０７）を含み、第１〜第４アクティブ領域（１０１、１０３、１０５、１０７）を定義する素子分離膜３００を含む。
すなわち、素子分離膜３００は基板１００をエッチングして埋め立てる（埋め込まれる）形態で形成され、第１〜第４アクティブ領域（１０１、１０３、１０５、１０７）は素子分離膜３００がエッチングされる時、エッチングされない残りの部分であり得る。
基板１００上にゲート構造体２００が形成される。
ゲート構造体２００は複数の層が積層された構造であり得る。
具体的には、ゲート構造体２００は、ゲート絶縁膜２１０、第１導電膜２２０、バリア膜２３０、第２導電膜２４０、及びキャッピング膜２５０を含む。
ゲート絶縁膜２１０は、基板１００上に基板１００の上面に沿って形成される。
ゲート絶縁膜２１０は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜の内の少なくとも一つを含むことができる。ただし、これに制限されるものではない。
第１導電膜２２０は、ゲート絶縁膜２１０上に形成される。
第１導電膜２２０は、導電体を含む。
例えば、第１導電膜２２０はポリシリコンを含むことができる。ただし、これに制限されるものではない。
バリア膜２３０は、第１導電膜２２０上に形成される。
バリア膜２３０は、酸素の拡散防止や仕事関数の調節などの役割をする。
バリア膜２３０は、ＴｉＮ、ＴａＮなどの導電体を含み得る。
ただし、これに制限されるものではない。
第２導電膜２４０は、バリア膜２３０上に形成される。
第２導電膜２４０は、タングステン（Ｗ）を含むことができる。
ただし、これに制限されるものではない。
キャッピング膜２５０は、第２導電膜２４０上に形成される。
キャッピング膜２５０は、例えば、シリコン窒化膜を含むことができるが、これに制限されるものではない。
ゲート構造体２００は、前述した複数の層が積層された構造であり得る。
スペーサー２６０は、ゲート構造体２００の側面に形成される。
スペーサー２６０は例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン酸炭窒化物（ＳｉＯＣＮ）、及びこれらの組み合わせのうち少なくとも一つを含むことができる。
ただし、これに制限されるものではない。
第４ソース領域１３７及び第４ドレイン領域１４７は、ゲート構造体２００の両側にそれぞれ形成される。
第４ソース領域１３７及び第４ドレイン領域１４７は、ゲート構造体２００を基準として互いに反対方向に形成される。
第１層間絶縁膜１６０は、ゲート構造体２００、スペーサー２６０、第４ソース領域１３７及び第４ドレイン領域１４７を覆う。
第１層間絶縁膜１６０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及びシリコン酸化物よりも誘電率が低い低誘電率物質の内の少なくとも一つを含むことができる。
第４ドレインコンタクト１１７は、第１層間絶縁膜１６０を第３方向Ｚ１に貫いて第４ドレイン領域１４７と接する。
第４ドレインコンタクト１１７は、第４ドレイン領域１４７を上部配線と電気的に接続する。
第２層間絶縁膜１６５は、第１層間絶縁膜１６０上に形成される。
第２層間絶縁膜１６５は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及びシリコン酸化物よりも誘電率が低い低誘電率物質の内の少なくとも一つを含むことができる。
第４ソースコンタクト１２７は、第１層間絶縁膜１６０及び第２層間絶縁膜１６５を第３方向Ｚ１に貫いて第４ソース領域１３７と接する。
第４ソースコンタクト１２７は、第４ソース領域１３７を上部配線と電気的に接続する。
図７では、第４ソースコンタクト１２７が第１層間絶縁膜１６０及び第２層間絶縁膜１６５を貫いて相対的により高い上面を有するように形成され、第４ドレインコンタクト１１７が第１層間絶縁膜１６０を貫いて相対的により低い上面を有するように形成したが、これに制限されるものではない。
本発明の他の実施形態に係る半導体装置では、目的及び工程によってソースコンタクト及びドレインコンタクトの高さが変更され得る。
図８は、図４のＢ−Ｂ’線、Ｃ−Ｃ’線、及びＤ−Ｄ’線に沿った断面図である。
図４及び図８を参照すると、素子分離膜３００は、第１素子分離膜３１０、第２素子分離膜３２０、及び第３素子分離膜３３０を含む。
第１素子分離膜３１０は、第１アクティブ領域１０１と第２アクティブ領域１０３との間に位置する。
第２素子分離膜３２０は、第１アクティブ領域１０１と第３アクティブ領域１０５との間に位置する。
第３素子分離膜３３０は、第３アクティブ領域１０５と第４アクティブ領域１０７との間に位置する。
第１素子分離膜３１０は、第１間隔（Ｗ１）を幅とし、第２素子分離膜３２０は第２間隔（Ｗ２）を幅とする。
第３素子分離膜３３０は、第３間隔（Ｗ３）を幅とする。
この時、第２間隔（Ｗ２）は第１間隔（Ｗ１）及び第３間隔（Ｗ３）より大きくてもよい。
第１素子分離膜３１０及び第３素子分離膜３３０は二重構造である。
これに反して、第２素子分離膜３２０は三重構造である。
具体的には、第１素子分離膜３１０は、第１素子分離膜ライナー３１１及び第１素子分離膜絶縁膜３１３を含む。
この時、第１素子分離膜ライナー３１１は素子分離膜トレンチの内面に沿って形成され、その上に第１素子分離膜絶縁膜３１３が形成されて素子分離膜トレンチを完全に満たす。
第３素子分離膜３３０は、第３素子分離膜ライナー３３１及び第３素子分離膜絶縁膜３３３を含む。
この時、第３素子分離膜ライナー３３１は素子分離膜トレンチの内面に沿って形成され、その上に第３素子分離膜絶縁膜３３３が形成されて素子分離膜トレンチを完全に満たす。
第２素子分離膜３２０は、第２素子分離膜内側ライナー３２３、第２素子分離膜外側ライナー３２１、及び第２素子分離膜絶縁膜３２５を含む。
この時、第２素子分離膜内側ライナー３２３は素子分離膜トレンチの内面に沿って形成され、その上に第２素子分離膜外側ライナー３２１が第２素子分離膜内側ライナー３２３の上面に沿って形成され、その上に第２素子分離膜絶縁膜３２５が形成されて素子分離膜トレンチを完全に満たす。
この時、第１素子分離膜ライナー３１１、第２素子分離膜内側ライナー３２３、及び第３素子分離膜ライナー３３１は、いずれも同じ物質を含み得る。
例えば、第１素子分離膜ライナー３１１、第２素子分離膜内側ライナー３２３、及び第３素子分離膜ライナー３３１は、いずれもシリコン酸化膜を含むことができる。
第１素子分離膜絶縁膜３１３、第２素子分離膜外側ライナー３２１、及び第３素子分離膜絶縁膜３３３は、いずれも同じ物質を含み得る。
例えば、第１素子分離膜絶縁膜３１３、第２素子分離膜外側ライナー３２１、及び第３素子分離膜絶縁膜３３３は、いずれもシリコン窒化膜を含むことができる。
第２素子分離膜絶縁膜３２５は、例えば、シリコン酸化膜を含み得る。
第２素子分離膜絶縁膜３２５は、第１素子分離膜ライナー３１１、第２素子分離膜内側ライナー３２３、及び第３素子分離膜ライナー３３１と特性（ストレス、蒸着方法などが）が同一であるシリコン酸化膜であってもよく、異なる特性を有するシリコン酸化膜であってもよい。
素子分離膜３００、第１〜第４アクティブ領域（１０１、１０３、１０５、１０７）上には、ゲート構造体２００が形成される。
具体的には、ゲート絶縁膜２１０、第１導電膜２２０、バリア膜２３０、第２導電膜２４０、及びキャッピング膜２５０が順次に積層される。
第１層間絶縁膜１６０は、キャッピング膜２５０上に形成され、第２層間絶縁膜１６５は第１層間絶縁膜１６０上に形成される。
図９は、本発明の実施形態に係る半導体装置のサブワードライン駆動器を説明するために、第１及び第２ライナーを表示したレイアウト図である。
図９は、図４で省略した第１ライナーＬ１及び第２ライナーＬ２を追加して表示し詳しく説明する。
すなわち、図４及び図９は、それぞれ異なる実施形態ではなく、説明の便宜のために構成要素を選択的に表示した図である。
図８及び図９を参照すると、第１〜第４アクティブ領域（１０１、１０３、１０５、１０７）の周辺を取り囲んで第１ライナーＬ１及び第２ライナーＬ２が形成される。
この時、図９の第１ライナーＬ１はシリコン酸化膜を含み、第２ライナーＬ２はシリコン窒化膜を含む。
すなわち、図９の第１ライナーＬ１は、図８の第１素子分離膜ライナー３１１、第２素子分離膜内側ライナー３２３、及び第３素子分離膜ライナー３３１を意味し得る。
また、図９の第２ライナーＬ２は、図８の第１素子分離膜絶縁膜３１３、第２素子分離膜外側ライナー３２１及び第３素子分離膜絶縁膜３３３を意味し得る。
すなわち、第１素子分離膜絶縁膜３１３、第２素子分離膜外側ライナー３２１、及び第３素子分離膜絶縁膜３３３も第２ライナーＬ２であって、一部の区間では互いに連結し、一部の区間では離隔する。
具体的には、第１素子分離膜３１０及び第３素子分離膜３３０では第２ライナーが互いに連結された一体として形成されるが、第２素子分離膜３２０では互いに離隔する。
もちろん、図８に示したように、下部レベルでは、いずれも互いに連結される。
第１素子分離膜３１０及び第３素子分離膜３３０では第１間隔（Ｗ１）及び第３間隔（Ｗ３）の相対的に狭い間隔によって、三重構造ではない二重構造で素子分離膜３００が形成される。
これに反して、第２素子分離膜３２０では相対的に広い第２間隔（Ｗ２）によって、三重構造となり得る。
第１素子分離膜３１０と第３素子分離膜３３０の場合、シリコン窒化膜である第２ライナーＬ２が一体化してトレンチの両側の壁で表面が互いに連結されるので、ＨＥＩＰが発生する可能性がある。
すなわち、第１アクティブ領域１０１と第２アクティブ領域１０３の動作による電子が、第２ライナーＬ２すなわち、第１素子分離膜ライナー３１１にトラップされてオフ（ｏｆｆ）時に漏洩電流が発生し得る。
同様に、第３アクティブ領域１０５と第４アクティブ領域１０７の動作による電子が、第２ライナーＬ２すなわち、第３素子分離膜ライナー３３１にトラップされてオフ（ｏｆｆ）時に漏洩電流が発生し得る。
これに反して、第１アクティブ領域１０１と第３アクティブ領域１０５は互いに広く離隔し、第２ライナーＬ２すなわち、第２素子分離膜外側ライナー３２１の間に第２素子分離膜絶縁膜３２５が形成されてトラップされた電子が伝送されないので、ＨＥＩＰが緩和して漏洩電流が減少され得る。
これを通じて、本発明の実施形態に係る半導体装置の動作性能が飛躍的に向上し得る。
特に、アクティブ領域がずれて形成されている第１アクティブ領域１０１と第３アクティブ領域１０５との間では、第１ドレイン領域１４１と第３ドレイン領域１４５との間の距離が非常に近くなることによって、ＨＥＩＰの漏洩電流の発生現象がさらに致命的に作用し得るため、第２間隔（Ｗ２）を相対的に広くしてＨＥＩＰによる劣化を減少させて、半導体装置の効率を最大化させることができる。
ひいては、第１素子分離膜３１０及び第３素子分離膜３３０の領域においては、各アクティブ領域のソース／ドレイン領域の間の距離が相対的に遠く位置するため、強いて第１間隔（Ｗ１）及び第３間隔（Ｗ３）を広くして全体の集積度を低くしなくても漏洩電流が大きくないため、半導体装置の動作性能を最適化させることができる。
したがって、本発明の実施形態に係る半導体装置は、アクティブ領域をずれて配置して上部配線の空間マージンを最大限に確保し、ずれているアクティブ領域間の間隔をそうでないアクティブ領域間の間隔よりも相対的に広くして、ＨＥＩＰによる漏洩電流を最小化させることができる。
これを通じて、半導体装置の動作性能を飛躍的に高めることができる。
以下、図１０を参照して、本発明の実施形態に係る半導体装置を説明する。
前述した実施形態と重複する部分は省略、又は簡略化することとする。
図１０は、本発明の実施形態に係る半導体装置のゲート構造体を説明するためのレイアウト図である。
図１０を参照すると、第１突出部２０１ａは、第１アクティブ領域１０１及び第２アクティブ領域１０３の間には位置せず、第２アクティブ領域１０３の外郭部分にのみ形成され得る。
同様に、第２突出部２０２ａも第３アクティブ領域１０５及び第４アクティブ領域１０７の間には位置せず、第４アクティブ領域１０７の外郭部分にのみ形成される。
すなわち、第１素子分離膜３１０及び第３素子分離膜３３０の場合には、ソース／ドレイン領域が同じ方向に配置されてＨＥＩＰによる漏洩電流が大きくないため、第１突出部２０１ａ及び第２突出部２０２ａが省略できる。
以下、図１１を参照して、本発明の実施形態に係る半導体装置を説明する。
前述した実施形態と重複する部分は省略、又は簡略化することとする。
図１１は、本発明の他の実施形態に係る半導体装置のゲート構造体を説明するためのレイアウト図である。
図１１を参照すると、本発明の実施形態に係る半導体装置のゲート構造体２００は、図６の第１突出部２０１ａ及び第２突出部２０２ａがなく、第２方向Ｙ１に延びた部分だけを含む。
これは、第１アクティブ領域１０１及び第３アクティブ領域１０５でのＨＥＩＰによる漏洩電流の発生を抑制する第３部分２０３を含みさえすれば、第１素子分離膜３１０及び第２素子分離膜３２０ではソース／ドレイン領域が同じ方向に配置されてＨＥＩＰによる漏洩電流が大きくないため、第１突出部２０１ａ及び第２突出部２０２ａが不要となり得、したがって、第１〜第４ドレインコンタクト（１２１、１２３、１１５、１１７）の空間マージンを広く有することができる。
これに伴い、半導体装置の製造方法の工程の難易度も低くなり、半導体装置の集積度も高く形成することができる。
以下、図４、図８、図９及び図１２〜図１７を参照して、本発明の実施形態に係る半導体装置の製造方法を説明する。
前述した実施形態と重複する部分は省略、又は簡略化することとする。
図１２〜図１７は、本発明の実施形態に係る半導体装置の製造方法を説明するための中間段階の断面図である。
まず、図１２を参照すると、基板１００を提供する。
基板１００はＳｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＧａＡｓ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、及びＩｎＰからなる群から選択される一つ以上の半導体材料からなり得る。
また、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を使ってもよい。
次に、図１３を参照すると、第１〜第３トレンチ（Ｔ１、Ｔ２、Ｔ３）を形成して第１〜第４アクティブ領域（１０１、１０３、１０５、１０７）を定義する。
第１〜第３トレンチ（Ｔ１、Ｔ２、Ｔ３）は、基板１００をエッチングして形成される。
具体的には、第１トレンチＴ１は第１アクティブ領域１０１及び第２アクティブ領域１０３を互いに離隔させ、第２トレンチＴ２は第１アクティブ領域１０１及び第３アクティブ領域１０５を互いに離隔させ、第３トレンチＴ３は第３アクティブ領域１０５及び第４アクティブ領域１０７を互いに離隔させる。
第１トレンチＴ１は、第１間隔（Ｗ１）だけの第２方向Ｙ１の幅を有し、第２トレンチＴ２は第２間隔（Ｗ２）だけの第２方向Ｙ１の幅を有し、第３トレンチＴ３は第３間隔（Ｗ３）だけの第２方向Ｙ１の幅を有する。
この時、第２間隔（Ｗ２）は、第１間隔（Ｗ１）及び第３間隔（Ｗ３）より大きくてもよい。
この時、図４を参照すると、第１〜第３トレンチ（Ｔ１、Ｔ２、Ｔ３）は互いに連結されて一体に形成され得る（図４の素子分離膜３００の領域）。
次に、図１４を参照すると、第１プレライナー膜３０１を形成する。
第１プレライナー膜３０１は、第１〜第４アクティブ領域（１０１、１０３、１０５、１０７）の上面及び第１〜第３トレンチ（Ｔ１、Ｔ２、Ｔ３）の内壁に沿って形成される。
第１プレライナー膜３０１は、例えば、シリコン酸化膜を含むことができる。
次に、図１５を参照すると、第２プレライナー膜３０３を形成する。
第２プレライナー膜３０３は、第１プレライナー膜３０１の上面に沿って形成される。
この時、第１トレンチＴ１及び第３トレンチＴ３の場合、第２方向Ｙ１の間隔が相対的に狭いため、第２プレライナー膜３０３によって完全に埋め立てられる。
これに反して、第２トレンチＴ２は、第２方向Ｙ１の間隔が相対的に広いため、第２プレライナー膜３０３によっても完全に埋め立てられないこともある。
次に、図１６を参照すると、プレ絶縁膜３０５を形成する。
プレ絶縁膜３０５は、第２プレライナー膜３０３の上面に沿って形成される。
この時、第２トレンチＴ２も完全に埋め立てられる。
次に、図１７を参照すると、平坦化工程を通じて、素子分離膜３００を形成する。
すなわち、第１〜第３トレンチ（Ｔ１、Ｔ２、Ｔ３）を埋め立てた部分以外の部分がすべて除去されて、第１素子分離膜３１０、第２素子分離膜３２０、及び第３素子分離膜３３０がそれぞれ第１〜第３トレンチ（Ｔ１、Ｔ２、Ｔ３）内にのみ形成される。
もちろん、図９を参照すると、第１素子分離膜３１０、第２素子分離膜３２０、及び第３素子分離膜３３０は、いずれも連結されて一体に形成される。
この時、第１プレライナー膜３０１、第２プレライナー膜３０３、及びプレ絶縁膜３０５は、いずれも第１〜第４アクティブ領域（１０１、１０３、１０５、１０７）の表面上からは除去される。
これによって、第１プレライナー膜３０１は、図９の第１ライナーＬ１、すなわち、第１素子分離膜ライナー３１１、第２素子分離膜内側ライナー３２３、及び第３素子分離膜ライナー３３１を形成する。
第２プレライナー膜３０３は、第１素子分離膜絶縁膜３１３、第２素子分離膜外側ライナー３２１、及び第３素子分離膜絶縁膜３３３を形成する。
プレ絶縁膜３０５は、第２素子分離膜絶縁膜３２５を形成する。
そして再度、図８を参照すると、上述した構造物上に、ゲート構造体２００、第１層間絶縁膜１６０、及び第２層間絶縁膜１６５を形成する。
本発明の実施形態に係る半導体装置の製造方法は、第２トレンチＴ２を第１トレンチＴ１及び第３トレンチＴ３より広く形成することによって、ＨＥＩＰによる漏洩電流が最小化された半導体装置を提供することができる。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１０ サブアレイ
２０ 感知増幅領域
３０ サブワードライン駆動領域
４０ コンジャンクション領域
５０ メインワードデコーダ
１００ 基板
１０１、１０３、１０５、１０７ 第１〜第４アクティブ領域
１０１ａ、１０３ａ、１０５ａ、１０７ａ 第１〜第４間領域
１１１、１１３、１２５、１２７ 第１〜第４ソースコンタクト
１２１、１２３、１１５、１１７ 第１〜第４ドレインコンタクト
１３１、１３３、１３５、１３７ 第１〜第４ソース領域
１４１、１４３、１４５、１４７ 第１〜第４ドレイン領域
１５１、１５３、１５５、１５７ 第５〜第８アクティブ領域
１６０ 第１層間絶縁膜
１６５ 第２層間絶縁膜
２００ ゲート構造体
２０１、２０２、２０３ 第１〜第３部分
２０１ａ 第１突出部
２０２ａ 第２突出部
２１０ ゲート絶縁膜
２２０ 第１導電膜
２３０ バリア膜
２４０ 第２導電膜
２５０ キャッピング膜
３００ 素子分離膜
３０１ 第１プレライナー膜
３０３ 第２プレライナー膜
３０５ プレ絶縁膜
３１０、３２０、３３０ 第１〜第３素子分離膜
３１１ 第１素子分離膜ライナー
３１３ 第１素子分離膜絶縁膜
３２１ 第２素子分離膜外側ライナー
３２３ 第２素子分離膜内側ライナー
３２５ 第２素子分離膜絶縁膜
３３１ 第３素子分離膜ライナー
３３３ 第３素子分離膜絶縁膜

Claims (10)

  1. 各々、基板上に第１方向に延長し、前記第１方向と交差する第２方向に互いに離隔して配置され、前記第１方向の両端が前記第２方向に互いに完全に一致する位置関係に配列された第１及び第２アクティブ領域と、
    前記基板上に前記第１方向に延長し、前記第１アクティブ領域に対し前記第２アクティブ領域とは反対の第２方向に離隔して配置され、前記第１アクティブ領域とは、前記第１方向の両端が前記第１及び第２アクティブ領域とは、ずれてオフセットする位置関係に配列された第３アクティブ領域と、
    前記第１〜第３アクティブ領域を定義し、第１及び第２アクティブ領域間に位置する第１素子分離膜と、前記第２及び第３アクティブ領域間に位置する第２素子分離膜を含み、前記第１素子分離膜の前記第２方向の幅は前記第２素子分離膜の前記第２方向の幅より小さい素子分離膜と、
    前記第１〜第３アクティブ領域上に形成され、前記第２方向に延長されるゲート構造体と、を有することを特徴とする半導体装置。
  2. 前記第１アクティブ領域内に形成される第１ソース領域及び第１ドレイン領域と、
    前記第３アクティブ領域内に形成される第２ソース領域及び第２ドレイン領域をさらに有し、
    前記第１方向上の前記第１ソース領域及び前記第１ドレイン領域の配置順序は、前記第１方向上の前記第２ソース領域及び前記第２ドレイン領域の配置順序と互いに反対であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１ソース領域と前記第１ドレイン領域との間の前記第１アクティブ領域は、前記第２方向に平行移動させたと仮定する時、前記第２ソース領域と前記第２ドレイン領域との間の前記第２アクティブ領域とは一部分のみがオーバーラップし得る位置関係にあることを特徴とする請求項２に記載の半導体装置。
  4. 前記第２アクティブ領域内に形成される第３ソース領域及び第３ドレイン領域をさらに含み、
    前記第１方向上の前記第１ソース領域及び前記第１ドレイン領域の配置順序は、前記第１方向上の前記第３ソース領域及び前記第３ドレイン領域の配置順序と互いに同じであることを特徴とする請求項２に記載の半導体装置。
  5. 前記ゲート構造体は、前記第１及び第２アクティブ領域上に前記第２方向に延長する第１部分と、
    前記第３アクティブ領域上に前記第２方向に延長する第２部分と、
    前記第１及び第２部分を連結し、前記第１及び第３アクティブ領域上に形成される第３部分を含み、
    前記第３部分の前記第１方向の幅は、前記第１及び第２部分の前記第１方向の幅より大きいことを特徴とする請求項１に記載の半導体装置。
  6. 前記第１アクティブ領域内に形成される第１ソース領域及び第１ドレイン領域と、
    前記第３アクティブ領域内に形成される第２ソース領域及び第２ドレイン領域をさらに有し、
    前記第１部分は前記第１ソース領域と前記第１ドレイン領域との間で前記第２方向に延長し、
    前記第２部分は前記第２ソース領域と前記第２ドレイン領域との間で前記第２方向に延長することを特徴とする請求項５に記載の半導体装置。
  7. 前記基板上に前記第１方向に延長し、前記第３アクティブ領域に対し前記第１アクティブ領域とは反対の第２方向に離隔して配置され、前記第３アクティブ領域と形状及び第１方向の両端が前記第２方向に互いに完全に一致する位置関係に配列された第４アクティブ領域をさらに有し、
    前記素子分離膜は、前記第３及び第４アクティブ領域の間に位置する第３素子分離膜をさらに含み、
    前記第３素子分離膜の前記第２方向の幅は前記第２素子分離膜の前記第２方向の幅より小さいことを特徴とする請求項１に記載の半導体装置。
  8. 基板上に第１方向に延長し、前記第１方向と交差する第２方向に互いに離隔して配置され、各々の形状と前記第１方向の両端が前記第２方向に互いに完全に一致する位置関係に配列された第１及び第２アクティブ領域と、
    前記基板上に前記第１方向に延長し、前記第１アクティブ領域に対し前記第２アクティブ領域とは反対の第２方向に離隔して配置され、前記第１アクティブ領域とは形状が一致するが、前記第１方向の両端が前記第１及び第２アクティブ領域とずれてオフセットする位置関係に配列された第３アクティブ領域と、
    前記第１〜第３アクティブ領域を定義し、前記第１及び第２アクティブ領域間に位置する第１素子分離膜と、前記第２及び第３アクティブ領域間に位置する第２素子分離膜と、を含む素子分離膜と、
    前記第１素子分離膜は、第１ライナーと、前記第１ライナー上に形成される第１絶縁膜を含み、
    前記第２素子分離膜は、第２ライナーと、前記第２ライナー上に形成される第３ライナーと、前記第３ライナー上に形成される第２絶縁膜と、を含むことを特徴とする半導体装置。
  9. 前記第１絶縁膜と前記第２ライナーは、互いに同じ物質を含むことを特徴とする請求項８に記載の半導体装置。
  10. 前記素子分離膜は前記基板に形成される素子分離トレンチ内に形成され、
    前記第１及び第２ライナーは、それぞれ前記第１〜第３アクティブ領域の外周に沿って形成され、
    前記第３ライナーは、前記第２ライナーの上面に沿って形成され、
    前記第１及び第２絶縁膜は、前記素子分離トレンチを完全に埋め込むことを特徴とする請求項８に記載の半導体装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102222538B1 (ko) * 2017-04-07 2021-03-05 삼성전자주식회사 반도체 장치
KR20220048131A (ko) * 2020-10-12 2022-04-19 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11881428B2 (en) * 2021-01-05 2024-01-23 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1755165A4 (en) * 2004-05-25 2010-11-03 Renesas Electronics Corp SEMICONDUCTOR DEVICE
US7551513B2 (en) * 2005-01-28 2009-06-23 Samsung Electronics Co., Ltd. Semiconductor memory device and method of controlling sub word line driver thereof
US7978561B2 (en) * 2005-07-28 2011-07-12 Samsung Electronics Co., Ltd. Semiconductor memory devices having vertically-stacked transistors therein
JP2007207380A (ja) * 2006-02-03 2007-08-16 Renesas Technology Corp 不揮発性半導体記憶装置
KR100881193B1 (ko) 2007-05-07 2009-02-05 삼성전자주식회사 서브 워드 라인 드라이버의 배치구조 및 형성 방법
KR20090044481A (ko) * 2007-10-31 2009-05-07 주식회사 하이닉스반도체 반도체 장치
DE102008016439A1 (de) 2008-03-31 2009-10-01 Advanced Micro Devices, Inc., Sunnyvale SOI-Transistor mit potentialfreiem Körper für die Informationsspeicherung mit asymmetrischen Drain/Source-Gebieten
JP2010177521A (ja) * 2009-01-30 2010-08-12 Elpida Memory Inc 半導体記憶装置の製造方法
KR20110015803A (ko) 2009-08-10 2011-02-17 삼성전자주식회사 반도체 메모리 소자
KR20120121174A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법
KR101852512B1 (ko) * 2012-01-03 2018-04-26 삼성전자주식회사 반도체 소자
KR20130118173A (ko) * 2012-04-19 2013-10-29 삼성전자주식회사 반도체 메모리 장치
KR20150052065A (ko) * 2012-09-04 2015-05-13 피에스4 뤽스코 에스.에이.알.엘. 반도체 장치 및 그 제조방법
TW201507061A (zh) 2013-02-15 2015-02-16 Ps4 Luxco Sarl 半導體裝置
KR102030329B1 (ko) * 2013-05-30 2019-11-08 삼성전자 주식회사 반도체 장치 및 그 제조 방법
GB2527363B (en) * 2014-06-20 2019-06-19 Advanced Risc Mach Ltd Read assist techniques in a memory device
KR20160074907A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치의 워드라인 구동회로
KR102365305B1 (ko) * 2015-03-27 2022-02-22 삼성전자주식회사 반도체 소자
KR102258112B1 (ko) * 2015-04-01 2021-05-31 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102339777B1 (ko) * 2015-04-14 2021-12-15 삼성전자주식회사 반도체 소자
KR20170003165A (ko) * 2015-06-30 2017-01-09 에스케이하이닉스 주식회사 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃
KR20170037201A (ko) * 2015-09-25 2017-04-04 에스케이하이닉스 주식회사 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃
TWI692851B (zh) * 2016-12-12 2020-05-01 聯華電子股份有限公司 半導體元件及其製作方法
KR102222538B1 (ko) * 2017-04-07 2021-03-05 삼성전자주식회사 반도체 장치

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