KR20070088031A - 반도체 소자 및 그의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로서, 링 형 게이트를 형성하는 데 있어 게이트의 HEIP(Hot Electron Induced Punch-through) 문제가 심화되어 게이트 사이에 임플란트 공정을 수행하여 문제를 해결하려 하였으나, 이는 공정이 복잡해지고 임플란트 공정만으로는 게이트 문턱 전압을 조절하는데 한계가 발생하는 문제를 해결하기 위하여, 링 형의 게이트 측벽에 돌출형의 게이트 탭을 형성하되, 게이트 식각 공정에서 바로 게이트 탭을 포함한 게이트를 형성함으로써, 반도체 소자의 전기적 특성을 효율적으로 최적화할 수 있도록 하는 발명에 관한 것이다.

Description

반도체 소자 및 그의 형성 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1은 본 발명에 따른 반도체 소자 및 그의 형성 방법을 도시한 평면도.
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로서, 링 형 게이트를 형성하는 데 있어 게이트의 HEIP(Hot Electron Induced Punch-through) 문제가 심화되어 게이트 사이에 임플란트 공정을 수행하여 문제를 해결하려 하였으나, 이는 공정이 복잡해지고 임플란트 공정만으로는 게이트 문턱 전압을 조절하는데 한계가 발생하는 문제를 해결하기 위하여, 링 형의 게이트 측벽에 돌출형의 게이트 탭을 형성하되, 게이트 식각 공정에서 바로 게이트 탭을 포함한 게이트를 형성함으로써, 반도체 소자의 전기적 특성을 효율적으로 최적화할 수 있도록 하는 발명에 관한 것이다.
반도체 소자에서 게이트 및 소스/드레인 영역으로 구비되는 트랜지스터 동작에 있어서, 핫 캐리어에 의한 숏 채널 효과(Short Channel Effect)는 트랜지스터의 문턱 전압을 낮추는 효과를 나타내어 게이트의 온/오프(On/Off) 기능이 제대로 수 행되지 못하도록 한다.
일반적으로, 게이트의 소스/드레인 영역에 전압을 인가하여 트랜지스터를 구동시킨다. 이때, 게이트의 하부 반도체 기판인 채널 영역에 전자/홀 쌍(EHP : Electron-Hole Pair)이 생성된다. 여기서, 게이트의 채널 길이가 감소하게 되면 게이트와 반도체 기판 사이의 계면에 전자/홀 쌍이 트랩(trap)되어 반도체 기판의 계면을 따라서 누설 전류가 발생하게 된다. 이때, 누설 전류는 경계면을 따라 흐르게 되어 펀치쓰루(Punch-through)를 유발하고, 유효 채널 길이를 감소키는 원인이 된다. 즉, 게이트 채널 길이는 동일하나, 전기적으로는 더 짧은 채널 길이가 되는 현상이 발생하는데 이를 HEIP(Hot Electron Induced Punch-through)라고 할 수 있다.
상술한 바와 같이 반도체 소자의 숏 채널 효과에 따른 HEIP 의 증가로 반도체 소자의 전기적 특성이 저하되는 문제가 발생하였고, 이러한 문제는 특히 센스 앰프를 구성하는 링 형의 게이트 구조에서 두드러지게 나타난다. 따라서 게이트의 문턱전압을 임의적으로 조절하기 위하여 게이트 사이의 영역에 불순물 임플란트 공정을 수행하였으나, 임플란트 공정은 공정 단가가 높고 불순물의 농도를 조절하여 게이트의 문턱전압을 자유롭게 조절하는 것이 용이하지 못한 한계가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 링 형의 게이트 측벽에 돌출형의 게이트 탭을 형성하되, 게이트 식각 공정에서 바로 게이트 탭을 포함한 게이트를 형성함으로써, 반도체 소자의 전기적 특성을 효율적으로 최적화 할 수 있도록 하는 반도체 소자 및 그의 형성 방법을 제공하는 것을 그 목적으로 한 다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자는,
링 형의 게이트 구조에 있어서
게이트의 소정 부분 양 측벽에 돌출형의 게이트 탭을 적용하는 것을 특징으로 한다. 여기서, 게이트 탭은 링 형의 게이트에 적어도 하나 이상 형성하고, 상기 게이트 탭이 적용된 게이트의 문턱 전압은 게이트 탭이 적용되지 않은 게이트의 문턱 전압보다 0 ~ 70mV 상향되는 것을 특징으로 한다.
아울러, 본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판 상에 링 형의 게이트 구조를 형성하되, 게이트의 소정 부분 양 측벽이 돌출된 모양으로 형성되도록 하는 게이트 탭이 정의된 마스크를 이용한 게이트 식각 공정으로 형성하는 것을 특징한다. 여기서, 상기 게이트 탭은 링 형의 게이트에 적어도 하나 이상 형성하고, 상기 게이트 탭이 적용된 게이트의 문턱 전압은 게이트 탭이 적용되지 않은 게이트의 문턱 전압보다 0 ~ 70mV 상향되도록 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자에 관하여 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 반도체 소자 및 그의 형성 방법을 도시한 평면도이다.
도 1을 참조하면, 링 형의 게이트(110) 구조를 도시한 것으로 게이트(110)의 소정 부분 양 측벽에 돌출형의 게이트 탭(120)을 포함하는 반도체 소자임을 알 수 있다.
반도체 기판(100) 상에 링 형의 게이트(110)를 형성한다. 이때, 게이트(110)의 소정 부분 선폭이 증가되도록 게이트(110) 양 측벽에 돌출형의 게이트 탭(120)을 더 형성한다. 게이트 탭(120)은 링 형의 모양 중에서 그 선폭이 좁게 형성되는 영역에 형성하는 것이 바람직하며 적어도 하나 이상 형성한다.
이하 < 표 1 > 은 본 발명에 따른 게이트 탭을 적용할 경우 나타나는 게이트의 전기적 특성 변화를 나타낸 것이다.
< 표 1 > 게이트 탭에 따른 게이트의 전기적 특성 변화
종래 기술에 따른 게이트 게이트 탭을 적용한 게이트 편차
L/C VTE [V] - 0.609 - 0.608 - 1 mV
S/C VTS [V] - 0.395 - 0.387 - 8 mV
S/C IDS [㎃/㎛] - 113 - 114 + 1㎂/㎛
SALPVS [V] - 0.318 - 0.380 + 62 mV
SALPI [㎃/㎛] -354 -339 - 15 ㎃/㎛
상기 < 표 1 >을 참조하면 링 형 게이트에 게이트 탭을 적용할 경우 SALPVS 값이 + 62 mV 만큼 증가한 것을 알 수 있다. 이는 종래 기술에 따른 게이트의 선폭을 10nm 만큼 증가시킨 것과 같은 효과를 나타낸다.
상술한 바와 같이, 링 형 게이트를 형성하는 데 있어 게이트 식각 공정에서 바로 게이트 탭을 포함한 게이트를 형성하되, 설계 단계에서 문턱 전압 조절이 필요한 부분의 게이트를 예상하고 이를 게이트 마스크에 적용하여 바로 게이트 탭을 포함하는 게이트를 형성하고, 게이트 탭이 적용된 게이트의 문턱 전압은 게이트 탭 이 적용되지 않은 게이트의 문턱 전압보다 0 ~ 70mV 상향되도록 형성함으로써, 반도체 소자의 전기적 특성을 효율적으로 최적화 할 수 있다.
이상에서 설명한 바와 같이, 링 형 게이트를 형성하는 데 있어 소정의 게이트 부분에 돌출형 게이트 탭이 포함되도록 형성함으로써, 게이트 문턱 전압 조절 공정을 간소화 시킬 수 있고, 다양한 문턱 전압을 포함하는 반도체 소자를 형성함으로써 반도체 소자의 전기적 특성을 효율적으로 최적화 할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 링 형의 게이트 구조에 있어서
    게이트의 소정 부분 양 측벽에 돌출형의 게이트 탭을 적용하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트 탭은 링 형의 게이트에 적어도 하나 이상 형성하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 게이트 탭이 적용된 게이트의 문턱 전압은 게이트 탭이 적용되지 않은 게이트의 문턱 전압보다 0 ~ 70mV 상향되는 것을 특징으로 하는 반도체 소자.
  4. 반도체 기판 상에 링 형의 게이트 구조를 형성하되,
    게이트의 소정 부분 양 측벽이 돌출된 모양으로 형성되도록 하는 게이트 탭이 정의된 마스크를 이용한 게이트 식각 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 4 항에 있어서,
    상기 게이트 탭은 링 형의 게이트에 적어도 하나 이상 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 4 항에 있어서,
    상기 게이트 탭이 적용된 게이트의 문턱 전압은 게이트 탭이 적용되지 않은 게이트의 문턱 전압보다 0 ~ 70mV 상향되도록 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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* Cited by examiner, † Cited by third party
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