JPH05152536A - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
- Publication number
- JPH05152536A JPH05152536A JP3340010A JP34001091A JPH05152536A JP H05152536 A JPH05152536 A JP H05152536A JP 3340010 A JP3340010 A JP 3340010A JP 34001091 A JP34001091 A JP 34001091A JP H05152536 A JPH05152536 A JP H05152536A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- opening
- forming
- semiconductor memory
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 メモリセル面積を小さくすることができ、ま
たワード線を短くすることができる様にして、高密度且
つ高性能の半導体メモリを製造可能にする。 【構成】 活性領域２上の連結部５ａで連結されている
ゲート電極５つまりワード線を形成した後、ゲート電極
５を貫通する開孔１３を形成すると同時に、連結部５ａ
を除去してゲート電極５同士を分断する。そして、開孔
１３を介した不純物のイオン注入で拡散層１６を形成
し、絶縁膜１７から成る側壁を開孔１３の内側部に形成
して、ビット線とのコンタクト孔１３ａを形成する。こ
のため、ゲート電極５とコンタクト孔１３ａとが自己整
合的に形成され、これらの間に設計余裕を見込む必要が
なく、またゲート電極５が設計余裕分だけコンタクト孔
１３ａを回避して延在する必要がない。
たワード線を短くすることができる様にして、高密度且
つ高性能の半導体メモリを製造可能にする。 【構成】 活性領域２上の連結部５ａで連結されている
ゲート電極５つまりワード線を形成した後、ゲート電極
５を貫通する開孔１３を形成すると同時に、連結部５ａ
を除去してゲート電極５同士を分断する。そして、開孔
１３を介した不純物のイオン注入で拡散層１６を形成
し、絶縁膜１７から成る側壁を開孔１３の内側部に形成
して、ビット線とのコンタクト孔１３ａを形成する。こ
のため、ゲート電極５とコンタクト孔１３ａとが自己整
合的に形成され、これらの間に設計余裕を見込む必要が
なく、またゲート電極５が設計余裕分だけコンタクト孔
１３ａを回避して延在する必要がない。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリの製造方
法に関するものである。
法に関するものである。
【０００２】
【従来の技術】図４は、本発明の一従来例で製造した積
層キャパシタ型ＤＲＡＭを示している。この一従来例で
は、１つの活性領域３１に２ビット分のメモリセルを形
成し、これらのメモリセルをビット線３４との１つのコ
ンタクト孔３２を中心にして互いに対称に配置してい
る。
層キャパシタ型ＤＲＡＭを示している。この一従来例で
は、１つの活性領域３１に２ビット分のメモリセルを形
成し、これらのメモリセルをビット線３４との１つのコ
ンタクト孔３２を中心にして互いに対称に配置してい
る。
【０００３】メモリセルを構成しているＭＯＳトランジ
スタのゲート電極３３つまりワード線とコンタクト孔３
２との間には、ゲート電極３３とビット線３４とが電気
的に接触しない様に、パターン的にある程度の離間距離
を有する設計余裕３５を設けている。
スタのゲート電極３３つまりワード線とコンタクト孔３
２との間には、ゲート電極３３とビット線３４とが電気
的に接触しない様に、パターン的にある程度の離間距離
を有する設計余裕３５を設けている。
【０００４】この設計余裕３５は、ゲート電極３３をフ
ォトリソグラフィ法でパターニングする時のマスクとコ
ンタクト孔３２をフォトリソグラフィ法でパターニング
する時のマスクとの合わせ余裕分と、これらのゲート電
極３３及びコンタクト孔３２のパターン仕上がりばらつ
き分とを含んでいる。
ォトリソグラフィ法でパターニングする時のマスクとコ
ンタクト孔３２をフォトリソグラフィ法でパターニング
する時のマスクとの合わせ余裕分と、これらのゲート電
極３３及びコンタクト孔３２のパターン仕上がりばらつ
き分とを含んでいる。
【０００５】因みに、１μｍ級のデザインルールのＤＲ
ＡＭの製造に際しては、通常、０．５〜１．０μｍ程度
を設計余裕３５として見込んでいる。そして、この様に
設計余裕３５が必要であるので、図４（ａ）からも明ら
かな様に、コンタクト孔３２を回避する様にゲート電極
３３をレイアウトしている。
ＡＭの製造に際しては、通常、０．５〜１．０μｍ程度
を設計余裕３５として見込んでいる。そして、この様に
設計余裕３５が必要であるので、図４（ａ）からも明ら
かな様に、コンタクト孔３２を回避する様にゲート電極
３３をレイアウトしている。
【０００６】
【発明が解決しようとする課題】ところが、上述の様に
設計余裕３５が必要であると、ゲート電極３３の延在方
向とは直角な方向のメモリセルの大きさに、この設計余
裕３５を加味しなければならない。このため、メモリセ
ル面積を小さくすることができず、高密度のＤＲＡＭを
製造することができなかった。
設計余裕３５が必要であると、ゲート電極３３の延在方
向とは直角な方向のメモリセルの大きさに、この設計余
裕３５を加味しなければならない。このため、メモリセ
ル面積を小さくすることができず、高密度のＤＲＡＭを
製造することができなかった。
【０００７】また、上述の様にコンタクト孔３２を回避
する様にゲート電極３３をレイアウトすると、その回避
分だけゲート電極３３が長くなる。このため、メモリ情
報の処理速度が遅く、高性能の半導体メモリを製造する
ことができなかった。そこで、本発明は、高密度且つ高
性能な半導体メモリの製造方法を提供することを目的と
する。
する様にゲート電極３３をレイアウトすると、その回避
分だけゲート電極３３が長くなる。このため、メモリ情
報の処理速度が遅く、高性能の半導体メモリを製造する
ことができなかった。そこで、本発明は、高密度且つ高
性能な半導体メモリの製造方法を提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するために、ビット線にコンタクトするトランジスタの
一方のソース・ドレイン領域を共有している一対のメモ
リセルの各々における前記トランジスタのゲート電極
を、前記ソース・ドレイン領域とすべき半導体領域上の
連結部で互いに連結されているパターンに形成する工程
と、前記半導体領域上に開孔を形成すると同時に、前記
連結部を除去して前記ゲート電極を分断する工程と、半
導体基板とは逆導電型の不純物を前記開孔を介して前記
半導体領域に導入して、前記ソース・ドレイン領域の少
なくとも一部を形成する工程と、前記導入の後に、絶縁
膜から成る側壁を前記開孔の内側部に形成して、前記ビ
ット線とのコンタクト孔を形成する工程とを有してい
る。
するために、ビット線にコンタクトするトランジスタの
一方のソース・ドレイン領域を共有している一対のメモ
リセルの各々における前記トランジスタのゲート電極
を、前記ソース・ドレイン領域とすべき半導体領域上の
連結部で互いに連結されているパターンに形成する工程
と、前記半導体領域上に開孔を形成すると同時に、前記
連結部を除去して前記ゲート電極を分断する工程と、半
導体基板とは逆導電型の不純物を前記開孔を介して前記
半導体領域に導入して、前記ソース・ドレイン領域の少
なくとも一部を形成する工程と、前記導入の後に、絶縁
膜から成る側壁を前記開孔の内側部に形成して、前記ビ
ット線とのコンタクト孔を形成する工程とを有してい
る。
【０００９】また、前記ゲート電極のうちで前記トラン
ジスタの少なくともチャネル領域上の部分の幅を、それ
以外の部分の幅よりも太く形成することが望ましい。
ジスタの少なくともチャネル領域上の部分の幅を、それ
以外の部分の幅よりも太く形成することが望ましい。
【００１０】更に、前記ゲート電極の延在方向とは直角
な方向における前記開孔の大きさを前記ゲート電極間の
間隔よりも小さく形成することが望ましい。
な方向における前記開孔の大きさを前記ゲート電極間の
間隔よりも小さく形成することが望ましい。
【００１１】
【作用】本発明によれば、トランジスタのゲート電極と
ビット線用のコンタクト孔とが、互いに自己整合的に形
成される。このため、これらのゲート電極とコンタクト
孔との間に設計余裕を見込む必要がなく、メモリセル面
積を小さくすることができる。
ビット線用のコンタクト孔とが、互いに自己整合的に形
成される。このため、これらのゲート電極とコンタクト
孔との間に設計余裕を見込む必要がなく、メモリセル面
積を小さくすることができる。
【００１２】また、この様に設計余裕を見込む必要がな
いので、ゲート電極が設計余裕分だけビット線用のコン
タクト孔を回避して延在する必要がなく、ゲート電極を
短くすることができる。
いので、ゲート電極が設計余裕分だけビット線用のコン
タクト孔を回避して延在する必要がなく、ゲート電極を
短くすることができる。
【００１３】さらに、開孔の形成位置がゲート電極の延
在方向とは直角な方向に位置ずれしても、所定のゲート
長を確保することができて、短チャネル効果を回避する
ことができる。
在方向とは直角な方向に位置ずれしても、所定のゲート
長を確保することができて、短チャネル効果を回避する
ことができる。
【００１４】
【実施例】以下、積層キャパシタ型ＤＲＡＭの製造に適
用した本願の発明の第１及び第２実施例を、図１〜３を
参照しながら説明する。
用した本願の発明の第１及び第２実施例を、図１〜３を
参照しながら説明する。
【００１５】図１、２が、第１実施例を示している。こ
の第１実施例では、図１（ａ）に示す様に、Ｓｉ基板１
に、素子分離技術によって、活性領域２とフィールド酸
化膜３とを形成する。
の第１実施例では、図１（ａ）に示す様に、Ｓｉ基板１
に、素子分離技術によって、活性領域２とフィールド酸
化膜３とを形成する。
【００１６】そして、活性領域２の表面にゲート酸化膜
４を形成し、メモリセルを構成するＭＯＳトランジスタ
のゲート電極５つまりワード線を多結晶Ｓｉ膜等でゲー
ト酸化膜４及びフィールド酸化膜３上に形成する。
４を形成し、メモリセルを構成するＭＯＳトランジスタ
のゲート電極５つまりワード線を多結晶Ｓｉ膜等でゲー
ト酸化膜４及びフィールド酸化膜３上に形成する。
【００１７】但し、この時点では、図２（ａ）に示す様
に、互いに隣接している一対のゲート電極５は活性領域
２上の連結部５ａで互いに連結されており、この連結部
５ａは一対のゲート電極５間の活性領域２を覆ってい
る。
に、互いに隣接している一対のゲート電極５は活性領域
２上の連結部５ａで互いに連結されており、この連結部
５ａは一対のゲート電極５間の活性領域２を覆ってい
る。
【００１８】その後、ゲート電極５とフィールド酸化膜
３とをマスクにして、Ｓｉ基板１とは逆導電型の不純物
を活性領域２にイオン注入することによって、活性領域
２中に拡散層６を形成する。
３とをマスクにして、Ｓｉ基板１とは逆導電型の不純物
を活性領域２にイオン注入することによって、活性領域
２中に拡散層６を形成する。
【００１９】次に、図１（ｂ）に示す様に、ＣＶＤ法で
堆積させたＳｉＯ2膜で層間絶縁膜７を形成し、拡散層
６に達するコンタクト孔８を層間絶縁膜７に開孔する。
その後、メモリセルを構成するキャパシタの下部電極
９、キャパシタ誘電体膜１０及び上部電極１１を、夫々
Ｎ型の多結晶Ｓｉ膜、ＯＮＯ膜及びＮ型の多結晶Ｓｉ膜
で形成する。そして、層間絶縁膜１２をＢＰＳＧ膜かＰ
ＳＧ膜で形成する。
堆積させたＳｉＯ2膜で層間絶縁膜７を形成し、拡散層
６に達するコンタクト孔８を層間絶縁膜７に開孔する。
その後、メモリセルを構成するキャパシタの下部電極
９、キャパシタ誘電体膜１０及び上部電極１１を、夫々
Ｎ型の多結晶Ｓｉ膜、ＯＮＯ膜及びＮ型の多結晶Ｓｉ膜
で形成する。そして、層間絶縁膜１２をＢＰＳＧ膜かＰ
ＳＧ膜で形成する。
【００２０】次に、図１（ｃ）に示す様に、層間絶縁膜
１２、７及びゲート電極５を貫通する開孔１３を、フォ
トリソグラフィ技術及びエッチング技術を用いて形成す
る。
１２、７及びゲート電極５を貫通する開孔１３を、フォ
トリソグラフィ技術及びエッチング技術を用いて形成す
る。
【００２１】この時、図２（ｂ）に示す様に、ゲート電
極５の延在方向における開孔１３の幅１５は、連結部５
ａを除去してゲート電極５同士を分断することができる
様に、マスク合わせ余裕も含めた値を選定する。
極５の延在方向における開孔１３の幅１５は、連結部５
ａを除去してゲート電極５同士を分断することができる
様に、マスク合わせ余裕も含めた値を選定する。
【００２２】また、ゲート電極５の延在方向とは直角な
方向における開孔１３の幅１４によってその両側のＭＯ
Ｓトランジスタのゲート長が影響を受けるので、これら
のＭＯＳトランジスタで短チャネル効果が生じない様
に、幅１４を小さく設定する。
方向における開孔１３の幅１４によってその両側のＭＯ
Ｓトランジスタのゲート長が影響を受けるので、これら
のＭＯＳトランジスタで短チャネル効果が生じない様
に、幅１４を小さく設定する。
【００２３】その後、Ｓｉ基板１とは逆導電型の不純物
を開孔１３を介して活性領域２にイオン注入することに
よって、活性領域２中に拡散層１６を形成する。この拡
散層１６は、１つの活性領域２における一対のＭＯＳト
ランジスタに共通の一方のソース・ドレイン領域にな
る。
を開孔１３を介して活性領域２にイオン注入することに
よって、活性領域２中に拡散層１６を形成する。この拡
散層１６は、１つの活性領域２における一対のＭＯＳト
ランジスタに共通の一方のソース・ドレイン領域にな
る。
【００２４】次に、ＳｉＯ2 膜やＳｉ3 Ｎ4 膜等の絶縁
膜１７（図１（ｄ））をＣＶＤ法で全面に堆積させ、こ
の絶縁膜１７の全面を異方的にドライエッチングして、
図１（ｄ）に示す様に、絶縁膜１７から成る側壁を開孔
１３の内側部に形成する。この結果、ビット線とのコン
タクト孔１３ａが形成される。
膜１７（図１（ｄ））をＣＶＤ法で全面に堆積させ、こ
の絶縁膜１７の全面を異方的にドライエッチングして、
図１（ｄ）に示す様に、絶縁膜１７から成る側壁を開孔
１３の内側部に形成する。この結果、ビット線とのコン
タクト孔１３ａが形成される。
【００２５】なお、側壁として残す絶縁膜１７の幅は、
ビット線とゲート電極とを電気的に分離できる程度であ
ればよく、５００〜２０００Å程度とする。その後、ビ
ット線１８を形成して、積層キャパシタ型ＤＲＡＭを完
成させる。
ビット線とゲート電極とを電気的に分離できる程度であ
ればよく、５００〜２０００Å程度とする。その後、ビ
ット線１８を形成して、積層キャパシタ型ＤＲＡＭを完
成させる。
【００２６】図３は、第２実施例によって製造した積層
キャパシタ型ＤＲＡＭを示している。この第２実施例
は、図３（ａ）と図２（ｂ）との比較からも明らかな様
に、ゲート電極２２のうちで活性領域２上及びその近傍
の部分の幅を、それ以外の部分の幅よりも太く形成する
ことを除いて、上述の第１実施例と実質的に同様の工程
を実行する。
キャパシタ型ＤＲＡＭを示している。この第２実施例
は、図３（ａ）と図２（ｂ）との比較からも明らかな様
に、ゲート電極２２のうちで活性領域２上及びその近傍
の部分の幅を、それ以外の部分の幅よりも太く形成する
ことを除いて、上述の第１実施例と実質的に同様の工程
を実行する。
【００２７】この様な第２実施例では、ビット線用のコ
ンタクト孔２１ａを形成するための開孔２１が、図３に
示した様にゲート電極２２の延在方向とは直角な方向に
位置ずれしても、ＭＯＳトランジスタで短チャネル効果
が生じない様なゲート長２３を確保することができる。
ンタクト孔２１ａを形成するための開孔２１が、図３に
示した様にゲート電極２２の延在方向とは直角な方向に
位置ずれしても、ＭＯＳトランジスタで短チャネル効果
が生じない様なゲート長２３を確保することができる。
【００２８】なお、この様にＭＯＳトランジスタで短チ
ャネル効果が生じない様にするためには、この第２実施
例の様にゲート電極２２の幅を太くする代わりに、ゲー
ト電極２２の延在方向と直角な方向における開孔２１の
大きさをゲート電極２２間の間隔よりも小さくしてもよ
い。
ャネル効果が生じない様にするためには、この第２実施
例の様にゲート電極２２の幅を太くする代わりに、ゲー
ト電極２２の延在方向と直角な方向における開孔２１の
大きさをゲート電極２２間の間隔よりも小さくしてもよ
い。
【００２９】
【発明の効果】本発明によれば、メモリセル面積を小さ
くすることができ、またゲート電極を短くすることがで
きるので、高密度且つ高性能の半導体メモリを製造する
ことができる。
くすることができ、またゲート電極を短くすることがで
きるので、高密度且つ高性能の半導体メモリを製造する
ことができる。
【００３０】また、短チャネル効果を回避しつつ、高密
度且つ高速動作の半導体メモリを製造することができ
る。
度且つ高速動作の半導体メモリを製造することができ
る。
【図１】本願の発明の第１実施例を順次に示す側断面図
である。
である。
【図２】第１実施例を順次に示す平面図であり、（ａ）
のＩａ−Ｉａ線に沿う部分が図１の（ａ）に対応してお
り、（ｂ）のＩｄ−Ｉｄ線に沿う部分が図１の（ｄ）に
対応している。
のＩａ−Ｉａ線に沿う部分が図１の（ａ）に対応してお
り、（ｂ）のＩｄ−Ｉｄ線に沿う部分が図１の（ｄ）に
対応している。
【図３】第２実施例によって製造した積層キャパシタ型
ＤＲＡＭを示しており、（ａ）は平面図、（ｂ）は
（ａ）のｂ−ｂ線に沿う側断面図である。
ＤＲＡＭを示しており、（ａ）は平面図、（ｂ）は
（ａ）のｂ−ｂ線に沿う側断面図である。
【図４】本願の発明の一従来例によって製造した積層キ
ャパシタ型ＤＲＡＭを示しており、（ａ）は平面図、
（ｂ）は（ａ）のｂ−ｂ線に沿う側断面図である。
ャパシタ型ＤＲＡＭを示しており、（ａ）は平面図、
（ｂ）は（ａ）のｂ−ｂ線に沿う側断面図である。
１ Ｓｉ基板 ５ ゲート電極５ ５ａ 連結部 １３ 開孔 １３ａ コンタクト孔 １６ 拡散層 １７ 絶縁膜 １８ ビット線 ２１ 開孔 ２１ａ コンタクト孔
Claims (3)
- 【請求項１】 トランジスタとキャパシタとでメモリセ
ルが構成されており、ビット線にコンタクトする前記ト
ランジスタの一方のソース・ドレイン領域を一対の前記
メモリセルが共有している半導体メモリの製造方法にお
いて、 前記一対のメモリセルの各々における前記トランジスタ
のゲート電極を、前記ソース・ドレイン領域とすべき半
導体領域上の連結部で互いに連結されているパターンに
形成する工程と、 前記半導体領域上に開孔を形成すると同時に、前記連結
部を除去して前記ゲート電極を分断する工程と、 半導体基板とは逆導電型の不純物を前記開孔を介して前
記半導体領域に導入して、前記ソース・ドレイン領域の
少なくとも一部を形成する工程と、 前記導入の後に、絶縁膜から成る側壁を前記開孔の内側
部に形成して、前記ビット線とのコンタクト孔を形成す
る工程とを有する半導体メモリの製造方法。 - 【請求項２】 前記ゲート電極のうちで前記トランジス
タの少なくともチャネル領域上の部分の幅を、それ以外
の部分の幅よりも太く形成する請求項１記載の半導体メ
モリの製造方法。 - 【請求項３】 前記ゲート電極の延在方向とは直角な方
向における前記開孔の大きさを前記ゲート電極間の間隔
よりも小さく形成する請求項１記載の半導体メモリの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03340010A JP3128304B2 (ja) | 1991-11-29 | 1991-11-29 | 半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03340010A JP3128304B2 (ja) | 1991-11-29 | 1991-11-29 | 半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152536A true JPH05152536A (ja) | 1993-06-18 |
| JP3128304B2 JP3128304B2 (ja) | 2001-01-29 |
Family
ID=18332886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03340010A Expired - Fee Related JP3128304B2 (ja) | 1991-11-29 | 1991-11-29 | 半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128304B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10014068B2 (en) | 2011-10-07 | 2018-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
1991
- 1991-11-29 JP JP03340010A patent/JP3128304B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10014068B2 (en) | 2011-10-07 | 2018-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10431318B2 (en) | 2011-10-07 | 2019-10-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10580508B2 (en) | 2011-10-07 | 2020-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11133078B2 (en) | 2011-10-07 | 2021-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11749365B2 (en) | 2011-10-07 | 2023-09-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3128304B2 (ja) | 2001-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5300814A (en) | Semiconductor device having a semiconductor substrate with reduced step between memory cells | |
| US5300804A (en) | Mask ROM device having highly integrated memory cell structure | |
| JPH1070191A (ja) | 半導体装置とその製造方法 | |
| JP2000077633A (ja) | 不揮発性記憶素子の製造方法 | |
| US4921816A (en) | Method of making a trench dram | |
| US5966602A (en) | Nonvolatile semiconductor memory and fabricating method thereof | |
| GB2374705A (en) | A static random access memory (SRAM) and manufacturing method thereof | |
| US5247197A (en) | Dynamic random access memory device having improved contact hole structures | |
| JPH09246489A (ja) | 半導体記憶装置およびその製造方法 | |
| US6472259B1 (en) | Method of manufacturing semiconductor device | |
| JPH11135779A (ja) | 半導体装置及びその製造方法 | |
| US4357747A (en) | Method for producing a semiconductor device having an insulated gate type field effect transistor | |
| JPH05218329A (ja) | 半導体装置とその製造方法 | |
| JPH0936243A (ja) | 半導体装置とその製造方法 | |
| JP3128304B2 (ja) | 半導体メモリの製造方法 | |
| US6578177B2 (en) | Method to improve isolation layer fill in a DRAM array area | |
| JPH05145036A (ja) | 半導体記憶装置およびその製造方法 | |
| KR100324830B1 (ko) | 장치의 분리 구조 내에 채널 컷 확산 영역을 갖는 반도체 장치 및 그 제조방법 | |
| JPH05226603A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP3165693B2 (ja) | スタックトキャパシタ型ｄｒａｍ | |
| JPH0653442A (ja) | Ｓｒａｍメモリーセル構造 | |
| KR0172510B1 (ko) | 에스램 셀 및 그 제조방법 | |
| JP3106549B2 (ja) | 半導体装置の製造方法 | |
| KR100300063B1 (ko) | 반도체 메모리 제조방법 | |
| JP2002353344A (ja) | 不揮発性半導体記憶装置、不揮発性半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001003 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |