JPH05307193A - アクティブマトリクス表示装置およびその駆動方法 - Google Patents
アクティブマトリクス表示装置およびその駆動方法Info
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Abstract
示装置のような静電表示装置において、ゲイトパルスの
オフによって生じるΔVを削減するための駆動方法およ
び表示装置の構造を提供する。 【構成】 ゲイト線と画素電極間の容量をC1 とし、画
素容量をCLCとしたとき、ゲイトパルスがVG だけ下が
ったときに、対向電極の電位をC1 VG /CLCだけ上昇
させることを特徴とする。
Description
電表示装置、特にアクティブマトリクスを有する表示装
置に関する。
クティブマトリクスがさかんに研究され、また、実用化
されている。アクティブ素子としては、画素に1つの導
電型の薄膜トランジスタ(TFT)を使用したものが提
案されている。このようなアクティブマトリクス回路
は、図2(A)に示すような画素電極と対向電極の間に
液晶をはさんだコンデンサーを多数形成し、それぞれの
TFTによって、このコンデンサーに出入りする電荷を
制御するものであった。画像を安定に表示する為には、
このコンデンサーの両極の電圧が一定に保たれることが
要求されていたが、いくつかの理由によって困難があっ
た。
画素電極との寄生容量によってゲイト信号が画素電位と
容量結合し、電圧が変動する現象(ΔV)であった。す
なわち、ΔVは、ゲイトパルス(信号電圧)をVG 、画
素容量をCLC(並列に挿入される補助容量等を含む)、
ゲイト電極と画素電極の寄生容量をC1 としたときに
は、 ΔV=C1 VG /(CLC+C1 ) で表され、C1 がCLCに比べて大きければΔVがはなは
だしく大きくなり、図2(B)に示すように、液晶に印
加される電圧VLCが交流化によって非対称となり、フリ
ッカーや液晶材料の劣化をもたらした。
Vを除去するために、図2(C)に示すように、あらか
じめデータ信号VD をΔVだけ高く設定して、結果的に
VLCを対称とすることが提案されている。しかし、この
場合にはデータが正のときと負のときで、ゲイト電極と
ソース/ドレイン間の電位差が異なり、駆動能力に違い
が生じてしまうという問題があった。すなわち、図2
(C)の例では、データが負の場合には、ゲイト電極と
ソースおよびドレインとの電位差は、データが正の場合
のものよりも大きく、したがって、データが正のときと
負のときで画素の充電の状況が異なり、結果的に液晶に
かかる電圧が非対称なままであるという欠点を有してい
た。
のON/OFFの動作において、ゲイト電極にのみパル
スが印加されるから生じるものである。もし、TFTの
他の電極にも適切な電圧の変動が施されれば、ゲイトパ
ルスの画素電極に対する寄与は打ち消されてしまう。ド
レイン側(データ─側)の電位は変動させることができ
ないが、ソース側(画素電極側)の電位は変動させるこ
とが可能である。本発明人はこのことに気付き、画素電
極の対向電極の電位をゲイトパルスに同期させて入力す
ることによって、ΔVをキャンセルできることに気がつ
いた。
容量をC1 、画素電極の容量をCLCとし、平常状態(非
選択状態)の画素の対向電極の電位をV0 、ゲイト電極
のパルスの波高をVG 、ゲイト電極にパルスが切れると
きの対向電極の電位をVS としたときには、画素電極の
データ側の電位の変動ΔVは、 ΔV = −(C1 VG +CLC(VS −V0 )/(C1 +CLC) となる。もし、VS =V0 であれば、これは従来と同じ
で、データ信号をΔVだけ下げることとなる。しかし、
VS −V0 =−C1 V1 /CLCという条件が満たされれ
ばΔVは0となる。例えば、C1 =CLCならば、VS −
V0 =V1 とすればΔVは、互いに打ち消しあって0で
ある。このように、本発明はΔVに対抗する電圧上昇を
つくり出し、これによってΔVを打ち消すという意味で
積極的な方法である。
ルスと対向電極のパルスは正確に同期しなくとも、ゲイ
トパルスが切れた後に、第2の配線のパルスが切れるよ
うに設計してあれば、一時的に画素電極の電位が変動す
ることはあっても、同期した場合と同じ効果が得られる
ことがわかった。パルスの開始時に関しては、ゲイトパ
ルスの方が速くても遅くてもよい。なぜならば、ΔVは
ゲイトパルスのOFF時に生じるからである。
電極にパルスを送るには、従来のような一様な電極は適
さない。すなわち、ゲイト電極に平行にストライプ状に
配線を有する対向電極が形成されることが望まれる。こ
れは、例えば、ストライプ状の透明導電膜でもよいが、
配線抵抗を下げるという目的からは、アルミニウムのよ
うな低抵抗の金属配線を形成し、それに透明電極を接続
するという構成の方が望ましい。いずれにしてもこれら
の配線・電極の終端はドライバーに接続され、ゲイトパ
ルスと同期した信号が送られる。
はそれが設計事項として盛り込めれば何ら問題がないと
いうことを意味する。従来の方法(図2)では、当該画
素を駆動するゲイト線に画素電極を重ねるなどというこ
とは、寄生容量を著しく増加させるということで禁じ手
とされてきたが、本発明は従来の因習を打ち破る画期的
なものである。このことは後で詳細に説明するように、
開口率を向上させるうえで理想的なものである。という
のも、従来はゲイト電極・配線と画素電極の寄生容量が
問題となっていたので、画素電極はできるだけTFTや
ゲイト配線から離れるように形成され、結果的に有効に
活用されない面積がかなりあったからである。特に1画
素に割り当てられる面積が小さくなった場合には、開口
率が低下してゆく傾向がある。
ると、画素の容量自体は極めて小さなものとなる。一
方、TFTのサイズを小さくすることは技術的に困難で
あるので、寄生容量は変わらないであろう。その場合に
は、V1 とVS −V0 の比率を制御することによって最
小のΔVを得ることが出来る。例えば、C1 :CLC=
1:2の場合にはV1 :VS −V0 =2:−1とすれば
よい。
いアモルファスシリコンTFT等では、寄生容量はかな
り大きくなるが、そのばらつきはかなりの精度で制御で
きる。例えば、10%以内とできる。これをC1 とし、
一方、対向電極の容量も精度よく、例えばC1 の5倍に
形成することも出来る。従来の方法では、ΔV=(0.
17±0.017)V1 である。しかし、本発明を適用
して、V2 =−0.2V1 とすれば、ΔV=±0.01
7V1 である。すなわち、ΔVのばらつきは本発明を適
用してもしなくても変わらないが、ΔVの大きさそのも
のは10分の1以下(平均的には0)に削減することが
できた。
はゲイトパルスと逆極性であることが必要とされるが、
このことは、ゲイトパルスが正であれば対向電極の信号
が負であることをのみ意味するのではない。すなわち、
本発明では、対向電極に印加される最適な信号の波高
は、非選択時の対向電極の電位に−C1 V1 /C2 だけ
の電位を加えたものである。つまり、本発明では逆の極
性とは、ゲイトパルスの電位の遷移する方向と逆の方向
に向かうことを意味している。したがって、例えば、非
選択時のゲイトと対向電極の電位がそれぞれ、0V、1
0Vで、選択時のゲイト線の電位が8Vになれば、対向
電極の電位は10V以下になることは要求されるが、負
になることは必ずしも要求されない。
の(A)に示したようにできる。ここで、C1 は、ゲイ
ト線と画素電極間に寄生的あるいは意図的に形成された
容量であり、CLCは画素容量である。
れるように、対向電極は全ての箇所で一定の電位に保持
されるように構成されていたが、本発明ではこれをゲイ
ト線に平行にストライプ状に形成して、Xn ’、
Xn+1 ’とし、それぞれ独立に駆動できるようにする。
れる。画素(TFT)を駆動する目的でゲイト線に印加
されるパルスとΔVをキャンセルする目的で画素の対向
電極に印加されるパルスに時間的なずれがある場合に
は、一時的に電圧が変動するが、ただちに本来の状態に
復帰する。したがって、このような電圧の変動が画像に
与える影響は極めて軽微であり、視覚的には判別しえな
いものである。
から見た概略図を示す。この回路は図1(A)に示すも
のと同じで、その動作は図1(B)に示される方法によ
っておこなえばよい。
た、102はデータ線である。また、104は画素電極
であり、103は逆スタガー型のアモルファスシリコン
TFTである。このアモルファスシリコンTFTはセル
フアライン法を採用しないで形成し、結果として、ソー
スやドレインとゲイト電極は大きく重なるように設計さ
れている。この幾何学的な重なりとそのばらつきは予め
設計事項として盛り込まれているものである。これらの
配線と素子、電極は第1の基板上に形成される。一方、
それと対抗する第2の基板上には図の斜線部分(10
5)で示したようなストライプ状の透明導電膜が複数
個、ゲイト線に平行に形成されている。このストライプ
状の電極は、第1の基板の画素電極104との間に容量
を形成する。
キャンセルすることができた。このような積極的な方法
によってΔVの効果を取り除くことは従来にはなく、そ
の意味で画期的な発明であると言える。実施例の記述
は、アモルファスシリコンTFTで良く使用される逆ス
タガー型のTFTに関するものであったが、ポリシリコ
ンTFTでよく使用されるプレーナー型のTFTであっ
ても同じ効果が得られることは明らかである。
スの具体的な動作方法については記述しなかったが、従
来のアナログ階調方式以外に、本発明人らの発明である
デジタル階調方式(例えば、特願平3−163873に
記述される)によって階調表示をおこなうことも何ら差
し障りがあるわけではない。
および回路図ならびに駆動例を示す。
に駆動例を示す。
Claims (3)
- 【請求項1】 1つの画素に少なくとも1つのTFTを
有し、TFTのゲイト電極はゲイト線に接続され、ま
た、TFTのソースもしくはドレインのいずれかはデー
タ線に接続された画素電極を複数個有するアクティブマ
トリクス型の第1の基板と、ストライプ状の電極を複数
個有する第2の基板とを有し、前記第2の基板のストラ
イプ状の電極は、前記第1の基板のゲイト電極に平行と
なるように向かい合わされたことを特徴とするアクティ
ブマトリクス表示装置。 - 【請求項2】 1つの画素に少なくとも1つのTFTを
有し、TFTのゲイト電極はゲイト線に接続され、ま
た、TFTのソースもしくはドレインのいずれかはデー
タ線に接続された画素電極を複数個有するアクティブマ
トリクス型の第1の基板上に設けられたゲイト線と第2
の基板上に設けられたストライプ状の電極とが平行にな
るように配列し、第1の基板上のゲイト線に印加される
パルスに同期して、前記第2の基板上のストライプ状電
極にパルス信号が印加されることを特徴とする表示装置
の駆動方法。 - 【請求項3】 1つの画素に少なくとも1つのTFTを
有し、TFTのゲイト電極はゲイト線に接続され、ま
た、TFTのソースもしくはドレインのいずれかはデー
タ線に接続された画素電極を有する第1の基板と、前記
第1の基板のゲイト線に平行な配線を有する第2の基板
とを有する表示装置において、前記第1の基板上のゲイ
ト線にパルスが印加されている間には、前記第2の基板
の対応する配線にも逆相の電圧が印加されることを特徴
とする表示装置の駆動方法。
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