JPS6395647A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6395647A JPS6395647A JP61242473A JP24247386A JPS6395647A JP S6395647 A JPS6395647 A JP S6395647A JP 61242473 A JP61242473 A JP 61242473A JP 24247386 A JP24247386 A JP 24247386A JP S6395647 A JPS6395647 A JP S6395647A
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- JP
- Japan
- Prior art keywords
- gate
- type
- conductive layer
- type conductive
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Element Separation (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に関し、特に高速・低消費電力Ｇａ
Ａｓ集積回路ゲートアレイに関するものである。
Ａｓ集積回路ゲートアレイに関するものである。
従来の技術
第３図に従来技術による代表的なＧａＡｓゲートアレイ
のゲートセル回路を示す。回路構成は、４つのショット
キゲート型電界効果トランジスタからなり、２１は負荷
トランジスタ、２２ 、２３ 。
のゲートセル回路を示す。回路構成は、４つのショット
キゲート型電界効果トランジスタからなり、２１は負荷
トランジスタ、２２ 、２３ 。
２４は駆動用トランジスタで、配線によって３人力ＮＯ
Ｒゲーｔｔ−形成できるようになっている。
Ｒゲーｔｔ−形成できるようになっている。
従来の技術では、これらのショットキゲート型電界効果
トランジスタは、イオン注入法等によって第４図に示す
ように直接半絶縁性ＧａＡｓ基根上に形成されている。
トランジスタは、イオン注入法等によって第４図に示す
ように直接半絶縁性ＧａＡｓ基根上に形成されている。
第４図は直接半絶縁性ＧａＡｓ基板に形成されたショッ
トキゲート型電界効果トランジスタの構造断面図である
。２７は半絶縁性基板、２８．２９はオーミック接触の
だめの高濃度Ｎ型領域、３ｏはＮ型活性層、３１．３２
はソース、ドレインのオーミック電極、３３はゲート電
極、３４は絶縁保護膜である。これらのソース。
トキゲート型電界効果トランジスタの構造断面図である
。２７は半絶縁性基板、２８．２９はオーミック接触の
だめの高濃度Ｎ型領域、３ｏはＮ型活性層、３１．３２
はソース、ドレインのオーミック電極、３３はゲート電
極、３４は絶縁保護膜である。これらのソース。
ゲート、ドレインの各電極を配線金属に工って、所望の
回路を構成できる工うになっている。
回路を構成できる工うになっている。
発明が解決しようとする問題点
ＧａＡｓゲートアレイでは、ゲートセルの消費電流がセ
ル内の負荷トランジスタまたは負荷抵抗等で決められて
いる。集積回路の集積密度全１０キロゲート以上に上げ
るためには、集積回路全体の消費電力点からセル内の消
費電流を極力小さくしなければならない。しかし、半絶
縁性ＧΔ人Ｓ基版では、抵抗率が１ｏ８Ω・ｃｍ程度で
あるだめ、第４図の３５．３６のような基板内全０．１
μ人程度の電流が流れる恐れがちり、従来技術のように
セルを構成している各素子が半絶縁性基板で素子間分離
を行っている状況では１μＡ以下の電流を従来技術のシ
ョットキゲート型電界効果トランジスタで”ＯＮ”状態
とＯＦＦ”状態で切換えることが難しい。従って、現状
ではセル内の負荷トランジスタには数１０μÅ以上流す
必要があり、１０キロゲート以上の集積度を上げたＧａ
Ａｓゲートアレイの開発を妨たけるという問題点がある
。
ル内の負荷トランジスタまたは負荷抵抗等で決められて
いる。集積回路の集積密度全１０キロゲート以上に上げ
るためには、集積回路全体の消費電力点からセル内の消
費電流を極力小さくしなければならない。しかし、半絶
縁性ＧΔ人Ｓ基版では、抵抗率が１ｏ８Ω・ｃｍ程度で
あるだめ、第４図の３５．３６のような基板内全０．１
μ人程度の電流が流れる恐れがちり、従来技術のように
セルを構成している各素子が半絶縁性基板で素子間分離
を行っている状況では１μＡ以下の電流を従来技術のシ
ョットキゲート型電界効果トランジスタで”ＯＮ”状態
とＯＦＦ”状態で切換えることが難しい。従って、現状
ではセル内の負荷トランジスタには数１０μÅ以上流す
必要があり、１０キロゲート以上の集積度を上げたＧａ
Ａｓゲートアレイの開発を妨たけるという問題点がある
。
問題点全解決するだめの手段
本発明は化合物半導体ＧａＡｓ基板上に形成される。少
なくとも１部のゲートセルを構成している素子の分離ｉ
ＰＮ接合で行うと同時に、前記素子Ｉｐ型導電層上に形
成した半導体装置でろって、たとえば具体的実施例にお
いては前記Ｐ型溝電層を半絶縁性ＧａＡｓ基板上に形成
し、ゲートセル回路部以外の回路を構成している素子の
一部もしくは全部が、直接半絶縁性基板上に形成されて
いる。
なくとも１部のゲートセルを構成している素子の分離ｉ
ＰＮ接合で行うと同時に、前記素子Ｉｐ型導電層上に形
成した半導体装置でろって、たとえば具体的実施例にお
いては前記Ｐ型溝電層を半絶縁性ＧａＡｓ基板上に形成
し、ゲートセル回路部以外の回路を構成している素子の
一部もしくは全部が、直接半絶縁性基板上に形成されて
いる。
作用
本発明では、ゲートセルの構成素子全Ｐ型導電層上に形
成すると、素子間ｉＰＮ接合で分離することができるた
め、素子間のリーク電流が１μÅ以下に抑えることがで
き、またＰ型導電層上に形成されたショットキゲート型
電界効果トランジスタではソース、ドレイン間の基板内
を流れる電流も抑えられ、１μＡ以下の電流の”ＯＮ”
状態と“ＯＦＦ”状態を切り換えることができるように
なり、セル内の消費電流を数μÅ以下にすることができ
るため、１０キロゲート以上の集積度でも実現可能とな
る。・また周辺回路の高速部分及びファンアウトの大き
い素子ｉＰＮ接合による寄生容量のない直接半絶縁性基
板上に形成することにより、アクセス時間の遅延を抑制
することができる。
成すると、素子間ｉＰＮ接合で分離することができるた
め、素子間のリーク電流が１μÅ以下に抑えることがで
き、またＰ型導電層上に形成されたショットキゲート型
電界効果トランジスタではソース、ドレイン間の基板内
を流れる電流も抑えられ、１μＡ以下の電流の”ＯＮ”
状態と“ＯＦＦ”状態を切り換えることができるように
なり、セル内の消費電流を数μÅ以下にすることができ
るため、１０キロゲート以上の集積度でも実現可能とな
る。・また周辺回路の高速部分及びファンアウトの大き
い素子ｉＰＮ接合による寄生容量のない直接半絶縁性基
板上に形成することにより、アクセス時間の遅延を抑制
することができる。
実施例
第１図に本発明の一実施例であるＧａＡｓ Ｘ ／ Ｄ
型ゲートセルの回路を示す。１は負荷用のデプレッショ
ン型のショットキゲート型電界効果トランジスタ、２，
３．４は駆動用のエンノ・ンスメント型のショットキゲ
ート型電界効果トランジスタで配線に工っで３人力ＮＯ
Ｒゲートを形成できるようになっている。
型ゲートセルの回路を示す。１は負荷用のデプレッショ
ン型のショットキゲート型電界効果トランジスタ、２，
３．４は駆動用のエンノ・ンスメント型のショットキゲ
ート型電界効果トランジスタで配線に工っで３人力ＮＯ
Ｒゲートを形成できるようになっている。
メモリセルを構成しているこれら４つのトランジスタを
第２図に示すようにＰ型導電層上に形成し、前記Ｐ型溝
電層を回路の最も低い電位と同電位にして用いる。第２
図は代表的な２つのショットキゲート型電界効果トラン
ジスタの構造断面図を示す。７は半絶縁性ＧａＡＳ基板
、８．９は高濃度Ｎ型領域、１ｏはＮ型活性層、１２．
１３はソース、ドレインのオーミック電極、１４はゲー
ト電柵、１５はＰ型溝電層である。Ｎ型層およびＰ型層
の形成にはそれぞれ、Ｓｉお工びＢｅｉイオン注入注入
用いた。
第２図に示すようにＰ型導電層上に形成し、前記Ｐ型溝
電層を回路の最も低い電位と同電位にして用いる。第２
図は代表的な２つのショットキゲート型電界効果トラン
ジスタの構造断面図を示す。７は半絶縁性ＧａＡＳ基板
、８．９は高濃度Ｎ型領域、１ｏはＮ型活性層、１２．
１３はソース、ドレインのオーミック電極、１４はゲー
ト電柵、１５はＰ型溝電層である。Ｎ型層およびＰ型層
の形成にはそれぞれ、Ｓｉお工びＢｅｉイオン注入注入
用いた。
本実施例では、メモリセルを構成している４つのトラン
ジスタのゲート長を全て１μｍとし、ゲ ｌ−ト幅は１
は、１μｍ、２，３．４は５μｍとした。またしきい値
電圧は、デプレッション型は一〇、２ｖ、エンハンスメ
ント型は＋０．１ Ｖとした。
ジスタのゲート長を全て１μｍとし、ゲ ｌ−ト幅は１
は、１μｍ、２，３．４は５μｍとした。またしきい値
電圧は、デプレッション型は一〇、２ｖ、エンハンスメ
ント型は＋０．１ Ｖとした。
その結果、負荷トランジスタ１に流れる電流は、約２．
４μ人でありゲートセルで消費される電流は数μ人と従
来の殉に抑えることができた。アクセス時間に関しては
、周辺のバッファ部やファンアウトの多い部分を構成し
ている素子を従来通りの半絶縁性基板上に直接形成した
ため、ＰＮ接合による寄生容量もなく、従来技術による
集積回路のアクセス時間とほとんど遜色がなかった。
４μ人でありゲートセルで消費される電流は数μ人と従
来の殉に抑えることができた。アクセス時間に関しては
、周辺のバッファ部やファンアウトの多い部分を構成し
ている素子を従来通りの半絶縁性基板上に直接形成した
ため、ＰＮ接合による寄生容量もなく、従来技術による
集積回路のアクセス時間とほとんど遜色がなかった。
なお、上記実施例ではＥｌＤ型メセメモリセルして述べ
たが、Ｅ／Ｒ型や、ダイオードを用いた他のメモリセル
に関しても同様な結果が得られる。
たが、Ｅ／Ｒ型や、ダイオードを用いた他のメモリセル
に関しても同様な結果が得られる。
発明の効果
本発明の半導体装置により、化合物半導体ＧａＡｓ基板
上に形成されるゲートアレイのゲートセル内の消費電流
を減少させ、１０キロゲート以上の集積密度を可能にす
る。
上に形成されるゲートアレイのゲートセル内の消費電流
を減少させ、１０キロゲート以上の集積密度を可能にす
る。
第１図は本発明の一実施例のＥ／Ｄ型ゲートセルの回路
図、第２図は同実施例によるゲートセル内のショットキ
ゲート型電界効果トランジスタの断面図、第３図は従来
技術のゲートセルの回路図、第４図は同ゲートセル内の
ショットキゲート型電界効果トランジスタの断面図であ
る。 １・・・・・・負荷トランジスタ、２．３．４・°・°
°°駆動用トランジスタ、７・・・・・・半絶縁性Ｇａ
Ａｓ基板、８．・９・・・・・・高濃度Ｎ型領域、１０
・・・・・・Ｎ型活性層、１１．１２・・・・・・オー
ミック電極、１３・・・・・・ゲート電極、１４・・・
・・・Ｐ型導電層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／−
−−ヌ荷椙デプレッション型 菓１図 δ ｑ
図、第２図は同実施例によるゲートセル内のショットキ
ゲート型電界効果トランジスタの断面図、第３図は従来
技術のゲートセルの回路図、第４図は同ゲートセル内の
ショットキゲート型電界効果トランジスタの断面図であ
る。 １・・・・・・負荷トランジスタ、２．３．４・°・°
°°駆動用トランジスタ、７・・・・・・半絶縁性Ｇａ
Ａｓ基板、８．・９・・・・・・高濃度Ｎ型領域、１０
・・・・・・Ｎ型活性層、１１．１２・・・・・・オー
ミック電極、１３・・・・・・ゲート電極、１４・・・
・・・Ｐ型導電層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／−
−−ヌ荷椙デプレッション型 菓１図 δ ｑ
Claims (2)
- （１）化合物半導体ＧａＡｓ基板上に形成される、少な
くとも１部のゲートセルを構成している素子の分離をＰ
Ｎ接合で行うと同時に、前記素子をＰ型導電層上に形成
してなる半導体装置。 - （２）Ｐ型導電層を半絶縁性ＧａＡｓ基板上に形成し、
ゲートセル回路部以外の回路を構成している素子の一部
もしくは全部を、直接半絶縁性基板上に形成する特許請
求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242473A JPS6395647A (ja) | 1986-10-13 | 1986-10-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242473A JPS6395647A (ja) | 1986-10-13 | 1986-10-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6395647A true JPS6395647A (ja) | 1988-04-26 |
Family
ID=17089607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61242473A Pending JPS6395647A (ja) | 1986-10-13 | 1986-10-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6395647A (ja) |
-
1986
- 1986-10-13 JP JP61242473A patent/JPS6395647A/ja active Pending
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