CN108777127A - 一种微型显示器的像素电路 - Google Patents

Abstract

本发明公开了一种微型显示器的像素电路，该像素电路包括N个串接相联的晶体管、第一驱动晶体管和电容器，或者包括N个串接相联的晶体管、第一驱动晶体管以及和所述第一驱动晶体管形成串接相连的M个控制晶体管和电容器，或者包括第一晶体管、第二晶体管、第一驱动晶体管和电容器，或者包括第一晶体管、第二晶体管、第一驱动晶体管以及和所述第一驱动晶体管形成串接相连的M个控制晶体管和电容器。本发明公开了上述像素电路的拓扑结构与工作方式，与现有方案相比，这些像素电路具有充电速度快、外围电路简单、漏电小，精度和稳定性高、可提高最大亮度和对比度的优点。

Description

一种微型显示器的像素电路

技术领域

本发明涉及平面显示器的技术领域，尤其涉及一种针对以单晶硅芯片为基板的微型显示器的像素电路。

背景技术

当代平面显示器一般以多晶硅或非晶硅为基板，多晶硅或非晶硅的基板上集成了驱动电路以产生发光器件所需要的电流或电压。在主动型驱动的显示器面板中，每个像素都拥有一个独立的像素电路。当像素面板进一步减小时，采用了单晶硅作为基板，形成了对角线尺寸可小于1英寸的微型显示器，像素点距可达2000PPI(每英寸的像素数量)以上。由于单晶硅中晶体管的特征尺寸远小于多晶硅或非晶硅基板中晶体管的特征尺寸，因此单晶硅基板的驱动电路与多晶硅或非晶硅基板的驱动电路有很大不同，主要体现在以单晶硅为基板的微型显示器中每个像素输出电流为皮安至纳安级别，而以多晶硅或非晶硅为基板的普通显示器中每个像素输出电流为微安级别。现有的以单晶硅为基板的微型显示器采用了亚阈值电压缩放技术来产生微小电流的以驱动微型显示器的微小像素，但由于工作于亚阈值区域的驱动晶体管虽然可以产生很小的纳安级电流，但是亚阈值区域工作范围较难控制，带来充电速度慢、容易漏电、精度不稳定和外围电路复杂的缺点。

因此，本领域的技术人员致力于开发一种更有效的针对以单晶硅为基板的微型显示器的像素电路，提高其电流精度和充电速度，并减小电路的复杂性。

发明内容

有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是如何利用基于单晶硅的金属-氧化物半导体场效应晶体管产生皮安至纳安级别的电流，并且使得充电速度快、漏电小、精度高且稳定、外围电路简单。

为实现上述目的，本发明提供一种微型显示器的像素电路，包括发光器件，其特征在于：(1)所述像素电路至少包括N个串接相联的晶体管、第一驱动晶体管和电容器；(2)所述N个串接相联的晶体管中的N个串联晶体管的栅极分别连接至N个选通线；(3)所述N个串接相联的晶体管中的第一个串联晶体管的源极或漏极连接至数据线，所述N个串接相联的晶体管中的最后一个串联晶体管的漏极或源极连接至所述第一驱动晶体管的栅极，包括第一个串联晶体管和最后一个串联晶体管在内的所有N个串接相联的晶体管均彼此串联：上一个串联晶体管的漏极或源极连接至下一个串联晶体管的源极或漏极；(4)所述第一驱动晶体管的源极或漏极连接至像素电源或公共端，所述第一驱动晶体管的漏极或源极连接至所述发光器件的一端，所述发器件的另一端连接至公共端或像素电源；(5)所述电容器的一端连接至所述第一驱动晶体管的栅极，另一端连接至地或所述像素电源或地。

进一步地，N为2、3或4。

进一步地，所述N个串接相联的晶体管皆为沟道宽度不大于0.5微米的金属-氧化物半导体场效应晶体管，所述第一驱动晶体管为沟道宽度不小于0.25微米的金属-氧化物半导体场效应晶体管。

进一步地，所述N个串接相联的晶体管各为P型或N型晶体管且所述第一驱动晶体管为P型或N型晶体管，所述P型晶体管的衬底连接至所述像素电源或其源极，所述N型晶体管的衬底连接至地。

进一步地，所述N个串接相联的晶体管都工作于开关状态，当所述N个选通线使N个串接相联的晶体管全部打开时，所述数据线上的电压值充电至所述电容器，当所述N个串接相联的晶体管中有任意一个关闭时，所述电容器使所述第一驱动晶体管的栅极保持了所述电压值。

本发明还提供了另一种微型显示器的像素电路，包括发光器件，其特征在于：(1)所述像素电路至少包括N个串接相联的晶体管、第一驱动晶体管以及和所述第一驱动晶体管形成串接相连的M个控制晶体管和电容器；(2)所述N个串接相联的晶体管中的N个串联晶体管的栅极分别连接至N个选通线；(3)所述N个串接相联的晶体管中的第一个串联晶体管的源极或漏极连接至数据线，所述N个串接相联的晶体管中的最后一个串联晶体管的漏极或源极连接至所述第一驱动晶体管的栅极，包括第一个串联晶体管和最后一个串联晶体管在内的所有N个串接相联的晶体管均彼此串联：上一个串联晶体管的漏极或源极连接至下一个串联晶体管的源极或漏极；(4)所述第一驱动晶体管和M个控制晶体管形成串联连接，前一个晶体管的漏极或源极连接至下一个晶体管的源极或漏极，第一个串联晶体管的源极或漏极连接至像素电源或公共端，最后一个串联晶体管的漏极或源极连接至所述发光器件的一端，所述发光器件的另一端连接至公共端或像素电源；(5)所述电容器的一端连接至所述第一驱动晶体管的栅极，另一端连接至地或所述像素电源或地。

进一步地，N为2、3或4，M为1、2或3。

进一步地，所述N个串接相联的晶体管皆为沟道宽度不大于0.5微米的金属-氧化物半导体场效应晶体管，所述第一驱动晶体管和所述M个串接相联的晶体管皆为沟道宽度不小于0.25微米的金属-氧化物半导体场效应晶体管。

进一步地，所述N个串接相联的晶体管各为P型或N型晶体管且所述第一驱动晶体管为P型或N型晶体管，所述P型晶体管的衬底连接至所述像素电源或其源极，所述N型晶体管的衬底连接至地。

进一步地，所述N个串接相联的晶体管都工作于开关状态，当所述N个选通线使N个串接相联的晶体管全部打开时，所述数据线上的电压值充电至所述电容器，当所述N个串接相联的晶体管中有任意一个关闭时，所述电容器使所述第一驱动晶体管的栅极保持了所述电压值。

进一步地，所述M个控制晶体管皆为P型晶体管，所述P型晶体管的衬底连接至该P型晶体管的源极或所述像素电源。

进一步地，所述M个控制晶体管中具有最小宽长比的晶体管的宽长比大于所述第一驱动晶体管的宽长比。

进一步地，所述M个控制晶体管中的每个控制晶体管的栅极全部连接至地或者至少有一个控制晶体管连接至控制线，且当连接至所述控制线时，当所述N个选通线使N个串接相联的晶体管全部打开时，所述控制线呈现为高电平使所述M个控制晶体管中栅极连接至所述控制线的晶体管为关闭状态，从而使所述发光器件中无电流通过，当所述N个选通线使N个串接相联的晶体管中至少有一个关闭时，所述控制线呈现为低电平使所述M个控制晶体管全部为打开状态，从而使所述发光器件中通过电流而发光。

进一步地，在一个充电周期内，所述M个控制晶体管的最短关闭时间不小于所述N个串接相联的晶体管的最长打开时间。

本发明还提供了另一种微型显示器的像素电路，包括发光器件，其特征在于：(1)所述像素电路包括第一晶体管、第二晶体管、第一驱动晶体管和电容器；(2)所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管；所述第一晶体管的栅极连接至选通线，所述第二晶体管的栅极连接至另一个选通线，所述第一晶体管的源极或漏极连接至所述第二晶体管的漏极或源极以及数据线，所述第一晶体管的漏极或源极连接至所述第二晶体管的源极或漏极以及所述第一驱动晶体管的栅极；所述第一晶体管的衬底连接至所述像素电源，所述第二晶体管的衬底连接至地；(3)所述第一驱动晶体管的源极或漏极连接至像素电源或公共端，所述第一驱动晶体管的漏极或源极连接至所述发光器件的一端，所述发器件的另一端连接至公共端或像素电源；(4)所述电容器的一端连接至所述第一驱动晶体管的栅极，另一端连接至地或所述像素电源或地。

进一步地，所述第一晶体和或第二晶体管皆为沟道宽度不大于0.5微米的金属-氧化物半导体场效应晶体管，所述第一驱动晶体管为沟道宽度不小于0.25微米的金属-氧化物半导体场效应晶体管。

进一步地，所述第一驱动晶体管为P型或N型晶体管，所述P型晶体管的衬底连接至该P型晶体管的源极或所述像素电源，所述N型晶体管的衬底连接至地。

进一步地，所述第一晶体管和第二晶体管都工作于开关状态且同时打开或同时关闭，当所述第一晶体管和第二晶体管全部打开时，所述数据线上的电压值充电至所述电容器，当第一晶体管和第二晶体管全部关闭时，所述电容器使所述第一驱动晶体管的栅极保持了所述电压值。

本发明还提供了另一种微型显示器的像素电路，包括发光器件，其特征在于：(1)所述像素电路包括第一晶体管、第二晶体管、第一驱动晶体管以及和所述第一驱动晶体管形成串接相连的M个控制晶体管和电容器；(2)所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管；所述第一晶体管的栅极连接至选通线，所述第二晶体管的栅极连接至另一个选通线，所述第一晶体管的源极或漏极连接至所述第二晶体管的漏极或源极以及数据线，所述第一晶体管的漏极或源极连接至所述第二晶体管的源极或漏极以及所述第一驱动晶体管的栅极；所述第一晶体管的衬底连接至所述像素电源，所述第二晶体管的衬底连接至地；(3)所述第一驱动晶体管和M个控制晶体管形成串联连接，前一个晶体管的漏极或源极连接至下一个晶体管的源极或漏极，第一个串联晶体管的源极或漏极连接至像素电源或公共端，最后一个串联晶体管的漏极或源极连接至所述发光器件的一端，所述发光器件的另一端连接至公共端或像素电源；(4)所述电容器的一端连接至所述第一驱动晶体管的栅极，另一端连接至地或所述像素电源或地。

进一步地，M为1、2或3。

进一步地，所述第一晶体管和第二晶体管皆为沟道宽度不大于0.5微米的金属-氧化物半导体场效应晶体管，所述第一驱动晶体管和所述第一驱动晶体管以及和所述第一驱动晶体管形成串接相连的M个控制晶体管皆为沟道宽度不小于0.25微米的金属-氧化物半导体场效应晶体管。

进一步地，所述第一驱动晶体管为P型或N型晶体管，所述M个控制晶体管皆为P型晶体管，所述P型晶体管的衬底连接至该P型晶体管的源极或所述像素电源，所述N型晶体管的衬底连接至地。

进一步地，所述M个控制晶体管中具有最小宽长比的晶体管的宽长比大于所述第一驱动晶体管的宽长比。

进一步地，所述第一晶体管和第二晶体管都工作于开关状态且所述第一晶体管和第二晶体管的选通线的极性相反，当所述第一晶体管和第二晶体管全部打开时，所述数据线上的电压值充电至所述电容器，当所述第一晶体管和第二晶体管全部关闭时，所述电容器使所述第一驱动晶体管的栅极保持了所述电压值。

进一步地，所述M个控制晶体管中的每个控制晶体管的栅极全部连接至地或者至少有一个控制晶体管连接至控制线，且当连接至所述控制线时，当所述第一晶体管和第二晶体管全部打开时，所述控制线呈现为高电平使所述M个控制晶体管中栅极连接至所述控制线的晶体管为关闭状态，从而使所述发光器件中无电流通过，当所述第一晶体管和第二晶体管全部关闭时，所述控制线呈现为低电平使所述M个控制晶体管全部为打开状态，从而使所述发光器件中通过电流而发光。

进一步地，在一个充电周期内，所述M个控制晶体管的最短关闭时间不小于第一晶体管和第二晶体管的最长打开时间。

如前所述的微型显示器的像素电路的进一步特征在于，所述像素电路构成包含若干行线和若干列线的阵列，所述列线按列连接至阵列中每列像素电路的数据线，所述行线和列线由控制电路控制且所述控制电路还包括以下功能中的至少一项：发光器件的亮度调整、对比度调整、色彩饱和度调整、伽玛校正、图像缩放、图像增强、图像格式转换、灰度抖动控制、DC-DC控制器、低压差线性稳压器、温度监控、数模转换器、模数转换器、时序控制器、测试图案发生器、随机存储器、只读存储器、非易失性存储器、一次性编程存储器、嵌入式微处理器、视频数据接口。

如前所述的微型显示器的像素电路的进一步特征在于，所述像素电路构成包含若干每行均具有多位的行线和若干列线的阵列，所述若干每行均具有多位的行线按行连接至所述阵列中像素电路的多个选通线并使所述若干每行均具有多位的行线中每行具有多位的行线与所述像素电路包含的多个选通线对应连接，所述行线和列线由控制电路控制且所述控制电路还包括以下功能中的至少一项：发光器件的亮度调整、对比度调整、色彩饱和度调整、伽玛校正、图像缩放、图像增强、图像格式转换、灰度抖动控制、DC-DC控制器、低压差线性稳压器、温度监控、数模转换器、模数转换器、时序控制器、测试图案发生器、随机存储器、只读存储器、非易失性存储器、一次性编程存储器、嵌入式微处理器、视频数据接口。

如前所述的微型显示器的像素电路的进一步特征在于，所述像素电路构成包含若干每行均具有多位的行线和若干每列均具有多位的列线的阵列，所述若干每行均具有多位的行线中至少具备一个行线按行连接至所述阵列中像素电路的某一个选通线，所述若干每列均具有多位的列线中至少具备一个列线按列连接至所述阵列中像素电路的另一个选通线，所述行线和列线由控制电路控制且所述控制电路还包括以下功能中的至少一项：发光器件的亮度调整、对比度调整、色彩饱和度调整、伽玛校正、图像缩放、图像增强、图像格式转换、灰度抖动控制、DC-DC控制器、低压差线性稳压器、温度监控、数模转换器、模数转换器、时序控制器、测试图案发生器、随机存储器、只读存储器、非易失性存储器、一次性编程存储器、嵌入式微处理器、视频数据接口。

如前所述的微型显示器的像素电路的进一步特征在于，所述像素电路构成包含若干每行均具有多位的行线和若干列线的阵列，所述若干每行均具有多位的行线中至少具备一个行线按行连接至所述阵列中像素电路的控制线，所述行线和列线由控制电路控制且所述控制电路还包括以下功能中的至少一项：发光器件的亮度调整、对比度调整、色彩饱和度调整、伽玛校正、图像缩放、图像增强、图像格式转换、灰度抖动控制、DC-DC控制器、低压差线性稳压器、温度监控、数模转换器、模数转换器、时序控制器、测试图案发生器、随机存储器、只读存储器、非易失性存储器、一次性编程存储器、嵌入式微处理器、视频数据接口。

如前所述的微型显示器的像素电路的进一步特征在于，所述像素电路构成包含若干行线和若干列线的阵列，所述行线和列线由控制电路控制，所述阵列中的有源器件均处于第一电源域且所述控制电路中至少有部分电路处于第二电源域，所述第一电源域和第二电源域之间存在用于转换电平的电平转换模块且所述控制电路还包括以下功能中的至少一项：发光器件的亮度调整、对比度调整、色彩饱和度调整、伽玛校正、图像缩放、图像增强、图像格式转换、灰度抖动控制、DC-DC控制器、低压差线性稳压器、温度监控、数模转换器、模数转换器、时序控制器、测试图案发生器、随机存储器、只读存储器、非易失性存储器、一次性编程存储器、嵌入式微处理器、视频数据接口。

如前所述的微型显示器的像素电路的进一步特征在于，所述数据线上的电压值或所述电容器上的电压值为一个在零和所述像素电源电压之间的、并且可分为至少256级的电压值且所述第一驱动晶体管的输出电流与所述电压值成正比，所述正比为一种线性或者可通过校正形成线性的递增关系。

如前所述的微型显示器的像素电路的进一步特征在于，当所述第一驱动晶体管的源极或漏极连接至像素电源时，所述公共端连接了所述发光器件的阴极且所述公共端连接至地或小于零值的负电源；当所述第一驱动晶体管的源极或漏极连接至地或小于零值的负电源时，所述公共端连接了所述发光器件的阳极且所述公共端连接至所述像素电源。

进一步地，所述负电源的电压值应等于当数据线为零电压时能够使所述发光器件处于最低等级灰度时负电源的取值。

如前所述的微型显示器的像素电路的进一步特征在于，所述电容器为利用同层金属或相邻层金属形成的金属-绝缘层-金属电容、利用同层金属或相邻层金属形成的金属-氧化物-金属、利用多晶层和绝缘层形成的多晶-绝缘层-多晶电容、利用深沟道形成的电容、利用金属或者其他材料堆叠形成的电容、或利用金属-氧化物半导体场效应晶体管的栅极氧化层和衬底形成的电容或以上电容的组合。

进一步地，所述组合是指各电容在垂直或水平方面上形成多层并联结构，从而使电容总值大于任何单个电容器的电容值。

如前所述的微型显示器的像素电路的进一步特征在于，所述发光器件为一种由电流驱动的有机电致发光器件或半导体发光器件或量子点发光器件或其组合，所述发光器件的发光亮度与流过发光器件的电流成正比，且所述发光器件位于像素电路的上方或垂直上方。

本发明与现有技术相比较，具有如下显而易见的实质性特点和显著进步：(1)可采用电压充电方式，充电速度快；(2)由于不需要电流源，因此外围电路简单；(3)采用串联晶体管作为开关电路，漏电小，精度和稳定性得到提高；(4)采用控制晶体管作为充电控制开关和电压偏置器件，加大了负电压的最低电压取值范围，提高了最高亮度，增强了对比度；(5)独立的选通线结构使行、列都可以控制像素电路，使控制方式更加灵活，漏电更小。

以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。

附图说明

图1是本发明提供的微型显示器的像素电路较佳实施例的四种基本电路形式；

图2是本发明提供的微型显示器的像素电路另一个较佳实施例的四种电路形式；

图3是本发明提供的微型显示器的像素电路再一个较佳实施例的四种电路形式；

图4是本发明提供的微型显示器的像素电路又一个较佳实施例的四种电路形式；

图5是本发明提供的微型显示器的像素电路又一个较佳实施例的四种电路形式；

图6是本发明提供的微型显示器的像素电路控制时序的4种较佳实施例；

图7是本发明提供的微型显示器的像素电路控制时序的另2种较佳实施例；

图8是本发明提供的微型显示器的驱动电路的四种较佳实施例。

图9是本发明提供的微型显示器的像素电路的公共端31、发光器件60、像素电路10之间关系的较佳实施例；

图10是本发明提供的利用金属-氧化物半导体场效应晶体管的栅极氧化层和衬底形成的电容的一个较佳实施例。

具体实施方式

以下参考说明书附图介绍本发明的多个优选实施例，使其技术内容更加清楚和便于理解。本发明可以通过许多不同形式的实施例来得以体现，本发明的保护范围并非仅限于文中提到的实施例。

在附图中，结构相同的部件以相同数字标号表示，各处结构或功能相似的组件以相似数字标号表示。附图所示的每一组件的尺寸、大小和厚度是任意示出的，在图中并没有限定每个组件的尺寸、大小和厚度。为了使图示更清晰，附图中有些地方适当夸大了部件的尺寸。

以下阐述了第一实施例：

本实施例阐述了本发明所述的微型显示器的像素电路的不同方案。

在第一个方案中，如附图1(a)所示，像素电路10包括串联晶体管51、串联晶体管52、第一驱动晶体管53、电容器55；串联晶体管51的栅极连接至第一选通线11，串联晶体管52的栅极连接至第二选通线15；串联晶体管51的源极(或漏极)连接至数据线12，串联晶体管51的漏极(或源极)连接至串联晶体管52的源极(或漏极)，串联晶体管52的漏极(或源极)连接至第一驱动晶体管53的栅极；第一驱动晶体管53为一种P型晶体管、源极连接至像素电源21、漏极连接至发光器件60的一端(图中为阳级)、衬底连接至像素电源21；电容器55的一端接至第一驱动晶体管53的栅极，另一端接至像素电源21(或地)；发光器件60的另一端(图中为阴极)连接至公共端31。

在第二个方案中，如附图1(b)所示，像素电路10包括串联晶体管51、串联晶体管52、第一驱动晶体管53、电容器55；串联晶体管51的栅极连接至第一选通线11，串联晶体管52的栅极连接至第二选通线15；串联晶体管51的源极(或漏极)连接至数据线12，串联晶体管51的漏极(或源极)连接至串联晶体管52的源极(或漏极)，串联晶体管52的漏极(或源极)连接至第一驱动晶体管53的栅极；第一驱动晶体管53为一种N型晶体管、漏极连接至像素电源21、源极连接至发光器件60的一端(图中为阳级)、衬底连接至地；电容器55的一端接至第一驱动晶体管53的栅极，另一端接至地(或像素电源21)；发光器件60的另一端(图中为阴极)连接至公共端31。

在第三个方案中，如附图1(c)所示，像素电路10包括串联晶体管51、串联晶体管52、第一驱动晶体管53、电容器55；串联晶体管51的栅极连接至第一选通线11，串联晶体管52的栅极连接至第二选通线15；串联晶体管51的源极(或漏极)连接至数据线12，串联晶体管51的漏极(或源极)连接至串联晶体管52的源极(或漏极)，串联晶体管52的漏极(或源极)连接至第一驱动晶体管53的栅极；第一驱动晶体管53为一种P型晶体管、源极连接至发光器件60的一端(图中为阴极)、漏极连接至公共端31、衬底连接像素电源21(或其源极)；电容器55的一端接至第一驱动晶体管53的栅极，另一端接至像素电源21(或地)；发光器件60的另一端(图中为阳极)连接至像素电源21。

在第四个方案中，如附图1(d)所示，像素电路10包括串联晶体管51、串联晶体管52、第一驱动晶体管53、电容器55；串联晶体管51的栅极连接至第一选通线11，串联晶体管52的栅极连接至第二选通线15；串联晶体管51的源极(或漏极)连接至数据线12，串联晶体管51的漏极(或源极)连接至串联晶体管52的源极(或漏极)，串联晶体管52的漏极(或源极)连接至第一驱动晶体管53的栅极；第一驱动晶体管53为一种N型晶体管、漏极连接至发光器件60的一端(图中为阴极)、源极连接至公共端31、衬底连接至地；电容器55的一端接至第一驱动晶体管53的栅极，另一端接至地(或像素电源21)；发光器件60的另一端(图中为阳极)连接至像素电源21。

在第五个方案中，如附图2(a)所示，像素电路10包括串联晶体管51、串联晶体管52、串联晶体管56、第一驱动晶体管53、电容器55；串联晶体管51的栅极连接至第一选通线11，串联晶体管52的栅极连接至第二选通线15，串联晶体管56的栅极连接至第三选通线16；串联晶体管51的源极(或漏极)连接至数据线12，串联晶体管51的漏极(或源极)连接至串联晶体管52的源极(或漏极)，串联晶体管52的漏极(或源极)连接至串联晶体管56的源极(或漏极)，串联晶体管56的漏极(或源极)连接至第一驱动晶体管53的栅极；第一驱动晶体管53为一种P型晶体管、源极连接至像素电源21、漏极连接至发光器件60的一端(图中为阳级)、衬底连接至像素电源21(或地)；电容器55的一端接至第一驱动晶体管53的栅极，另一端接至像素电源21；发光器件60的另一端(图中为阴极)连接至公共端31。

在第六个方案中，如附图2(b)所示，像素电路10包括串联晶体管51、串联晶体管52、串联晶体管56、第一驱动晶体管53、电容器55；串联晶体管51的栅极连接至第一选通线11，串联晶体管52的栅极连接至第二选通线15，串联晶体管56的栅极连接至第三选通线16；串联晶体管51的源极(或漏极)连接至数据线12，串联晶体管51的漏极(或源极)连接至串联晶体管52的源极(或漏极)，串联晶体管52的漏极(或源极)连接至串联晶体管56的源极(或漏极)，串联晶体管56的漏极(或源极)连接至第一驱动晶体管53的栅极；第一驱动晶体管53为一种N型晶体管、漏极连接至像素电源21、源极连接至发光器件60的一端(图中为阳级)、衬底连接至地；电容器55的一端接至第一驱动晶体管53的栅极，另一端接至地(或像素电源21)；发光器件60的另一端(图中为阴极)连接至公共端31。

在第七个方案中，如附图2(c)所示，像素电路10包括串联晶体管51、串联晶体管52、串联晶体管56、第一驱动晶体管53、电容器55；串联晶体管51的栅极连接至第一选通线11，串联晶体管52的栅极连接至第二选通线15，串联晶体管56的栅极连接至第三选通线16；串联晶体管51的源极(或漏极)连接至数据线12，串联晶体管51的漏极(或源极)连接至串联晶体管52的源极(或漏极)，串联晶体管52的漏极(或源极)连接至串联晶体管56的源极(或漏极)，串联晶体管56的漏极(或源极)连接至第一驱动晶体管53的栅极；第一驱动晶体管53为一种P型晶体管、源极连接至发光器件60的一端(图中为阴极)、漏极连接至公共端31、衬底连接至像素电源21(或其源极)；电容器55的一端接至第一驱动晶体管53的栅极，另一端接至像素电源21(或地)；发光器件60的另一端(图中为阳极)连接至像素电源21。

在第八个方案中，如附图2(d)所示，像素电路10包括串联晶体管51、串联晶体管52、串联晶体管56、第一驱动晶体管53、电容器55；串联晶体管51的栅极连接至第一选通线11，串联晶体管52的栅极连接至第二选通线15，串联晶体管56的栅极连接至第三选通线16；串联晶体管51的源极(或漏极)连接至数据线12，串联晶体管51的漏极(或源极)连接至串联晶体管52的源极(或漏极)，串联晶体管52的漏极(或源极)连接至串联晶体管56的源极(或漏极)，串联晶体管56的漏极(或源极)连接至第一驱动晶体管53的栅极；第一驱动晶体管53为一种N型晶体管、漏极连接至发光器件60的一端(图中为阴极)、源极连接至公共端31、衬底连接至地；电容器55的一端接至第一驱动晶体管53的栅极，另一端接至地(或像素电源21)；发光器件60的另一端(图中为阳极)连接至像素电源21。

进一步地，在以上八个实施例中，串联晶体管51、52和56皆为沟道宽度不大于0.5微米的金属-氧化物半导体场效应晶体管，第一驱动晶体管53为沟道宽度不小于0.25微米的金属-氧化物半导体场效应晶体管。

进一步地，在以上八个实施例中，串联晶体管51、52或56各为P型或N型晶体管，P型晶体管的衬底连接至像素电源21，N型晶体管的衬底连接至地。串联晶体管51、52或56都工作于开关状态，每一个串联晶体管的选通线11、15或16都可以独立控制，当串联晶体管51、52或56的选通线11、15或16分别使串联晶体管51、52或56全部打开时，数据线12上的电压值充电至电容器55，当串联晶体管51、52或56中有任意一个关闭时，电容器55使第一驱动晶体管53的栅极保持了所述电压值。

进一步地，可以在串联晶体管51和串联晶体管52中插入更多的串联晶体管，并将所插入的串联晶体管的栅极连接至独立的选通线，其像素电路的工作方式类似于本实施例的方案一至八，本实施例中不再一一举例。

以下阐述了第二实施例：

在第一个方案中，如附图3(a)所示，像素电路10包括串联晶体管51、串联晶体管52、串联晶体管56、第一驱动晶体管53、第一控制晶体管54、电容器55；串联晶体管51的栅极连接至第一选通线11，串联晶体管52的栅极连接至第二选通线15，串联晶体管56的栅极连接至第三选通线16；串联晶体管51的源极(或漏极)连接至数据线12，串联晶体管51的漏极(或源极)连接至串联晶体管52的源极(或漏极)，串联晶体管52的漏极(或源极)连接至串联晶体管56的源极(或漏极)，串联晶体管56的漏极(或源极)连接至第一驱动晶体管53的栅极；第一驱动晶体管53为一种P型晶体管，其源极连接至像素电源21、漏极连接至第一控制晶体管54的源级、衬底连接至像素电源21；第一控制晶体管54为一种P型晶体管，其栅极连接至控制线13(或地)、源极连接至第一驱动晶体管53的漏极、漏极连接至发光器件60的一端(图中为阳级)、衬底连接至像素电源21；电容器55的一端接至第一驱动晶体管53的栅极，另一端接至像素电源21(或地)；发光器件60的另一端(图中为阴极)连接至公共端31。进一步地，当第一驱动晶体管53为一种N型晶体管时，其原理类似，本例不再详述。

在第二个方案中，如附图3(b)所示，像素电路10包括串联晶体管51、串联晶体管52、串联晶体管56、第一驱动晶体管53、第一控制晶体管54、第二控制晶体管58、电容器55；串联晶体管51的栅极连接至第一选通线11，串联晶体管52的栅极连接至第二选通线15，串联晶体管56的栅极连接至第三选通线16；串联晶体管51的源极(或漏极)连接至数据线12，串联晶体管51的漏极(或源极)连接至串联晶体管52的源极(或漏极)，串联晶体管52的漏极(或源极)连接至串联晶体管56的源极(或漏极)，串联晶体管56的漏极(或源极)连接至第一驱动晶体管53的栅极；第一驱动晶体管53为一种N型晶体管，其漏极连接至像素电源21、源极连接至第一控制晶体管54的源级、衬底连接至地；第一控制晶体管54为P型晶体管，其栅极连接至控制线13(或地)，第二控制晶体管58为P型晶体管，其栅极连接至控制线18(或地)，第一控制晶体管54的源极连接至第一驱动晶体管53的源极、第一控制晶体管54的漏极连接至第二控制晶体管58的源极、第二控制晶体管58的漏极连接至发光器件60的一端(图中为阳级)、第一控制晶体管54和第二控制晶体管58的衬底皆连接至其自身的源极(或像素电源21)；电容器55的一端接至第一驱动晶体管53的栅极，另一端接至地(或像素电源21)；发光器件60的另一端(图中为阴极)连接至公共端31。进一步地，当第一驱动晶体管53为一种P型晶体管时，其原理类似，本例不再详述。

在第三个方案中，如附图3(c)所示，像素电路10包括串联晶体管51、串联晶体管52、串联晶体管56、第一驱动晶体管53、第一控制晶体管54、电容器55；串联晶体管51的栅极连接至第一选通线11，串联晶体管52的栅极连接至第二选通线15，串联晶体管56的栅极连接至第三选通线16；串联晶体管51的源极(或漏极)连接至数据线12，串联晶体管51的漏极(或源极)连接至串联晶体管52的源极(或漏极)，串联晶体管52的漏极(或源极)连接至串联晶体管56的源极(或漏极)，串联晶体管56的漏极(或源极)连接至第一驱动晶体管53的栅极；第一驱动晶体管53为一种P型晶体管，其漏极连接至公共端31、源极连接至第一控制晶体管54的漏级、衬底连接至其源极(或像素电源21)；第一控制晶体管54为一种P型晶体管，其栅极连接至控制线13(或地)、漏极连接至第一驱动晶体管53的源极、源极连接至发光器件60的一端(图中为阴极)、衬底连接至其源极(或像素电源21)；电容器55的一端接至第一驱动晶体管53的栅极，另一端接至像素电源21(或地)；发光器件60的另一端(图中为阳极)连接至像素电源21。进一步地，当第一驱动晶体管53为一种N型晶体管时，其原理类似，本例不再详述。

在第四个方案中，如附图3(d)所示，像素电路10包括串联晶体管51、串联晶体管52、串联晶体管56、第一驱动晶体管53、第一控制晶体管54、第二控制晶体管58、电容器55；串联晶体管51的栅极连接至第一选通线11，串联晶体管52的栅极连接至第二选通线15，串联晶体管56的栅极连接至第三选通线16；串联晶体管51的源极(或漏极)连接至数据线12，串联晶体管51的漏极(或源极)连接至串联晶体管52的源极(或漏极)，串联晶体管52的漏极(或源极)连接至串联晶体管56的源极(或漏极)，串联晶体管56的漏极(或源极)连接至第一驱动晶体管53的栅极；第一驱动晶体管53为一种N型晶体管，其源极连接至第二控制晶体管58的源极、漏极连接至第一控制晶体管54的漏级、衬底连接至地；第一控制晶体管54为P型晶体管，其栅极连接至控制线13(或地)、漏极连接至第一驱动晶体管53的漏极、源极连接至发光器件60的一端(图中为阴极)、衬底连接至其源极(或像素电源21)；第二控制晶体管58为P型晶体管，其栅极连接至控制线18(或地)、漏极连接至公共端31、源极连接至第一驱动晶体管53的源极、衬底连接至其源极(或像素电源21)；电容器55的一端接至第一驱动晶体管53的栅极，另一端接至地(或像素电源21)；发光器件60的另一端(图中为阳极)连接至公共端31。进一步地，当第一驱动晶体管53为一种P型晶体管时，其原理类似，本例不再详述。

进一步地，在以上四个实施例中，串联晶体管51、52和56皆为沟道宽度不大于0.5微米的金属-氧化物半导体场效应晶体管，第一驱动晶体管53、控制晶体管54或58为沟道宽度不小于0.25微米的金属-氧化物半导体场效应晶体管。

进一步地，在以上四个实施例中，串联晶体管51、52或56各为P型或N型晶体管，P型晶体管的衬底连接至像素电源21，N型晶体管的衬底连接至地。串联晶体管51、52或56都工作于开关状态，每一个串联晶体管的选通线11、15或16都可以独立控制，当串联晶体管51、52或56的选通线11、15或16分别使串联晶体管51、52或56全部打开时，数据线12上的电压值充电至电容器55，当串联晶体管51、52或56中有任意一个关闭时，电容器55使第一驱动晶体管53的栅极保持了所述电压值。

进一步地，串联晶体管54和58中具有最小宽长比的晶体管的宽长比大于第一驱动晶体管53的宽长比。

进一步地，当存在控制晶体管54而不存在控制晶体管58时，当串联晶体管51、52或56全部打开时，控制线13呈现为高电平使控制晶体管54为关闭状态，从而使所述发光器件中无电流通过，当串联晶体管51、52或56至少有一个关闭时，控制线13呈现为低电平使控制晶体管54为打开状态，从而使所述发光器件中通过电流而发光。更进一步地，在一个充电周期内，所述控制晶体管54的最短关闭时间不小于串联晶体管51、52或56的最长打开时间。当同时存在控制晶体管54和控制晶体管58时，当串联晶体管51、52或56全部打开时，控制线13和控制线18中至少有一个为高电平使控制晶体管54和58中至少有一个为关闭状态，从而使所述发光器件中无电流通过，当串联晶体管51、52或56至少有一个关闭时，控制线13和控制线18都呈现为低电平使控制晶体管54和控制晶体管58全部为打开状态，从而使所述发光器件中通过电流而发光。更进一步地，在一个充电周期内，所述控制晶体管54和控制晶体管58的最短关闭时间都不小于串联晶体管51、52或56的最长打开时间。

进一步地，可以在串联晶体管51和串联晶体管52中插入更多的串联晶体管并将所插入的串联晶体管的栅极连接至独立的选通线，或者减少串联晶体管52和其选通线。或者，进一步地，可以在控制晶体管54和控制晶体管58的源极端或漏极端插入更多的串联晶体管并将所插入的串联晶体管的栅极连接至独立的控制线，或者减少控制晶体管54或58。进行以上改变后，像素电路的工作方式仍类似于本实施例的方案一至四，本实施例中不再一一举例。

以下将以一个更具体的实例说明控制晶体管54和控制晶体管58的工作过程：

图6(a)示意的一种控制方案对图3(a)和图3(c)的电路进行控制，晶体管51、52和56皆为P型晶体管，当选通线11、15和16都为低电平时使晶体管51、52和56都打开，此时，控制线13为高电平使控制晶体管54保持关闭状态，发光器件60中无电流通过；当选通线11、15和16都为高电平时使晶体管51、52和56都关闭，此时，控制线13为低电平使控制晶体管54保持打开状态且作用为有源电阻使用，允许发光器件60有电流通过，电流大小与第一驱动晶体管53的栅极电压成正比。进一步地，在一个充电周期内，控制晶体管54关闭的时间应该至少大于晶体管51、52和53打开的时间。

图6(b)示意的另一种控制方案对图3(a)和图3(c)的电路进行控制，晶体管51、52和56皆为N型晶体管，当选通线11、15和16都为高电平时使晶体管51、52和56都打开，此时，控制线13为高电平使控制晶体管54保持关闭状态，发光器件60中无电流通过；当选通线11、15和16都为低电平时使晶体管51、52和56都关闭，此时，控制线13为低电平使控制晶体管54保持打开状态且作用为有源电阻使用，允许发光器件60有电流通过，电流大小与第一驱动晶体管53的栅极电压成正比。在这种状态下，控制线13的电平始终等于选通线11、15和16的电平，因此可以将控制线13和选通线11、15和16相互连接从而减少对外部输出的引线。进一步地，在一个充电周期内，控制晶体管54关闭的时间应该至少大于晶体管51、52和53打开的时间。

图6(c)示意的一种控制方案对图3(b)和图3(d)的电路进行控制，晶体管51、52和56皆为P型晶体管，当选通线11、15和16都为低电平时使晶体管51、52和56都打开，此时，控制线13和控制线18都为高电平使控制晶体管54和控制晶体管58都保持关闭状态，发光器件60中无电流通过；当选通线11、15和16都为高电平时使晶体管51、52和56都关闭，此时，控制线13和控制线18都为低电平使控制晶体管54和控制晶体管58都保持打开状态且作用为有源电阻使用，允许发光器件60有电流通过，电流大小与第一驱动晶体管53的栅极电压成正比。进一步地，在一个充电周期内，控制晶体管54和控制晶体管58关闭的时间应该至少大于晶体管51、52和53打开的时间。

图6(d)示意的另一种控制方案对图3(b)和图3(d)的电路进行控制，晶体管51、52和56皆为N型晶体管，当选通线11、15和16都为高电平时使晶体管51、52和56都打开，此时，控制线13为高电平且控制线18为低电平使控制晶体管54保持关闭状态和控制晶体管58为打开状态，发光器件60中无电流通过；当选通线11、15和16都为低电平时使晶体管51、52和56都关闭，此时，控制线13和控制线18都为低电平使控制晶体管54和控制晶体管58都保持打开状态且作用为有源电阻使用，允许发光器件60有电流通过，电流大小与第一驱动晶体管53的栅极电压成正比。在这种状态下，控制线13的电平始终等于选通线11、15和16的电平，因此可以将控制线13和选通线11、15和16相互连接从而减少对外部输出的引线。进一步地，在一个充电周期内，控制晶体管54和控制晶体管58关闭的时间应该至少大于晶体管51、52和53打开的时间。

在其他方案中，晶体管51、52或53各为N型或P型晶体管，其工作过程类似，不再赘述。

以下阐述了第三实施例：

本实施例阐述了本发明所述的微型显示器的像素电路的不同方案。

在第一个方案中，如附图4(a)所示，像素电路10包括第一晶体管57、第二晶体管59、第一驱动晶体管53、电容器55；第一晶体管57为P型晶体管，其栅极连接至选通线17、衬底连接至所述像素电源21；第二晶体管59为N型晶体管，其栅极连接至选通线19、衬底连接至地；第一晶体管57的源极(或漏极)连接至第二晶体管59的漏极(或源极)以及数据线12，第一晶体管57的漏极(或源极)连接至第二晶体管59的源极(或漏极)以及第一驱动晶体管53的栅极；第一驱动晶体管53为一种P型晶体管、源极连接至像素电源21、漏极连接至发光器件60的一端(图中为阳级)、衬底连接至像素电源21；电容器55的一端接至第一驱动晶体管53的栅极，另一端接至像素电源21(或地)；发光器件60的另一端(图中为阴极)连接至公共端31。

在第二个方案中，如附图4(b)所示，像素电路10包括第一晶体管57、第二晶体管59、第一驱动晶体管53、电容器55；第一晶体管57为P型晶体管，其栅极连接至选通线17、衬底连接至所述像素电源21；第二晶体管59为N型晶体管，其栅极连接至选通线19、衬底连接至地；第一晶体管57的源极(或漏极)连接至第二晶体管59的漏极(或源极)以及数据线12，第一晶体管57的漏极(或源极)连接至第二晶体管59的源极(或漏极)以及第一驱动晶体管53的栅极；第一驱动晶体管53为一种N型晶体管、漏极连接至像素电源21、源极连接至发光器件60的一端(图中为阳级)、衬底连接至地；电容器55的一端接至第一驱动晶体管53的栅极，另一端接至地(或像素电源21)；发光器件60的另一端(图中为阴极)连接至公共端31。

在第三个方案中，如附图4(c)所示，像素电路10包括第一晶体管57、第二晶体管59、第一驱动晶体管53、电容器55；第一晶体管57为P型晶体管，其栅极连接至选通线17、衬底连接至所述像素电源21；第二晶体管59为N型晶体管，其栅极连接至选通线19、衬底连接至地；第一晶体管57的源极(或漏极)连接至第二晶体管59的漏极(或源极)以及数据线12，第一晶体管57的漏极(或源极)连接至第二晶体管59的源极(或漏极)以及第一驱动晶体管53的栅极；第一驱动晶体管53为一种P型晶体管、源极连接至发光器件60的一端(图中为阴极)、漏极连接至公共端31、衬底连接至其源极(或像素电源21)；电容器55的一端接至第一驱动晶体管53的栅极，另一端接至像素电源21(或地)；发光器件60的另一端(图中为阳极)连接至像素电源21。

在第四个方案中，如附图4(d)所示，像素电路10包括第一晶体管57、第二晶体管59、第一驱动晶体管53、电容器55；第一晶体管57为P型晶体管，其栅极连接至选通线17、衬底连接至所述像素电源21；第二晶体管59为N型晶体管，其栅极连接至选通线19、衬底连接至地；第一晶体管57的源极(或漏极)连接至第二晶体管59的漏极(或源极)以及数据线12，第一晶体管57的漏极(或源极)连接至第二晶体管59的源极(或漏极)以及第一驱动晶体管53的栅极；第一驱动晶体管53为一种N型晶体管、漏极连接至发光器件60的一端(图中为阴极)、源极连接至公共端31、衬底连接至地；电容器55的一端接至第一驱动晶体管53的栅极，另一端接至地(或像素电源21)；发光器件60的另一端(图中为阳极)连接至像素电源21。

进一步地，在以上四个实施例中，第一晶体管57和第二晶体管59皆为沟道宽度不大于0.5微米的金属-氧化物半导体场效应晶体管，第一驱动晶体管53为沟道宽度不小于0.25微米的金属-氧化物半导体场效应晶体管。

进一步地，在以上四个实施例中，第一晶体管57和第二晶体管59都工作于开关状态且同时打开或同时关闭，当第一晶体管57和第二晶体管59都打开时，数据线12上的电压值充电至电容器55，当第一晶体管57和第二晶体管59都关闭时，电容器55使第一驱动晶体管53的栅极保持了所述电压值。

以下阐述了第四实施例：

本实施例阐述了本发明所述的微型显示器的像素电路的不同方案。

在第一个方案中，如附图5(a)所示，像素电路10包括第一晶体管57、第二晶体管59、第一驱动晶体管53、第一控制晶体管54、电容器55；第一晶体管57为P型晶体管，其栅极连接至选通线17、衬底连接至所述像素电源21；第二晶体管59为N型晶体管，其栅极连接至选通线19、衬底连接至地；第一晶体管57的源极(或漏极)连接至第二晶体管59的漏极(或源极)以及数据线12，第一晶体管57的漏极(或源极)连接至第二晶体管59的源极(或漏极)以及第一驱动晶体管53的栅极；第一驱动晶体管53为一种P型晶体管，其源极连接至像素电源21、漏极连接至第一控制晶体管54的源级、衬底连接至像素电源21；第一控制晶体管54为一种P型晶体管，其栅极连接至控制线13(或地)、源极连接至第一驱动晶体管53的漏极、漏极连接至发光器件60的一端(图中为阳级)、衬底连接至像素电源21；电容器55的一端接至第一驱动晶体管53的栅极，另一端接至像素电源21(或地)；发光器件60的另一端(图中为阴极)连接至公共端31。进一步地，当第一驱动晶体管53为一种N型晶体管时，其原理类似，本例不再详述。

在第二个方案中，如附图5(b)所示，像素电路10包括第一晶体管57、第二晶体管59、第一驱动晶体管53、第一控制晶体管54、第二控制晶体管58、电容器55；第一晶体管57为P型晶体管，其栅极连接至选通线17、衬底连接至所述像素电源21；第二晶体管59为N型晶体管，其栅极连接至选通线19、衬底连接至地；第一晶体管57的源极(或漏极)连接至第二晶体管59的漏极(或源极)以及数据线12，第一晶体管57的漏极(或源极)连接至第二晶体管59的源极(或漏极)以及第一驱动晶体管53的栅极；第一驱动晶体管53为一种N型晶体管，其漏极连接至像素电源21、源极连接至第一控制晶体管54的源级、衬底连接至地；第一控制晶体管54为P型晶体管，其栅极连接至控制线13(或地)，第二控制晶体管58为P型晶体管，其栅极连接至控制线18(或地)，第一控制晶体管54的源极连接至第一驱动晶体管53的源极、第一控制晶体管54的漏极连接至第二控制晶体管58的源极、第二控制晶体管58的漏极连接至发光器件60的一端(图中为阳级)、第一控制晶体管54和第二控制晶体管58的衬底皆连接至其自身的源极(或像素电源21)；电容器55的一端接至第一驱动晶体管53的栅极，另一端接至地(或像素电源21)；发光器件60的另一端(图中为阴极)连接至公共端31。进一步地，当第一驱动晶体管53为一种P型晶体管时，其原理类似，本例不再详述。

在第三个方案中，如附图5(c)所示，像素电路10包括第一晶体管57、第二晶体管59、第一驱动晶体管53、第一控制晶体管54、电容器55；第一晶体管57为P型晶体管，其栅极连接至选通线17、衬底连接至所述像素电源21；第二晶体管59为N型晶体管，其栅极连接至选通线19、衬底连接至地；第一晶体管57的源极(或漏极)连接至第二晶体管59的漏极(或源极)以及数据线12，第一晶体管57的漏极(或源极)连接至第二晶体管59的源极(或漏极)以及第一驱动晶体管53的栅极；第一驱动晶体管53为一种P型晶体管，其漏极连接至公共端31、源极连接至第一控制晶体管54的漏级、衬底连接至其源极(或像素电源21)；第一控制晶体管54为一种P型晶体管，其栅极连接至控制线13(或地)、漏极连接至第一驱动晶体管53的源极、源极连接至发光器件60的一端(图中为阴极)、衬底连接至其源极(或像素电源21)；电容器55的一端接至第一驱动晶体管53的栅极，另一端接至像素电源21(或地)；发光器件60的另一端(图中为阳极)连接至像素电源21。进一步地，当第一驱动晶体管53为一种N型晶体管时，其原理类似，本例不再详述。

在第四个方案中，如附图5(d)所示，像素电路10包括第一晶体管57、第二晶体管59、第一驱动晶体管53、第一控制晶体管54、第二控制晶体管58、电容器55；第一晶体管57为P型晶体管，其栅极连接至选通线17、衬底连接至所述像素电源21；第二晶体管59为N型晶体管，其栅极连接至选通线19、衬底连接至地；第一晶体管57的源极(或漏极)连接至第二晶体管59的漏极(或源极)以及数据线12，第一晶体管57的漏极(或源极)连接至第二晶体管59的源极(或漏极)以及第一驱动晶体管53的栅极；第一驱动晶体管53为一种N型晶体管，其源极连接至第二控制晶体管58的源极、漏极连接至第一控制晶体管54的漏级、衬底连接至地；第一控制晶体管54为P型晶体管，其栅极连接至控制线13(或地)、漏极连接至第一驱动晶体管53的漏极、源极连接至发光器件60的一端(图中为阴极)、衬底连接至其源极(或像素电源21)；第二控制晶体管58为P型晶体管，其栅极连接至控制线18(或地)、漏极连接至公共端31、源极连接至第一驱动晶体管53的源极、衬底连接至其源极(或像素电源21)；电容器55的一端接至第一驱动晶体管53的栅极，另一端接至地(或像素电源21)；发光器件60的另一端(图中为阳极)连接至公共端31。进一步地，当第一驱动晶体管53为一种P型晶体管时，其原理类似，本例不再详述。

进一步地，在以上四个实施例中，第一晶体管57和第二晶体管59皆为沟道宽度不大于0.5微米的金属-氧化物半导体场效应晶体管，第一驱动晶体管53、控制晶体管54或58为沟道宽度不小于0.25微米的金属-氧化物半导体场效应晶体管。更进一步地，第一晶体管57和第二晶体管59中具有最小宽长比的晶体管的宽长比大于第一驱动晶体管53的宽长比。

进一步地，在以上四个实施例中，第一晶体管57和第二晶体管59都工作于开关状态且同时打开或同时关闭，当第一晶体管57和第二晶体管59都打开时，数据线12上的电压值充电至电容器55，当第一晶体管57和第二晶体管59都关闭时，电容器55使第一驱动晶体管53的栅极保持了所述电压值。

进一步地，当存在控制晶体管54而不存在控制晶体管58时，当第一晶体管57和第二晶体管59全部打开时，控制线13呈现为高电平使控制晶体管54为关闭状态，从而使所述发光器件中无电流通过，当第一晶体管57和第二晶体管59全部关闭时，控制线13呈现为低电平使控制晶体管54为打开状态，从而使所述发光器件中通过电流而发光。更进一步地，在一个充电周期内，所述控制晶体管54的最短关闭时间不小于第一晶体管57和第二晶体管59的最长打开时间。当同时存在控制晶体管54和控制晶体管58时，当第一晶体管57和第二晶体管59全部打开时，控制线13和控制线18中至少有一个为高电平使控制晶体管54和58中至少有一个为关闭状态，从而使所述发光器件中无电流通过，当第一晶体管57和第二晶体管59全部关闭时，控制线13和控制线18都呈现为低电平使控制晶体管54和控制晶体管58全部为打开状态，从而使所述发光器件中通过电流而发光。更进一步地，在一个充电周期内，所述控制晶体管54和控制晶体管58的最短关闭时间都不小于串联晶体管51、52或56的最长打开时间。

进一步地，可以在控制晶体管54和控制晶体管58的源极端或漏极端插入更多的串联晶体管并将所插入的串联晶体管的栅极连接至独立的控制线，或者减少控制晶体管54或58。进行以上改变后，像素电路的工作方式仍类似于本实施例的方案一至四，本实施例中不再一一举例。

以下将以一个更具体的实例说明控制晶体管54和控制晶体管58的工作过程：

图7(a)示意的一种控制方案对图5(a)和图5(c)的电路进行控制，当选通线17为低电平且选通线19为高电平时使晶体管57和59都打开，此时，控制线13为高电平使控制晶体管54保持关闭状态，发光器件60中无电流通过；当选通线17为高电平且选通线19为低电平时使晶体管57和59都关闭，此时，控制线13为低电平使控制晶体管54保持打开状态且作用为有源电阻使用，允许发光器件60有电流通过，电流大小与第一驱动晶体管53的栅极电压成正比。进一步地，在一个充电周期内，控制晶体管54关闭的时间应该至少大于晶体管51、52和53打开的时间。

图7(b)示意的一种控制方案对图5(b)和图5(d)的电路进行控制，当选通线17为低电平且选通线19为高电平时使晶体管57和59都打开，此时，控制线13和控制线18都为高电平使控制晶体管54和控制晶体管58都保持关闭状态，发光器件60中无电流通过；当选通线17为高电平且选通线19为低电平时使晶体管57和59都关闭，此时，控制线13和控制线18都为低电平使控制晶体管54和控制晶体管58都保持打开状态且作用为有源电阻使用，允许发光器件60有电流通过，电流大小与第一驱动晶体管53的栅极电压成正比。在这种状态下，控制线13和控制线18的电平始终等于选通线19的电平，因此可以将控制线13和控制线18和选通线19相互连接从而减少对外部输出的引线。进一步地，在一个充电周期内，控制晶体管54和控制晶体管58关闭的时间应该至少大于晶体管57和59打开的时间。

以下阐述了第五实施例：

本实施例与第二实施例或第四实施例基本相同，特别之处在于，控制线13和/或控制线18的栅极常连接至地，使得控制晶体管54和/或控制晶体管58始终成为一个有源电阻。

以下阐述了第六实施例：

本实施例与第一或第二实施例基本相同，特别之处在于，如附图8(a)所示，像素电路10构成包含若干行线71、72、73、74和若干列线81的阵列91，阵列91中包含X行Y列像素电路10，列线81按列连接至阵列91中每列像素电路的数据线12，行线71按行连接至阵列91中每行像素电路的选通线11，行线72按行连接至阵列91中每行像素电路的选通线15，行线73按行连接至阵列91中每行像素电路的选通线16，行线74按行连接至阵列91中每行像素电路的控制线13，行线71、72、73、74和列线81均由控制电路90控制。当某行的行线71、72和73使该行的选通线11、15和16都为有效电平时，数据线12上的电压值充电至相应行像素电路10中的电容器55，当该行的行线71、72、73使选通线11、15、16中有一个为无效电平时，电容器55使所述第一驱动晶体管53的栅极保持了所述电压值。本例示意了控制线54的情况，进一步地，控制线58的原理类似控制线54(或控制线58接地)，本例不再详述。

进一步地，控制电路90还包括以下功能中的至少一项：发光器件的亮度调整、对比度调整、色彩饱和度调整、伽玛校正、图像缩放、图像增强、图像格式转换、灰度抖动控制、DC-DC控制器、低压差线性稳压器、温度监控、数模转换器、模数转换器、时序控制器、测试图案发生器、随机存储器、只读存储器、非易失性存储器、一次性编程存储器、嵌入式微处理器、视频数据接口。

进一步地，阵列91中的像素电路10均处于第一电源域，控制电路90中至少有部分电路处于第二电源域，所述第一电源域和第二电源域之间存在用于转换电平的电平转换模块。

进一步地，控制电路90和阵列91构成了微型显示器93的核心电路。

以下阐述了第七实施例：

本实施例与第一或第二实施例基本相同，特别之处在于，如附图8(b)所示，像素电路10构成包含若干行线76、74、75和若干列线81的阵列91，阵列91中包含X行Y列像素电路10，列线81按列连接至阵列91中每列像素电路的数据线12，行线76按行连接至阵列91中每行像素电路的选通线11、15和16，行线74按行连接至阵列91中每行像素电路的控制线13，行线75按行连接至阵列91中每行像素电路的控制线18，行线76、74、75和列线81均由控制电路90控制。当行线76使某行选通线11、15和16为有效电平时，数据线12上的电压值充电至相应行像素电路10中的电容器55，当该行的行线76使该行的选通线11、15、16为无效电平时，电容器55使所述第一驱动晶体管53的栅极保持了所述电压值。

进一步地，控制电路90还包括以下功能中的至少一项：发光器件的亮度调整、对比度调整、色彩饱和度调整、伽玛校正、图像缩放、图像增强、图像格式转换、灰度抖动控制、DC-DC控制器、低压差线性稳压器、温度监控、数模转换器、模数转换器、时序控制器、测试图案发生器、随机存储器、只读存储器、非易失性存储器、一次性编程存储器、嵌入式微处理器、视频数据接口。

进一步地，阵列91中的像素电路10均处于第一电源域，控制电路90中至少有部分电路处于第二电源域，所述第一电源域和第二电源域之间存在用于转换电平的电平转换模块。

进一步地，控制电路90和阵列91构成了微型显示器93的核心电路。

以下阐述了第八实施例：

本实施例与第一或第二实施例基本相同，特别之处在于，如附图8(c)所示，像素电路10构成包含若干行线76、74和若干列线81、82的阵列91，阵列91中包含X行Y列像素电路10，列线81按列连接至阵列91中每列像素电路的数据线12，列线82按列连接至阵列91中每列像素电路的选通线11，行线76按行连接至阵列91中每行像素电路的选通线15和16，行线74按行连接至阵列91中每行像素电路的控制线13，行线76、74和列线81、82均由控制电路90控制。当行线76使某行选通线15和16为有效电平且列线82使某列选通线11为有效电平时，数据线12上的电压值充电至相应行和相应列像素电路10中的电容器55，当该行的行线76使该行的选通线15、16为无效电平或者该列的列线82使该列的选通线11为无效电平时，电容器55使所述第一驱动晶体管53的栅极保持了所述电压值。

进一步地，控制电路90还包括以下功能中的至少一项：发光器件的亮度调整、对比度调整、色彩饱和度调整、伽玛校正、图像缩放、图像增强、图像格式转换、灰度抖动控制、DC-DC控制器、低压差线性稳压器、温度监控、数模转换器、模数转换器、时序控制器、测试图案发生器、随机存储器、只读存储器、非易失性存储器、一次性编程存储器、嵌入式微处理器、视频数据接口。

进一步地，阵列91中的像素电路10均处于第一电源域，控制电路90中至少有部分电路处于第二电源域，所述第一电源域和第二电源域之间存在用于转换电平的电平转换模块。

进一步地，控制电路90和阵列91构成了微型显示器93的核心电路。

以下阐述了第九实施例：

本实施例与第三或第四实施例基本相同，特别之处在于，如附图8(d)所示，像素电路10构成包含若干行线77、79和若干列线81的阵列91，阵列91中包含X行Y列像素电路10，列线81按列连接至阵列91中每列像素电路的数据线12，行线77按行连接至阵列91中每行像素电路的选通线17，行线79按行连接至阵列91中每行像素电路的选通线19，行线74按行连接至阵列91中每行像素电路的控制线13，行线77、79和列线81均由控制电路90控制。当行线77和79使某行选通线17和19为有效电平时，数据线12上的电压值充电至相应行和相应列像素电路10中的电容器55，当该行的行线77和79使该行的选通线17和19为无效电平时，电容器55使所述第一驱动晶体管53的栅极保持了所述电压值。

进一步地，控制电路90还包括以下功能中的至少一项：发光器件的亮度调整、对比度调整、色彩饱和度调整、伽玛校正、图像缩放、图像增强、图像格式转换、灰度抖动控制、DC-DC控制器、低压差线性稳压器、温度监控、数模转换器、模数转换器、时序控制器、测试图案发生器、随机存储器、只读存储器、非易失性存储器、一次性编程存储器、嵌入式微处理器、视频数据接口。

进一步地，阵列91中的像素电路10均处于第一电源域，控制电路90中至少有部分电路处于第二电源域，所述第一电源域和第二电源域之间存在用于转换电平的电平转换模块。

进一步地，控制电路90和阵列91构成了微型显示器93的核心电路。

以下阐述了第十实施例：

本实施例与第一至第九实施例基本相同，特别之处在于，数据线12上的电压值为一个在零和像素电源21电压之间的、并且可分为至少256级的电压值，第一驱动晶体管53的输出电流与该电压值成正比。

进一步地，所述正比为一种线性或者可通过校正形成线性的递增关系。当发光器件60的亮度与该电压值为非线性的递增关系时，应通过外部校正来使其达到线性递增关系，这种校正为伽马校正或一种类似于指数曲线形式的校正。

以下阐述了第十一实施例：

本实施例与第一至第九实施例基本相同，特别之处在于，所有发光器件的另一端接至公共端31且公共端31连至小于零值的负电源，所述负电源的电压值应等于当数据线12为零电压时能够使所述发光器件处于最低等级灰度时负电源的取值。所述负电源应使所述发光器件的最大电压值大于所述像素电源的电压值。特别地，本发明不指定公共端31与发光器件60互连的具体方式，也不指定公共端31、发光器件60、像素电路10的形状，在附图9中，示意了不同的公共端31、发光器件60、像素电路10的互连方式和形状。

以下阐述了第十二实施例：

本实施例与第一至第九实施例基本相同，特别之处在于，电容器55为利用同层金属或相邻层金属形成的金属-绝缘层-金属电容(MIM)、利用同层金属或相邻层金属形成的金属-氧化物-金属(MOM)、利用多晶层和绝缘层形成的多晶-绝缘层-多晶电容(PIP)、利用深沟道形成的电容、利用金属或者其他材料堆叠形成的电容、或利用金属-氧化物半导体场效应晶体管的栅极氧化层和衬底形成的电容或以上电容的组合。在图10中示意了一种利用金属-氧化物半导体场效应晶体管的栅极氧化层和衬底形成的电容，该电容包含了将N型掺杂直接制作于N型衬底或者将P型掺杂直接制作于P型衬底并且和晶体管的栅极氧化层35形成的电容。特别地，本发明并不指定电容器55的物理形状和具体的电容大小，但电容器55的电路布局应以面积最小且电容值使得在下一次刷新前不发生明显漏电为原则，一般而言，所述电压值将保持至少一帧时间或10毫秒时间不发生明显改变。

进一步地，所述组合是指各电容在垂直或水平方面上形成多层并联结构，从而使电容总值大于任何单个电容器的电容值。在一个实施方案中，PIP电容和MIM电容同时被采用，组合成一个电容值更大的电容。在再一个实施方案中，PIP电容和MOM电容同时被采用，组合成一个电容值更大的电容。在又一个实施方案中，PIP电容、MOM电容和MIM电容同时被采用，组合成一个电容值更大的电容。在一个实施方案中，利用金属-氧化物半导体场效应晶体管的栅极氧化层和衬底形成的电容和多层MOM电容同时被采用，组合成一个电容值更大的电容。在又一个实施方案中，利用金属-氧化物半导体场效应晶体管的栅极氧化层和衬底形成的电容和多层MIM电容同时被采用，组合成一个电容值更大的电容。在上述组合中，器件被垂直或分布式放置。更多组合实例不再赘述。

以下阐述了第十三实施例：

本实施例与第一至第九实施例基本相同，特别之处在于，发光器件60为一种由电流驱动的有机电致发光器件或半导体发光器件或量子点发光器件或其组合，其发光亮度与流过发光器件的电流成正比，所述正比为一种线性的或者可通过校正形成线性的递增关系。在一个实施方案中，有机电致发光器件为一种由空穴传输层、空穴注入层、发光层、电子注入层、电子传输层组成的发光器件，当电流从发光器件通过时光子由发光层激发出。在另一个实施方案中，半导体发光器件为一种由Ga、As、In、Al、Se、Zn、Si、P、N或C元素构成的且可掺杂的包含有多量子阱结构的发光器件，当电流从发光器件通过时光子由半导体发光器件中激发出。

进一步地，每个像素电路的平面面积不大于200平方微米。

进一步地，所述发光器件位于像素电路的上方或垂直上方。

以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (37)

1.一种微型显示器的像素电路，包括发光器件，其特征在于：

所述像素电路至少包括N个串接相联的晶体管、第一驱动晶体管和电容器；

所述N个串接相联的晶体管中的N个串联晶体管的栅极分别连接至N个选通线；

所述N个串接相联的晶体管中的第一个串联晶体管的源极或漏极连接至数据线，所述N个串接相联的晶体管中的最后一个串联晶体管的漏极或源极连接至所述第一驱动晶体管的栅极，包括第一个串联晶体管和最后一个串联晶体管在内的所有N个串接相联的晶体管均彼此串联：上一个串联晶体管的漏极或源极连接至下一个串联晶体管的源极或漏极；

所述第一驱动晶体管的源极或漏极连接至像素电源或公共端，所述第一驱动晶体管的漏极或源极连接至所述发光器件的一端，所述发器件的另一端连接至公共端或像素电源；

所述电容器的一端连接至所述第一驱动晶体管的栅极，另一端连接至地或所述像素电源或地。

2.如权利要求1所述的像素电路，其特征在于，N为2、3或4。

3.如权利要求1所述的像素电路，其特征在于，所述N个串接相联的晶体管皆为沟道宽度不大于0.5微米的金属-氧化物半导体场效应晶体管，所述第一驱动晶体管为沟道宽度不小于0.25微米的金属-氧化物半导体场效应晶体管。

4.如权利要求1所述的像素电路，其特征在于，所述N个串接相联的晶体管各为P型或N型晶体管且所述第一驱动晶体管为P型或N型晶体管，所述P型晶体管的衬底连接至所述像素电源或其源极，所述N型晶体管的衬底连接至地。

5.如权利要求1所述的像素电路，其特征在于，所述N个串接相联的晶体管都工作于开关状态，当所述N个选通线使N个串接相联的晶体管全部打开时，所述数据线上的电压值充电至所述电容器，当所述N个串接相联的晶体管中有任意一个关闭时，所述电容器使所述第一驱动晶体管的栅极保持了所述电压值。

6.一种微型显示器的像素电路，包括发光器件，其特征在于：

所述像素电路至少包括N个串接相联的晶体管、第一驱动晶体管以及和所述第一驱动晶体管形成串接相连的M个控制晶体管和电容器；

所述N个串接相联的晶体管中的N个串联晶体管的栅极分别连接至N个选通线；所述N个串接相联的晶体管中的第一个串联晶体管的源极或漏极连接至数据线，所述N个串接相联的晶体管中的最后一个串联晶体管的漏极或源极连接至所述第一驱动晶体管的栅极，包括第一个串联晶体管和最后一个串联晶体管在内的所有N个串接相联的晶体管均彼此串联：上一个串联晶体管的漏极或源极连接至下一个串联晶体管的源极或漏极；

所述第一驱动晶体管和M个控制晶体管形成串联连接，前一个晶体管的漏极或源极连接至下一个晶体管的源极或漏极，第一个串联晶体管的源极或漏极连接至像素电源或公共端，最后一个串联晶体管的漏极或源极连接至所述发光器件的一端，所述发光器件的另一端连接至公共端或像素电源；

所述电容器的一端连接至所述第一驱动晶体管的栅极，另一端连接至地或所述像素电源或地。

7.如权利要求6所述的像素电路，其特征在于，N为2、3或4，M为1、2或3。

8.如权利要求6所述的像素电路，其特征在于，所述N个串接相联的晶体管皆为沟道宽度不大于0.5微米的金属-氧化物半导体场效应晶体管，所述第一驱动晶体管和所述M个串接相联的晶体管皆为沟道宽度不小于0.25微米的金属-氧化物半导体场效应晶体管。

9.如权利要求6所述的像素电路，其特征在于，所述N个串接相联的晶体管各为P型或N型晶体管且所述第一驱动晶体管为P型或N型晶体管，所述P型晶体管的衬底连接至所述像素电源或其源极，所述N型晶体管的衬底连接至地。

10.如权利要求6所述的像素电路，其特征在于，所述N个串接相联的晶体管都工作于开关状态，当所述N个选通线使N个串接相联的晶体管全部打开时，所述数据线上的电压值充电至所述电容器，当所述N个串接相联的晶体管中有任意一个关闭时，所述电容器使所述第一驱动晶体管的栅极保持了所述电压值。

11.如权利要求6所述的像素电路，其特征在于，所述M个控制晶体管皆为P型晶体管，所述P型晶体管的衬底连接至该P型晶体管的源极或所述像素电源。

12.如权利要求6所述的像素电路，其特征在于，所述M个控制晶体管中具有最小宽长比的晶体管的宽长比大于所述第一驱动晶体管的宽长比。

13.如权利要求6所述的像素电路，其特征在于，所述M个控制晶体管中的每个控制晶体管的栅极全部连接至地或者至少有一个控制晶体管连接至控制线，且当连接至所述控制线时，当所述N个选通线使N个串接相联的晶体管全部打开时，所述控制线呈现为高电平使所述M个控制晶体管中栅极连接至所述控制线的晶体管为关闭状态，从而使所述发光器件中无电流通过，当所述N个选通线使N个串接相联的晶体管中至少有一个关闭时，所述控制线呈现为低电平使所述M个控制晶体管全部为打开状态，从而使所述发光器件中通过电流而发光。

14.如权利要求13所述的像素电路，其特征在于，在一个充电周期内，所述M个控制晶体管的最短关闭时间不小于所述N个串接相联的晶体管的最长打开时间。

15.一种显示器的像素电路，包括发光器件，其特征在于：

所述像素电路至少包括第一晶体管、第二晶体管、第一驱动晶体管和电容器；

所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管；所述第一晶体管的栅极连接至选通线，所述第二晶体管的栅极连接至另一个选通线，所述第一晶体管的源极或漏极连接至所述第二晶体管的漏极或源极以及数据线，所述第一晶体管的漏极或源极连接至所述第二晶体管的源极或漏极以及所述第一驱动晶体管的栅极；所述第一晶体管的衬底连接至所述像素电源，所述第二晶体管的衬底连接至地；

所述第一驱动晶体管的源极或漏极连接至像素电源或公共端，所述第一驱动晶体管的漏极或源极连接至所述发光器件的一端，所述发器件的另一端连接至公共端或像素电源；

所述电容器的一端连接至所述第一驱动晶体管的栅极，另一端连接至地或所述像素电源或地。

16.如权利要求15所述的像素电路，其特征在于，所述第一晶体和或第二晶体管皆为沟道宽度不大于0.5微米的金属-氧化物半导体场效应晶体管，所述第一驱动晶体管为沟道宽度不小于0.25微米的金属-氧化物半导体场效应晶体管。

17.如权利要求15所述的像素电路，其特征在于，所述第一驱动晶体管为P型或N型晶体管，所述P型晶体管的衬底连接至该P型晶体管的源极或所述像素电源，所述N型晶体管的衬底连接至地。

18.如权利要求15所述的像素电路，其特征在于，所述第一晶体管和第二晶体管都工作于开关状态且同时打开或同时关闭，当所述第一晶体管和第二晶体管全部打开时，所述数据线上的电压值充电至所述电容器，当第一晶体管和第二晶体管全部关闭时，所述电容器使所述第一驱动晶体管的栅极保持了所述电压值。

19.一种显示器的像素电路，包括发光器件，其特征在于：

所述像素电路至少包括第一晶体管、第二晶体管、第一驱动晶体管以及和所述第一驱动晶体管形成串接相连的M个控制晶体管和电容器；

所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管；所述第一晶体管的栅极连接至选通线，所述第二晶体管的栅极连接至另一个选通线，所述第一晶体管的源极或漏极连接至所述第二晶体管的漏极或源极以及数据线，所述第一晶体管的漏极或源极连接至所述第二晶体管的源极或漏极以及所述第一驱动晶体管的栅极；所述第一晶体管的衬底连接至所述像素电源，所述第二晶体管的衬底连接至地；

所述第一驱动晶体管和M个控制晶体管形成串联连接，前一个晶体管的漏极或源极连接至下一个晶体管的源极或漏极，第一个串联晶体管的源极或漏极连接至像素电源或公共端，最后一个串联晶体管的漏极或源极连接至所述发光器件的一端，所述发光器件的另一端连接至公共端或像素电源；

所述电容器的一端连接至所述第一驱动晶体管的栅极，另一端连接至地或所述像素电源或地。

20.如权利要求19所述的像素电路，其特征在于，M为1、2或3。

21.如权利要求19所述的像素电路，其特征在于，所述第一晶体管和第二晶体管皆为沟道宽度不大于0.5微米的金属-氧化物半导体场效应晶体管，所述第一驱动晶体管和所述第一驱动晶体管以及和所述第一驱动晶体管形成串接相连的M个控制晶体管皆为沟道宽度不小于0.25微米的金属-氧化物半导体场效应晶体管。

22.如权利要求19所述的像素电路，其特征在于，所述第一驱动晶体管为P型或N型晶体管，所述M个控制晶体管皆为P型晶体管，所述P型晶体管的衬底连接至该P型晶体管的源极或所述像素电源，所述N型晶体管的衬底连接至地。

23.如权利要求19所述的像素电路，其特征在于，所述M个控制晶体管中具有最小宽长比的晶体管的宽长比大于所述第一驱动晶体管的宽长比。

24.如权利要求19所述的像素电路，其特征在于，所述第一晶体管和第二晶体管都工作于开关状态且所述第一晶体管和第二晶体管的选通线的极性相反，当所述第一晶体管和第二晶体管全部打开时，所述数据线上的电压值充电至所述电容器，当所述第一晶体管和第二晶体管全部关闭时，所述电容器使所述第一驱动晶体管的栅极保持了所述电压值。

25.如权利要求19所述的像素电路，其特征在于，所述M个控制晶体管中的每个控制晶体管的栅极全部连接至地或者至少有一个控制晶体管连接至控制线，且当连接至所述控制线时，当所述第一晶体管和第二晶体管全部打开时，所述控制线呈现为高电平使所述M个控制晶体管中栅极连接至所述控制线的晶体管为关闭状态，从而使所述发光器件中无电流通过，当所述第一晶体管和第二晶体管全部关闭时，所述控制线呈现为低电平使所述M个控制晶体管全部为打开状态，从而使所述发光器件中通过电流而发光。

26.如权利要求25所述的像素电路，其特征在于，在一个充电周期内，所述M个控制晶体管的最短关闭时间不小于第一晶体管和第二晶体管的最长打开时间。

27.如权利要求1-26所述的像素电路，其特征在于，所述像素电路构成包含若干行线和若干列线的阵列，所述列线按列连接至阵列中每列像素电路的数据线，所述行线和列线由控制电路控制且所述控制电路还包括以下功能中的至少一项：发光器件的亮度调整、对比度调整、色彩饱和度调整、伽玛校正、图像缩放、图像增强、图像格式转换、灰度抖动控制、DC-DC控制器、低压差线性稳压器、温度监控、数模转换器、模数转换器、时序控制器、测试图案发生器、随机存储器、只读存储器、非易失性存储器、一次性编程存储器、嵌入式微处理器、视频数据接口。

28.如权利要求1-26所述的像素电路，其特征在于，所述像素电路构成包含若干每行均具有多位的行线和若干列线的阵列，所述若干每行均具有多位的行线按行连接至所述阵列中像素电路的多个选通线并使所述若干每行均具有多位的行线中每行具有多位的行线与所述像素电路包含的多个选通线对应连接，所述行线和列线由控制电路控制且所述控制电路还包括以下功能中的至少一项：发光器件的亮度调整、对比度调整、色彩饱和度调整、伽玛校正、图像缩放、图像增强、图像格式转换、灰度抖动控制、DC-DC控制器、低压差线性稳压器、温度监控、数模转换器、模数转换器、时序控制器、测试图案发生器、随机存储器、只读存储器、非易失性存储器、一次性编程存储器、嵌入式微处理器、视频数据接口。

29.如权利要求1-26所述的像素电路，其特征在于，所述像素电路构成包含若干每行均具有多位的行线和若干每列均具有多位的列线的阵列，所述若干每行均具有多位的行线中至少具备一个行线按行连接至所述阵列中像素电路的某一个选通线，所述若干每列均具有多位的列线中至少具备一个列线按列连接至所述阵列中像素电路的另一个选通线，所述行线和列线由控制电路控制且所述控制电路还包括以下功能中的至少一项：发光器件的亮度调整、对比度调整、色彩饱和度调整、伽玛校正、图像缩放、图像增强、图像格式转换、灰度抖动控制、DC-DC控制器、低压差线性稳压器、温度监控、数模转换器、模数转换器、时序控制器、测试图案发生器、随机存储器、只读存储器、非易失性存储器、一次性编程存储器、嵌入式微处理器、视频数据接口。

30.如权利要求1-26所述的像素电路，其特征在于，所述像素电路构成包含若干每行均具有多位的行线和若干列线的阵列，所述若干每行均具有多位的行线中至少具备一个行线按行连接至所述阵列中像素电路的控制线，所述行线和列线由控制电路控制且所述控制电路还包括以下功能中的至少一项：发光器件的亮度调整、对比度调整、色彩饱和度调整、伽玛校正、图像缩放、图像增强、图像格式转换、灰度抖动控制、DC-DC控制器、低压差线性稳压器、温度监控、数模转换器、模数转换器、时序控制器、测试图案发生器、随机存储器、只读存储器、非易失性存储器、一次性编程存储器、嵌入式微处理器、视频数据接口。

31.如权利要求1-26所述的像素电路，其特征在于，所述像素电路构成包含若干行线和若干列线的阵列，所述行线和列线由控制电路控制，所述阵列中的有源器件均处于第一电源域且所述控制电路中至少有部分电路处于第二电源域，所述第一电源域和第二电源域之间存在用于转换电平的电平转换模块且所述控制电路还包括以下功能中的至少一项：发光器件的亮度调整、对比度调整、色彩饱和度调整、伽玛校正、图像缩放、图像增强、图像格式转换、灰度抖动控制、DC-DC控制器、低压差线性稳压器、温度监控、数模转换器、模数转换器、时序控制器、测试图案发生器、随机存储器、只读存储器、非易失性存储器、一次性编程存储器、嵌入式微处理器、视频数据接口。

32.如权利要求1-26所述的像素电路，其特征在于，所述数据线上的电压值或所述电容器上的电压值为一个在零和所述像素电源电压之间的、并且可分为至少256级的电压值且所述第一驱动晶体管的输出电流与所述电压值成正比，所述正比为一种线性或者可通过校正形成线性的递增关系。

33.如权利要求1-26所述的像素电路，其特征在于，当所述第一驱动晶体管的源极或漏极连接至像素电源时，所述公共端连接了所述发光器件的阴极且所述公共端连接至地或小于零值的负电源；当所述第一驱动晶体管的源极或漏极连接至地或小于零值的负电源时，所述公共端连接了所述发光器件的阳极且所述公共端连接至所述像素电源。

34.如权利要求33所述的像素电路，其特征在于，所述负电源的电压值应等于当数据线为零电压时能够使所述发光器件处于最低等级灰度时负电源的取值。

35.如权利要求1-26所述的像素电路，其特征在于，所述电容器为利用同层金属或相邻层金属形成的金属-绝缘层-金属电容、利用同层金属或相邻层金属形成的金属-氧化物-金属、利用多晶层和绝缘层形成的多晶-绝缘层-多晶电容、利用深沟道形成的电容、利用金属或者其他材料堆叠形成的电容、或利用金属-氧化物半导体场效应晶体管的栅极氧化层和衬底形成的电容或以上电容的组合。

36.如权利35所述的像素电路，其特征在于，所述组合是指各电容在垂直或水平方面上形成多层并联结构，从而使电容总值大于任何单个电容器的电容值。

37.如权利要求1-26所述的像素电路，其特征在于，所述发光器件为一种由电流驱动的有机电致发光器件或半导体发光器件或量子点发光器件或其组合，所述发光器件的发光亮度与流过发光器件的电流成正比，且所述发光器件位于像素电路的上方或垂直上方。