KR102332423B1 - 시프트레지스터 및 이를 포함하는 표시장치 - Google Patents

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Abstract

본 발명에 의한 표시장치는 제1 내지 제n 픽셀라인 각각에 픽셀들이 배치되는 표시패널 및 픽셀들 각각에 연결되는 제1 및 제2 스캔라인에 스캔신호를 공급하는 시프트레지스터를 포함한다. 시프트레지스터는 서로 종속적으로 접속되는 제1 내지 제n(n은 자연수) 스캔 드라이버를 포함한다. 제i(i는 "n-2" 이하의 자연수) 스캔 드라이버는 제i 픽셀라인의 픽셀들과 연결되는 제1 스캔라인에 공급되는 제1 스캔신호 및 제i 픽셀라인의 픽셀들과 연결되는 제2 스캔라인에 공급되는 제2 스캔신호를 생성한다.

Description

시프트레지스터 및 이를 포함하는 표시장치{Shift Resistor and Display Device having the Same}
본 발명은 시프트레지스터 및 이를 포함하는 표시장치에 관한 것이다.
평판 표시장치(FPD; Flat Panel Display)는 소형화 및 경량화에 유리한 장점으로 인해서 데스크탑 컴퓨터의 모니터뿐만 아니라, 노트북컴퓨터, 태블릿 등의 휴대용 컴퓨터나 휴대 전화 단말기 등에 폭넓게 이용되고 있다. 이러한 평판 표시장치는 액정표시장치{Liquid Crystal Display; LCD), 플라즈마 표시장치(Plasma Display Panel; PDP), 전계 방출표시장치{Field Emission Display; FED) 및 유기발광다이오드 표시장치(Organic Light Emitting diode Display; 이하, OLED) 등이 있다.
이 중에서 유기발광다이오드 표시장치는 응답속도가 빠르고, 발광효율이 높은 휘도를 표현할 수 있으며 시야각이 큰 장점이 있다. 일반적으로 유기발광다이오드 표시장치는 스캔신호에 의해서 턴-온 되는 트랜지스터를 이용하여 데이터전압을 구동트랜지스터의 게이트 전극에 인가하고, 구동트랜지스터에 공급되는 데이터전압을 스토리지 커패시터에 충전한다. 그리고 발광제어신호를 이용하여 스토리지 커패시터에 충전된 데이터전압을 출력함으로써 유기발광다이오드를 발광시킨다.
모든 픽셀들에 배치되는 구동 트랜지스터들은 전기적 특성이 동일하여야 하지만, 공정 조건이나 구동 환경 등에 의해서 불균일하게 된다. 이러한 이유로 동일 데이터전압에 따른 구동 전류는 픽셀들마다 달라지고 그 결과, 픽셀들간 휘도 편차가 발생하게 된다. 이를 해결하기 위하여, 각 픽셀로부터 구동 트랜지스터의 특성 파라미터(문턱전압, 이동도)를 센싱하고, 센싱 결과에 따라 입력 데이터를 적절히 보정함으로써 휘도 불균일을 감소시키는 화질 보상기술이 알려져 있다.
화질 보상기술 중에서 내부 보상 방식은 유기발광다이오드가 발광하는 동안에 구동 트랜지스터의 전기적 특성을 배제시키도록 픽셀 구조 및 구동 타이밍을 제어한다. 내부 보상 방식은 기본적으로 구동 트랜지터의 게이트 전압을 소스 팔로워 방식으로 상승시켜서 일정 수준으로 포화(sturation)시키는 샘플링 동작을 수행한다
내부 보상 방식은 다수의 트랜지스터들로 구성되는 픽셀 구조를 갖고, 각각의 픽셀들은 게이트신호들에 의해서 동작한다. 픽셀 구조에 따라 게이트신호들은 두 개 이상의 신호들을 포함할 수 있다. 일반적으로 게이트신호들은 픽셀의 주요 노드를 초기화시키는 트랜지스터와 픽셀에 데이터전압을 충전하는 동작을 제어하는 트랜지스터들에 인가되는 스캔신호와, 픽셀의 발광기간을 제어하는 에미션신호를 포함한다.
게이트신호들을 인가하는 게이트 구동부는 표시패널의 베젤 영역에 게이트-인-패널(Gate In Panel, 이하 GIP) 형태로 구현되기도 한다. GIP 형태의 게이트 구동부는 하나의 게이트신호를 생성하기 위해서 서로 종속적으로 연결되는 스테이지들로 이루어지는 시프트레지스터를 구비한다. 따라서, 시프트레지스터는 게이트신호들의 개수만큼 요구된다. 픽셀의 구조에 따라서 시프트레지스터가 필요하고, 이는 베젤 영역을 증가시키는 요인이 된다.
본 발명은 표시패널의 베젤 영역을 줄일 수 있는 시프트레지스터 및 이를 포함하는 표시장치를 제공하기 위한 것이다.
상기 목적을 달성하기 위하여, 본 발명에 의한 표시장치는 제1 내지 제n 픽셀라인 각각에 픽셀들이 배치되는 표시패널 및 픽셀들 각각에 연결되는 제1 및 제2 스캔라인에 스캔신호를 공급하는 시프트레지스터를 포함한다. 시프트레지스터는 서로 종속적으로 접속되는 제1 내지 제n(n은 자연수) 스캔 드라이버를 포함한다. 제i(i는 "n-2" 이하의 자연수) 스캔 드라이버는 제i 픽셀라인의 픽셀들과 연결되는 제1 스캔라인에 공급되는 제1 스캔신호 및 제i 픽셀라인의 픽셀들과 연결되는 제2 스캔라인에 공급되는 제2 스캔신호를 생성한다.
본 발명에 의한 표시장치는 서로 종속적으로 연결되는 스캔 드라이버들 각각이 서로 다른 출력 타이밍을 갖는 제1 및 제2 스캔신호를 생성한다. 즉, 제1 및 제2 스캔신호를 생성하는 시프트레지스터를 별도로 구비하지 않기 때문에 시프트레지스터의 개수를 줄일 수 있고, 그 결과 시프트레지스터가 배치되는 표시패널의 베젤 영역을 줄일 수 있다.
도 1은 본 발명에 의한 유기발광다이오드 표시장치의 구성을 나타내는 도면.
도 2는 본 발명에 의한 시프트레지스터의 구성을 나타내는 도면.
도 3은 본 발명의 제1 실시 예에 의한 픽셀 구조를 나타내는 도면.
도 4는 도 3에 도시된 픽셀의 구동을 위한 게이트신호들의 타이밍을 나타내는 도면.
도 5는 본 발명에 의한 스캔 드라이버를 나타내는 도면.
도 6은 제1 실시 예에 의한 스캔클럭 타이밍을 나타내는 도면.
도 7은 도 6에 도시된 스캔클럭 타이밍에 따른 BST1, BST2의 전압변화를 나타내는 도면.
도 8은 제2 실시 예에 의한 픽셀 구조를 나타내는 도면.
도 9는 도 8에 도시된 픽셀의 구동을 위한 게이트신호들의 타이밍을 나타내는 도면.
도 10은 제2 실시 예에 의한 스캔클럭 타이밍을 나타내는 도면.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다. 여러 실시예들을 설명함에 있어서, 실질적으로 동일한 구성요소에 대하여는 서두에서 대표적으로 설명하고 다른 실시예에서는 생략될 수 있다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 발명의 게이트 구동부에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 p 타입 트랜지스터를 예시하였지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어 가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되어서는 안된다.
도 1은 본 발명에 의한 표시장치의 구성을 나타내는 도면이다.
도 1을 참조하면, 본 발명에 의한 유기발광다이오드 표시장치는 픽셀들(P)이 매트릭스 형태로 배열되는 표시패널(100), 데이터 구동부(120), 게이트 구동부(130,140) 및 타이밍 콘트롤러(110)를 구비한다.
표시패널(100)은 픽셀(P)들이 배치되어 영상을 표시하는 표시부(100A) 및 시프트레지스터(140)가 배치되고 영상을 표시하지 않는 비표시부(100B)를 포함한다.
표시부(100A)는 복수 개의 픽셀(P)를 포함하고, 각각의 픽셀(P)들이 표시하는 계조를 기반으로 영상을 표시한다. 픽셀(P)들은 제1 내지 제n 픽셀라인(HL1 내지 HL[n])들을 따라 배열된다. 각각의 픽셀(P)은 컬럼라인(Column Line)을 따라 배열되는 데이터라인(DL)과 연결되고, 픽셀라인(HL)을 따라 배열되는 게이트라인(GL)에 연결된다. 즉, 동일한 픽셀라인에 배치된 픽셀들은 동일한 게이트라인(GL)을 공유하여 동시에 구동된다. 그리고 제1 픽셀라인(HL1)에 배치된 픽셀들을 제1 픽셀(P1)들이라 정의하고, 제n 픽셀라인(HLn)에 배치된 픽셀들을 제n 픽셀(Pn)들이라고 정의할 때, 제1 픽셀(P1)들부터 제n 픽셀(Pn)들은 순차적으로 구동된다. 그리고, 하나의 스캔라인에 데이터를 기입하는 샘플링 기간을 1수평기간(1H)이라고 정의할 수 있다.
게이트라인(GL)은 픽셀 구조에 따라 에미션라인과 복수의 스캔라인을 포함할 수 있다. 본 발명의 실시 예에 의한 게이트라인(GL)은 도 2에 도시된 것과 같이, 제1 스캔라인(SL1), 제2 스캔라인(SL2) 및 에미션라인(EML)을 포함한다.
타이밍 콘트롤러(110)는 데이터 구동부(120) 및 게이트 구동부(130,140)의 구동 타이밍을 제어하기 위한 것이다. 이를 위해서 타이밍 콘트롤러(110)는 외부로부터 입력되는 디지털 비디오 데이터(RGB)를 표시패널(100)의 해상도에 맞게 재정렬하여 데이터 구동부(120)에 공급한다. 또한, 타이밍 콘트롤러(110)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동부(120)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 구동부(130,140)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 발생한다.
데이터 구동부(120)는 데이터라인부(DL)를 구동하기 위한 것이다. 이를 위해서 데이터 구동부(120)는 데이터 제어신호(DDC)를 기반으로 타이밍 콘트롤러(110)로부터 입력되는 디지털 비디오 데이터(RGB)를 아날로그 데이터전압으로 변환하여 데이터라인(DL)들에 공급한다.
게이트 구동부(130,140)는 레벨 시프터(130) 및 쉬프트 레지스터(140)를 포함한다. 레벨 시프터(130)는 IC 형태로 표시패널(100)에 접속되는 인쇄회로기판(미도시)에 형성되고, 쉬프트 레지스터(140)는 표시패널(100)의 비표시영역(100B)에 형성되는 게이트-인-패널(Gate In Panel; 이하 GIP) 방식으로 형성된다.
레벨 시프터(130)는 타이밍 콘트롤러(110)의 제어하에 클럭들 및 스타트신호(VST)를 레벨 쉬프팅한 후 쉬프트 레지스터(140)에 공급한다. 쉬프트 레지스터(140)는 GIP 방식에 의해 표시패널(100)의 비표시영역(100B)에서 다수의 박막 트랜지스터(이하 트랜지스터)조합으로 형성된다.
도 2는 본 발명에 의한 쉬프트 레지스터를 나타내는 도면이다.
도 2를 참조하면, 본 발명에 의한 쉬프트 레지스터는 에미션신호 생성부(141) 및 스캔신호 생성부(143)를 포함한다.
에미션신호 생성부(141)는 제1 내지 제n 에미션 드라이버(EMD1~EMDn)를 포함한다. 제1 에미션 드라이버(EMD1)는 에미션신호(EM1)를 생성하여, 제1 픽셀라인(HL1)의 에미션 라인(EML(1))에 인가한다. 제2 에미션 드라이버(EMD2)는 에미션신호(EM2)를 생성하고, 제2 픽셀라인(HL2)의 에미션 라인(EML(2))에 인가한다. 제n 에미션 드라이버(EMDn)는 에미션신호(EMn)를 생성하고, 제n 픽셀라인(HLn)의 에미션 라인(EML(n))에 인가한다.
스캔신호 생성부(143)는 제1 내지 제n 스캔 드라이버(SD1~SDn)를 포함한다. 제1 스캔 드라이버(SD1)는 제1 스캔신호(SCAN1(1))를 생성하여 제1 픽셀라인(HL1)의 제1 스캔라인(SL1(1))에 인가하고, 제2 스캔신호(SCAN2(1))를 생성하여 제1 픽셀라인(HL1)의 제2 스캔라인(SL2(1))에 인가한다. 제2 스캔 드라이버(SD2)는 제1 스캔신호(SCAN1(2))를 생성하여 제2 픽셀라인(HL2)의 제1 스캔라인(SL1(2))에 인가하고, 제2 스캔신호(SCAN2(2))를 생성하여 제2 픽셀라인(HL2)의 제2 스캔라인(SL2(2))에 인가한다. 제n 스캔 드라이버(SDn)는 제1 스캔신호(SCAN1(1))를 생성하여 제n 픽셀라인(HLn)의 제1 스캔라인(SL1(n))에 인가하고, 제2 스캔신호(SCAN2(1))를 생성하여 제n 픽셀라인(HLn)의 제2 스캔라인(SL2(n))에 인가한다.
에미션신호 생성부(141)의 제1 내지 제n 에미션 드라이버(EMD1~EMDn)는 서로 종속적으로 연결되고, 마찬가지로 스캔신호 생성부(143)의 제1 내지 제n 스캔 드라이버(SD1~SDn)는 서로 종속적으로 연결된다. 특히, 도면에서와 같이 스캔 드라이버들(SD1~SDn) 각각은 제1 및 제2 스캔신호(SCAN1, SCAN2)를 생성한다. 이와 같이, 스캔 드라이버들(SD1~SDn) 각각은 제1 및 제2 스캔신호(SCAN1, SCAN2)를 출력하기 때문에, 스캔신호 생성부(143)의 전체적인 사이즈를 줄일 수 있다. 이에 따라, 스캔 드라이버들(SD1~SDn)이 배치되는 베젤을 줄일 수 있다.
이하, 본 발명의 스캔신호 생성부가 적용되는 유기발광다이오드 표시장치의 실시 예를 살펴보면 다음과 같다.
도 3은 제1 실시 예에 의한 픽셀을 나타내는 도면이다. 도 3에 도시된 픽셀은 제1 픽셀라인(HL1)에 배치된 픽셀들을 도시하고 있다. 다른 픽셀라인들에 배치된 픽셀들 역시 도 3에 도시된 것과 동일한 구조로 이루어질 수 있다.
도 3을 참조하면, 실시 예에 의한 픽셀은 구동 트랜지스터(DT), 제1 내지 제6 트랜지스터들(T1~T6) 및 스토리지 커패시터(Cst)를 포함한다.
구동 트랜지스터(DT)는 자신의 소스-게이트 간 전압(Vsg)에 따라 유기발광소자(OLED)에 인가되는 구동전류를 제어한다. 구동트랜지스터(DT)의 게이트전극은 제1 노드(N1)에 접속되고, 소스전극은 제3 노드(N3)에 접속되며, 드레인전극은 제2 노드(N2)에 접속된다. 제1 트랜지스터(T1)는 제2 스캔신호(SCAN2(1))에 응답하여, 제1 노드(N1)와 제2 노드(N2)를 연결시킨다. 제2 트랜지스터(T2)는 제2 스캔신호(SCAN2(1))에 응답하여, 데이터라인(DL)과 제3 노드(N3)를 연결시킨다. 제3 트랜지스터(T3)는 에미션신호(EM(1))에 응답하여, 제3 노드(N3)와 고전위 구동전압(VDD)의 입력단을 연결시킨다. 제4 트랜지스터(T4)는 에미션신호(EM(1))에 응답하여, 제2 노드(N2)와 제4 노드(N4)를 연결시킨다. 제5 트랜지스터(T5)는 제1 스캔신호(SCAN1(1))에 응답하여, 제1 노드(N1)와 초기화전압(Vini)의 입력단을 연결시킨다. 제6 트랜지스터(T6)는 제2 스캔신호(SCAN2(1))에 응답하여, 초기화전압(Vini)의 입력단과 제4 노드(N4)를 연결시킨다. 그리고, 스토리지 커패시터(Cst)는 제1 노드(N1)와 초기화전압(Vini)의 입력단 사이에 접속된다.
도 4는 도 3에 도시된 픽셀을 구동하기 위한 게이트신호들의 타이밍을 나타내는 도면이다. 특히, 제1 스캔 드라이버(SD1)가 출력하는 제1 스캔신호(SCAN1(1)) 및 제2 스캔신호(SCAN2(1))를 중심으로 제1 픽셀라인(HL1)의 픽셀들의 동작을 살펴보기로 한다.
도 3 및 도 4를 참조하여, 픽셀의 구동을 살펴보면 다음과 같다.
이니셜 기간(Ti)에서, 제5 트랜지스터(T5)는 제1 스캔신호(SCAN1(1)) 에 응답하여, 제1 노드(N1)와 초기화전압(Vini)의 입력단을 연결시킨다. 그 결과 제1 노드(N1)는 초기화전압(Vini)으로 초기화된다. 초기화전압(Vini)은 유기발광다이오드(OLED)의 동작전압보다 충분히 낮은 전압 범위 내에서 선택되고, 저전위 구동전압(VSS)과 같거나 저전위 구동전압(VSS)보다 낮게 설정될 수 있다.
샘플링 기간(Ts)에서, 제2 스캔신호(SCAN2(1))에 응답하여, 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제6 트랜지스터(T6)는 턴-온 된다. 그 결과, 제1 트랜지스터(T1)는 제1 노드(N1) 및 제2 노드(N2)를 다이오드 연결(diode connection)시킨다. 제2 트랜지스터(T2)는 데이터라인(DL)으로부터 공급받는 데이터전압(Vdata)을 제3 노드(N3)에 충전시킨다. 제6 트랜지스터(T6)는 초기화전압(Vini)을 제4 노드(N4)에 충전시킨다.
샘플링 기간(Ts)에서, 구동트랜지스터(DT)의 소스-드레인 사이에는 전류(Ids)가 흐르며, 이에 따라 제3 노드(N3)의 전압은 데이터전압(Vdata)에서 구동트랜지스터(DT)의 문턱전압(Vth)의 절대값을 뺀 값(Vdata(n)-|Vth|)이 된다. 제1 노드(N1)는 제2 노드(N2)와 동일한 전압이 된다.
에미션 기간(Te)에서, 제3 트랜지스터(T3)는 에미션신호(EM(1))에 응답하여, 고전위 구동전압(VDD)을 제3 노드(N3)에 공급한다. 그리고, 제4 트랜지스터(T4)가 턴 온 되어서, 제2 노드(N2) 및 제4 노드(N4)가 연결된다. 에미션 기간(Te)에서, 구동 트랜지스터(DT)의 게이트-소스 간에 세팅된 전압에 따라 제3 노드(N3)에서 제2 노드(N2)를 경유하는 전류가 발생한다.
에미션 기간(Te)에서 유기발광다이오드(OLED)에 흐르는 구동전류(Ioled)에 대한 관계식은 하기 수학식 1과 같이 된다.
[수학식 1]
IOLED=k/2(Vsg-|Vth|)2 = k/2(Vs-Vg-Vth)2 = k/2{VDD-(Vdata-|Vth|) -Vth)}
[수학식1]은 결국 "k/2(VDD-Vdata)2 "로 정리된다.
수학식 1에서, k/2는 구동트랜지스터(DT)의 전자 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 비례 상수를 나타낸다. 결국 발광 기간(Te) 동안, 유기발광다이오드(OLED)에 흐르는 구동전류는 구동 트랜지스터(DT)의 문턱전압(Vth)의 영향을 받지 않는다.
도 5는 도 2에 도시된 제1 스캔 드라이버의 구성을 나타내는 도면이다.
도 5 를 참조하면, 제1 스캔 드라이버(SD1)는 제1 및 제2 풀업 트랜지스터(Tpu1, Tpu2), 제1 및 제2 풀다운 트랜지스터(Tpd1, Tpd2), 제1 내지 제5 트랜지스터(T1~T5), 제1 및 제2 노드제어 트랜지스터(Ta, Tb)를 포함한다.
제1 풀업 트랜지스터(Tpu1)는 BST1 노드에 연결되는 게이트전극, 제1 출력단(Nout1)에 연결되는 드레인전극 및 제1 클럭 입력단(CLKP1)에 연결되는 소스전극으로 이루어진다. 제1 풀업 트랜지스터(Tpu1)는 BST1 노드 전압에 응답하여, 제1 클럭 입력단(CLKP1)에 인가되는 스캔클럭에 따라 제1 스캔신호(SCAN1(1))를 출력한다.
제2 풀업 트랜지스터(Tpu2)는 BST2 노드에 연결되는 게이트전극, 제2 출력단(Nout2)에 연결되는 드레인전극 및 제1 클럭 입력단(CLKP1)에 연결되는 소스전극으로 이루어진다. 제2 풀업 트랜지스터(Tpu2)는 BST2 노드 전압에 응답하여, 제2 클럭 입력단(CLKP2)에 인가되는 스캔클럭에 따라 제2 스캔신호(SCAN2(1))를 출력한다.
제1 풀다운 트랜지스터(Tpd1)는 QB 노드에 연결되는 게이트전극, 고전위전압(VGH)의 입력단에 연결되는 드레인전극, 제1 출력단(Nout1)에 연결되는 소스전극으로 이루어진다. 제1 풀다운 트랜지스터(Tpd1)는 QB 노드 전압에 응답하여, 제1 출력단(Nout1)을 턴-오프 전압으로 충전한다.
제2 풀다운 트랜지스터(Tpd2)는 QB 노드에 연결되는 게이트전극, 고전위전압(VGH)의 입력단에 연결되는 드레인전극, 제2 출력단(Nout2)에 연결되는 소스전극으로 이루어진다. 제2 풀다운 트랜지스터(Tpd2)는 QB 노드 전압에 응답하여, 제2 출력단(Nout2)을 턴-오프 전압으로 충전한다.
제1 트랜지스터(T1)는 스타트신호 입력단(VP)에 연결되는 게이트 전극, Q 노드에 연결되는 드레인전극 및 저전위전압(VGL)의 입력단에 연결되는 소스전극을 포함한다. 스타트신호 입력단(VP)은 스타트펄스(VST) 또는 캐리신호를 입력받는다. 캐리신호는 n-1 번째의 제1 스캔신호(SCAN1(n-1)) 을 이용할 수 있다. 제1 트랜지스터(T1)는 스타트신호 입력단(VP)의 전압에 대응하여 Q 노드를 프리챠지한다.
제2 트랜지스터(T2)는 리셋클럭 입력단(RP)에 연결되는 게이트전극, QB 노드에 연결되는 드레인전극 및 저전위전압(VGL)의 입력단에 연결되는 소스전극을 포함한다. 제2 트랜지스터(T2)는 리셋클럭(RCLK)에 응답하여, QB 노드를 저전위전압(VSS)으로 방전시킨다.
제3 트랜지스터(T3)는 QB 노드에 연결되는 게이트전극, Q 노드에 연결되는 소스전극, 고전위전압(VGH)의 입력단에 연결되는 드레인전극을 포함한다. 제3 트랜지스터(T3)는 QB 노드 전압에 응답하여, Q 노드를 고전위전압(VGH)으로 충전시킨다.
제4 트랜지스터(T4)는 스타트신호 입력단(VP)에 연결되는 게이트전극. QB 노드에 연결되는 소스전극 및 고전위전압(VGH)의 입력단에 연결되는 드레인전극을 포함한다. 제5 트랜지스터(T5)는 스타트신호에 응답하여 QB 노드를 고전위전압(VGH)으로 충전시킨다.
제5 트랜지스터(T5)는 Q 노드에 연결되는 게이트전극. QB 노드에 연결되는 소스전극 및 고전위전압(VGH)의 입력단에 연결되는 드레인전극을 포함한다. 제6 트랜지스터(T6)는 Q 노드 전압에 응답하여 QB 노드를 고전위전압(VGH)으로 충전시킨다.
제1 노드제어 트랜지스터(Ta)는 저전위전압(VGL)의 입력단에 연결되는 게이트전극, Q 노드에 연결되는 드레인전극, 및 BST1 노드에 연결되는 소스전극을 포함한다.
제2 노드제어 트랜지스터(Tb)는 저전위전압(VGL)의 입력단에 연결되는 게이트전극, Q 노드에 연결되는 드레인전극, 및 BST2 노드에 연결되는 소스전극을 포함한다.
도 6은 도 5에 도시된 스캔 드라이버에 인가되는 클럭들의 타이밍과 이에 따른 스캔 드라이버의 주요 노드 전압 변화 및 스캔 드라이버의 출력을 나타내는 도면이다. 도 7은 도 5에 도시된 BST1 노드 및 BST2 노드의 전압변화를 나타내는 도면이다. 도 6에서 이니셜 기간(Ti), 샘플링 기간(Ts) 및 발광 기간(Te)은 제1 픽셀라인(HL1)의 구동을 위한 제1 스캔 드라이버(SD1)의 동작 타이밍을 명시하고 있다. 또한, 도 6에서 제1 내지 제4 스캔클럭들(SCLK1~SCLK4)의 고전위전압은 게이트하이전압(VGH)이고, 저전위전압은 게이트로우전압(VGL)을 이용할 수 있다.도 5 내지 도 7을 참조하여, 본 발명에 의한 스캔 드라이버의 동작을 살펴보면 다음과 같다. 특히, 제1 및 제2 스캔신호(SCAN1(1), SCAN2(1))를 생성하는 제1 스캔 드라이버(SD1)의 동작을 중심으로 실시 예를 살펴보면 다음과 같다.
이니셜 기간(Ti) 이전에, 스타트신호 입력단(VP)은 스타트신호(VST)를 입력받는다. 제1 트랜지스터(T1)는 스타트신호(VST)에 응답하여, Q 노드를 저전위전압(VGL)인 제1 전압레벨(VL1)로 프리챠지한다. 그리고 제1 노드제어 트랜지스터(Ta)는 BST1 노드를 Q 노드전압으로 프리챠지한다. Q 노드가 턴-온 전압인 동안, 제5 트랜지스터(T5)는 QB 노드에 고전위전압(VGH)을 공급하여, 제1 및 제2 풀다운 트랜지스터(Tpd1, Tpd2)가 안정적으로 턴-오프 상태를 유지한다.
스타트신호(VST)가 인가되는 동안, 제4 트랜지스터(T4)는 턴-온되어서, QB 노드는 턴-오프전압이 고전위전압(VGH) 상태를 유지한다. 그 결과, 제1 및 제2 풀다운 트랜지스터(Tpd1, Tpd2)가 안정적으로 턴-오프 상태를 유지한다. 이처럼 제5 트랜지스터(T5)와 마찬가지로 제4 트랜지스터(T4)는 제1 및 제2 풀다운 트랜지스터들(Tpd1, Tpd2)의 동작을 억제하여, 제1 및 제2 풀업 트랜지스터들(Tpu1, Tpu2)이 턴-온되는 동안 제1 및 제2 출력단(Nout1,Nout2)이 안정적으로 스캔신호들을 출력할 수 있도록 한다.
이니셜 기간(Ti)에서, 스타트신호 입력단(VP)은 하이레벨전압이 되어서 제1 트랜지스터(T1)는 턴-오프되고, 그 결과 Q 노드 및 BST1 노드는 플로팅 상태가 된다.
이니셜 기간(Ti) 동안, 제1 클럭 입력단(CLKP1)에는 저전위전압(VGL)의 제1 스캔클럭(SCLK1)이 입력된다. 즉, 제1 풀업 트랜지스터(Tpu1)의 소스전극은 고전위전압(VGH)에서 저전위전압(VGL)으로 전압레벨이 낮아진다. BST1 노드가 플로팅 상태에서, 제1 풀업 트랜지스터(Tpu1)의 소스전극의 전압 변화에 따라 BST1 노드의 전압은 제1 전압레벨(VL1)에서 제2 전압레벨(VL2)로 부트스트래핑(Bootstrapping) 되고, 제1 출력단(Nout1)은 턴-온 전압레벨의 제1 스캔신호(SCAN1(1))를 출력한다. BST1 노드가 부트스트래핑되는 제2 전압레벨(VL2)은 제1 풀업 트랜지스터(Tpu1)의 소스전극의 전압 변화량이 반영되기 때문에 “VGL-(VGH-VGL)”이 된다.
제1 스캔신호(SCAN1(1))가 출력되는 동안 제1 노드제어 트랜지스터(Ta)는 턴-오프 상태를 유지하기 때문에, BST1 노드와 Q 노드는 전기적으로 연결되지 않는다. 그 결과, 제1 스캔신호(SCAN1(1))가 출력되는 동안에 BST1 노드가 부트스트래핑 된다고 할지라도, Q 노드의 전압이 BST1 노드에 따라 부트스트래핑되는 것이 방지된다. 만약 제1 스캔신호(SCAN1(1))가 출력되는 동안에 Q 노드의 전압이 부트스트래핑되어서 낮아지면, 제2 노드제어 트랜지스터(Tb)를 통해서 BST2 노드의 전압이 낮아질 수 있다. 그 결과, 제2 풀업 트랜지스터(Tpu2)가 턴-온되어 제2 출력단(Nout2)을 통해서 제2 스캔신호(SCAN2(1))가 원치않는 타이밍에 출력될 수 있다.
샘플링 기간(Ts)이 시작할 때에, 제1 스캔클럭(SCLK1)은 고전위전압(VGH)이 되고, 그 결과 제1 출력단(Nout1)의 전압 또한 고전위전압(VGH)이 된다.
샘플링 기간(Ts) 동안, 제2 클럭 입력단(CLKP2)에는 제2 스캔클럭(SCLK2)이 입력된다. BST1 노드가 부트스트래핑되는 원리와 마찬가지로 BST2 노드는 부트스트래핑되면서 제2 풀업 트랜지스터(Tpu2)는 턴-온 전압을 유지한다. 그 결과, 제2 출력단(Nout2)은 턴-온 전압레벨의 제2 스캔신호(SCAN2(1))를 출력한다. BST2 노드는 BST1 노드가 부트스트래핑되는 제2 전압레벨(VL2) 과 유사한 수준으로 부트스트래핑된다. 한편, 제2 노드제어 트랜지스터(Tb)는 턴-오프 상태를 유지하고, 그 결과 Q 노드가 부트스트래핑되는 것이 방지된다.
발광기간(Te)이 시작할 때, 제2 스캔클럭(SCLK2)은 고전위전압(VGH)이 되고, 그 결과 제2 출력단(Nout2)의 전압 또한 고전위전압(VGH)이 된다. 결과적으로 발광기간(Te) 동안에는, 샘플링 기간(Ts)이 시작할 때에 고전위전압(VGH)이 되는 제1 출력단(Nout1)과 함께 제2 출력단(Nout2) 또한 고전위전압(VGH)이 된다.
그리고 발광기간(Te)이 시작할 때, 리셋클럭 입력단(RP)에는 제3 스캔클럭(SCLK3)이 인가된다. 제3 스캔클럭(SCLK3)에 응답하여, 제2 트랜지스터(T2)는 저전위전압(VGL)을 QB 노드에 공급한다. 그 결과, 제3 트랜지스터(T3)는 턴-온되어 Q 노드를 고전위전압(VGH)으로 충전시킨다. 그리고 제1 및 제2 풀다운 트랜지스터(Tpd1, Tpd2)는 턴-온되고, 제1 및 제2 출력단(Nout1, Nout2)은 안정적으로 고전위전압(VGH)을 유지한다. 즉, 리셋클럭 입력단(RCLK)에 인가되는 제3 스캔클럭(SCLK3)에 의해서 제1 및 제2 출력단(Nout1, Nout2)은 턴-오프 전압을 안정적으로 유지할 수 있다.
이와 같이, 본 발명에 의한 제1 스캔드라이버(SD1)는 제1 스캔신호(SCAN1(1)) 및 제2 스캔신호(SCAN2(1))를 생성한다.
제1 스캔신호(SCAN1(1))는 제1 클럭 입력단(CLKP1)에 인가되는 클럭에 의해서 결정되고, 제2 스캔신호(SCAN2(1))는 제2 클럭 입력단(CLKP2)에 인가되는 클럭에 의해서 결정된다. 제1 스캔신호(SCAN1(1)) 및 제2 스캔신호(SCAN2(1))는 각각 펄스폭이 1 수평기간(1H)으로 동일하며 위상만 차이난다. 이와 마찬가지로, 제2 스캔드라이버(SD2) 내지 제n 스캔드라이버(SDn)들이 출력하는 제1 스캔신호(SCAN1(i)) 내지 제2 스캔신호(SCAN2(i))들은 각각 펄스폭이 1 수평기간(1H)으로 동일하며 위상 차이를 갖는다.
따라서, 각각의 스캔드라이버들(SD1~SDn)은 동일한 스캔클럭들을 이용하되 제1 클럭 입력단(CLKP1)과 제2 클럭 입력단(CLKP2)에 인가되는 클럭들의 연결관계를 다르게 하여 제1 스캔신호(SCAN1(1)) 및 제2 스캔신호(SCAN2(1))를 출력할 수 있다. 아래의 [표 1]은 각각의 스캔드라이버의 스타트신호 입력단(VP), 제1 클럭 입력단(CLKP1), 제2 클럭 입력단(CLKP2) 및 리셋클럭 입력단(RP)에 연결되는 클럭들을 나타내는 도면이다.
VP CLKP1 CLKP2 RCLK
SD1 VST SCLK1 SCLK2 SCLK3
SD2 SCAN1(1) SCLK2 SCLK3 SCLK4
SD3 SCAN1(2) SCLK3 SCLK4 SCLK1
SD4 SCAN1(3) SCLK4 SCLK1 SCLK2
SD5 SCAN1(4) SCLK1 SCLK2 SCLK3
SD6 SCAN1(5) SCLK2 SCLK3 SCLK4
도 6 및 [표 1]을 참조하면, 스캔드라이버들(SD1~SDn) 각각에 인가되는 클럭들은 제1 스캔클럭(SCLK1) 내지 제4 스캔클럭(SCLK4)을 포함한다. [표 1]에서와 같이, 각각의 스캔드라이버들의 제1 클럭 입력단(CLKP1)에 연결되는 스캔클럭과 제2 클럭 입력단(CLKP2)에 연결되는 스캔클럭은 서로 1 수평기간의 위상차를 갖는다. 즉, 각각의 스캔드라이버들의 제1 클럭 입력단(CLKP1)에 연결되는 스캔클럭과 제2 클럭 입력단(CLKP2)에 연결되는 스캔클럭들은 1 수평기간의 위상 차이를 갖는다.
그리고 i(i는 “n-2”보다 작은 자연수) 번째 스캔드라이버(SDi)에 인가되는 리셋클럭은, (i+2) 번째 스캔드라이버(SD(i+2))의 제1 클럭 입력단(CLKP1)에 인가되는 스캔클럭과 동일하다.
도 8은 제2 실시 예에 의한 픽셀 구조를 나타내는 도면으로써, n번째 픽셀라인에 배치된 픽셀을 도시하고 있다. 도 9는 도 8에 도시된 픽셀을 구동하는 게이트신호들의 타이밍을 나타내는 도면이다.
도 8을 참조하면, 제2 실시 예에 의한 픽셀은 유기발광다이오드(OLED), 구동 트랜지스터(DT), 제1 내지 제5 트랜지스터들(T1~T5) 및 스토리지 커패시터(Cst)를 포함한다.
유기발광다이오드(OLED)는 구동 트랜지스터(DT)로부터 공급되는 구동 전류에 의해 발광한다. 유기발광다이오드(OLED)의 애노드전극은 제5 노드(N5)에 접속되고, 캐소드전극은 저전위 구동전압(VSS)의 입력단에 접속된다.
구동 트랜지스터(DT)는 자신의 소스-게이트 간 전압(Vsg)에 따라 유기발광다이오드(OLED)에 인가되는 구동전류를 제어한다. 구동 트랜지스터(DT)의 게이트전극은 제1 노드(N1)에 접속되고, 소스전극은 제3 노드(N3)에 접속되며, 드레인전극은 제2 노드(N2)에 접속된다.
제1 트랜지스터(T1)는 데이터라인(DL)과 제4 노드(N4) 사이에 접속되고, 제1 스캔신호(SCAN1(1)) 에 따라 온/오프된다. 제1 트랜지스터(T1)의 게이트전극은 제1 스캔신호(SCAN1(1))가 인가되는 제1 스캔라인(SL1(1))에 접속되고, 그의 소스전극은 데이터라인(DL)에 접속되며, 그의 드레인전극은 제4 노드(N4)에 접속된다.
제2 트랜지스터(T2)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속되고, 제2 스캔신호(SCAN2(1))에 따라 온/오프 된다. 제2 트랜지스터(T2)의 게이트전극은 제2 스캔신호(SCAN2(1))가 인가되는 제2 스캔라인(SL2(1))에 접속되고, 그의 소스전극은 제2 노드(N2)에 접속되며, 그의 드레인전극은 제1 노드(N1)에 접속된다.
제3 트랜지스터(T3)는 제4 노드(N4)와 초기전압(Vinit)의 입력단 사이에 접속되고, 에미션신호(EM(1))에 따라 온/오프 된다. 제3 트랜지스터(T3)의 게이트전극은 에미션신호(EM(1))가 인가되는 에미션라인(EML(1))에 접속되고, 그의 소스전극은 제4 노드(N4)에 접속되며, 그의 드레인전극은 초기전압(Vinit)의 입력단에 접속된다.
제4 트랜지스터(T4)는 제2 노드(N2)와 제5 노드(N5) 사이에 접속되고, 에미션신호(EM(1))에 따라 온/오프 된다. 제4 트랜지스터(T4)의 게이트전극은 에미션신호(EM(1))가 인가되는 에미션라인(EML(1))에 접속되고, 그의 소스전극은 제2 노드(N2)에 접속되며, 그의 드레인전극은 제5 노드(N5)에 접속된다.
제5 트랜지스터(T5)는 제5 노드(N5)와 초기전압(Vinit)의 입력단 사이에 접속되고, 제2 스캔신호(SCAN2(1))에 따라 온/오프 된다. 제5 트랜지스터(T5)의 게이트전극은 제2 스캔신호(SCAN2(1))가 인가되는 제2 스캔라인(SL2(1))에 접속되고, 그의 소스전극은 제5 노드(N5)에 접속되며, 그의 드레인전극은 초기전압(Vinit)의 입력단에 접속된다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 제4 노드(N4) 사이에 접속된다. 보조 커패시터(Cgv)는 제1 노드(N1)와 제3 노드(N3) 사이에 접속된다. 보조 커패시터(Cgv)의 제3 노드(N3)는 정전압원인 고전위 구동전압(VDD)의 입력단과 연결되어서, 구동 트랜지스터(DT)의 게이트전극의 전압이 원치않는 커플링 현상에 의해서 변화되는 것을 방지한다.
도 8 및 도 9를 참조하여, 제2 실시 예에 의한 픽셀의 구동을 살펴보면 다음과 같다. 특히, 제1 스캔 드라이버(SD1)가 출력하는 제1 스캔신호(SCAN1(1)) 및 제2 스캔신호(SCAN2(1))를 중심으로 제1 픽셀라인(HL1)의 픽셀들의 동작을 살펴보기로 한다.
이니셜 기간(Ti)에서, 제2 스캔신호(SCAN2(1)) 및 에미션신호(EM(1))는 온 레벨로 인가되고, 제1 스캔신호(SCAN2(1)) 는 오프 레벨로 인가된다. 그 결과, 제3 트랜지스터(T3)는 에미션신호(EM(1))에 응답하여, 초기화전압을 제4 노드(N4)에 충전한다. 제4 트랜지스터(T4)는 에미션신호(EM(1))에 응답하여 제2 노드(N2) 및 제5 노드(N5)를 연결시킨다. 제5 트랜지스터(T5)는 제2 스캔신호(SCAN2(1))에 응답하여, 제5 노드(N5)를 초기화전압(Vinit)으로 초기화한다. 제4 트랜지스터(T4)가 턴-온됨으로써 제2 노드(N2)의 전압은 초기화 전압(Vini)이 된다. 제2 트랜지스터(T2)는 제2 스캔신호(SCAN2(1))에 응답하여, 제1 노드(N1) 및 제2 노드(N2)를 연결시킨다. 이에 따라 구동트랜지스터의 게이트전극과 드레인전극은 다이오드 커넥션(diode connection) 상태가 되고, 제1 노드(N1)의 전압 또한 초기화 전압(Vini)이 된다.
샘플링 기간(Ts)에서, 제1 스캔신호(SCAN1(1)) 및 제2 스캔신호(SCAN2(1))는 온 레벨로 인가되고, 에미션신호(EM(1))는 오프 레벨로 인가된다. 샘플링 기간(Ts)에서, 제3 트랜지스터(T3)가 턴-오프되고, 제1 스캔신호(SCAN1(1))에 응답하여 제1 트랜지스터(T1)가 턴 온 됨으로써, 제4 노드(N4)에는 데이터전압이 충전된다. 그리고, 구동 트랜지스터(DT)의 게이트전극과 드레인전극은 다이오드 커넥션 상태를 유지한다. 샘플링 기간(Ts)에서, 제4 트랜지스터(T4)가 턴-오프되어서 제2 노드(N2)는 플로팅 상태가 된다. 그리고 제3 노드(N3)에서 제2 노드(N2)로 흐르는 전류에 의해서 제2 노드(N2)의 전압은 상승하고, 이에 따라 제1 노드(N1)의 전압도 상승한다. 제1 노드(N1)의 전압이 상승함에 따라, 구동 트랜지스터(DT)의 Vgs 값이 작아진다. 샘플링 기간에서 제3 노드(N3)에서 제2 노드(N2)로 흐르는 전류는 구동 트랜지스터(DT)의 Vgs가 구동 트랜지스터(DT)의 문턱전압과 동일해질 때까지 흐른다. 즉, 샘플링 기간(Ts)에서 제1 노드(N1) 및 제2 노드(N2)의 전압은 고전위구동전압(VDD)에서 문턱전압(Vth)의 절대값을 뺀 값(VDD-|Vth|)으로 포화된다.
에미션 기간(Te)에서, 에미션신호(EM(1))는 온 레벨로 인가되고, 제1 스캔신호(SCAN1(1)) 및 제2 스캔신호(SCAN2(1))는 오프 레벨로 인가된다. 제3 트랜지스터(T3)는 에미션신호(EM(1))에 응답하여, 초기전압(Vini)을 제4 노드(N4)에 인가한다. 그 결과 제4 노드(N4)의 전압은 데이터전압(Vdata)에서 초기전압(Vini)를 뺀 값만큼 변한다.
커플링 효과에 의해서, 제4 노드(N4)의 전위 변화분(Vdata-Vinit)에 해당하는 전압이 제1 노드(N1)에 반영된다. 즉, 제1 노드(N1)의 전압은 샘플링 기간(Ts)에서의 전압레벨(VDD-|Vth|)에서 제4 노드(N4)의 전위 변화분(Vdata-Vinit)을 뺀 값에 해당하는 "VDD-|Vth| -(Vdata-Vinit)"이 된다.
제4 트랜지스터(T4)는 에미션신호(EM(1))에 응답하여, 제2 노드(N2) 및 제5 노드(N5)를 연결시킨다. 이때, 유기발광다이오드(OLED)에 흐르는 구동전류(Ioled)에 대한 관계식은 하기 수학식 2과 같이 된다.
[수학식 2]
IOLED=k/2(Vsg-|Vth|)^2 = k/2((Vs-Vg)- |Vth|)^2 = k/2[(VDD-{VDD-|Vth| -(Vdata-Vinit)}-|Vth|]^2 = k/2(Vdata - Vinit)^2
수학식 2에서, k/2는 구동 트랜지스터(DT)의 전자 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 비례 상수를 지시한다. 수학식 2에서 알 수 있는 바와 같이, 구동전류(Ioled) 관계식에서 구동 트랜지스터(DT)의 문턱전압(Vth) 성분은 소거된다. 이를 통해, 문턱전압(Vth) 변화가 구동전류(Ioled)에 미치는 영향이 제거된다.
제2 실시 예에 의한 픽셀 구조를 구동하기 위한 제1 스캔신호(SCAN1(1)) 및 제2 스캔신호(SCAN2(1))는 도 5에 도시된 스캔 드라이버를 이용하여 생성할 수 있다. 다만, 제2 실시 예에 의한 제1 스캔신호(SCAN1(1)) 및 제2 스캔신호(SCAN2(1))들은 펄스폭이 다르기 때문에, 제1 클럭 입력단(CLKP1)과 제2 클럭 입력단(CLKP2)에 인가되는 클럭들은 서로 다르다. 즉, 제1 클럭 입력단(CLKP1)에 인가되는 제1 스캔1클럭(CLK1_SCAN1) 내지 제4 스캔1클럭(CLK4_SCAN1)들 각각의 펄스폭은 1 수평기간(1H)이고, 제2 클럭 입력단(CLKP2)에 인가되는 제1 스캔2클럭(CLK1_SCAN2) 내지 제4 스캔2클럭(CLK4_SCAN2)들 각각의 펄스폭은 2 수평기간(2H)이다.
도 10은 제2 실시 예에 의한 스캔신호들을 생성하기 위한 클럭들 및 중요 노드의 전압 변화를 나타내는 도면이고, [표 2]는 각각의 스캔드라이버에 인가되는 클럭들을 나타내는 표이다.
VP CLKP1 CLKP2 RCLK
SD1 VST CLK1_SCAN1 CLK1_SCAN2 CLK3_SCAN2
SD2 SCAN2(1) CLK2_SCAN1 CLK2_SCAN2 CLK4_SCAN2
SD3 SCAN2(2) CLK3_SCAN1 CLK3_SCAN2 CLK1_SCAN2
SD4 SCAN2(3) CLK4_SCAN1 CLK4_SCAN2 CLK2_SCAN2
SD5 SCAN2(4) CLK1_SCAN1 CLK1_SCAN2 CLK3_SCAN2
SD6 SCAN2(5) CLK2_SCAN1 CLK2_SCAN2 CLK4_SCAN2
도 10에서 이니셜 기간(Ti), 샘플링 기간(Ts) 및 발광 기간(Te)은 제1 픽셀라인(HL1)의 구동을 위한 제1 스캔 드라이버(SD1)의 동작 타이밍을 명시하고 있다. 또한, 도 10에서 제1 스캔1클럭(CLK1_SCAN1) 내지 제4 스캔1클럭(CLK4_SCAN1)들과 제1 스캔2클럭(CLK1_SCAN2) 내지 제4 스캔2클럭(CLK4_SCAN2)들의 고전위전압은 게이트하이전압(VGH)이고, 저전위전압은 게이트로우전압(VGL)을 이용할 수 있다. 도 5 및 도 10을 참조하여, 제2 실시 예에 의한 스캔신호들을 출력하는 스캔 드라이버의 동작을 살펴보면 다음과 같다. 특히, 제1 및 제2 스캔신호(SCAN1(1), SCAN2(1))를 생성하는 제1 스캔 드라이버(SD1)의 동작을 중심으로 실시 예를 살펴보면 다음과 같다.
프리챠지 기간(Tpre) 동안, , 스타트신호 입력단(VP)은 스타트신호(VST)를 입력받는다. 프리챠지 기간(Tpre)은 스타트신호(VST)가 인가되기 시작하는 시점부터 1수평기간(1H) 이후까지의 기간으로 정의될 수 있고, 발광기간(Te)의 마지막 수평기간에 해당한다. 프리챠지 기간(Tpre) 동안, 제1 트랜지스터(T1)는 스타트신호(VST)에 응답하여, Q 노드를 저전위전압(VGL)인 제1 전압레벨(VL1)로 프리챠지한다. 그리고 제1 노드제어 트랜지스터(Ta)는 BST1 노드를 Q 노드전압으로 프리챠지한다. Q 노드가 턴-온 전압인 동안, 제5 트랜지스터(T5)는 QB 노드에 고전위전압(VGH)을 공급하여, 제1 및 제2 풀다운 트랜지스터(Tpd1, Tpd2)가 안정적으로 턴-오프 상태를 유지한다.
프리챠지 기간(Tpre) 동안, Q 노드가 저전위전압(VGL)으로 프리챠지되고, 제1 및 제2 노드제어 트랜지스터(Ta,Tb)의 게이트전압은 저전위전압(VGL)이기 때문에, 제1 및 제2 노드제어 트랜지스터(Ta,Tb)는 턴-오프 상태 수준이 된다. 그 결과 Q 노드와 BST1 노드 및 BST2 노드는 플로팅 상태가 된다.프리챠지 기간(Tpre) 내에서 BST1 노드 및 BST2 노드의 전압은 저전위전압(VGL)이 되고, 제1 및 제2 클럭 입력단들(CLKP1,CLKP2)의 전압은 고전위전압(VGH)이다. 즉, 제1 및 제2 풀업 트랜지스터들(Tpu1, Tpu2)의 Vgs는 턴-온전압 이상이 된다. 다만, 제1 및 제2 풀업 트랜지스터들(Tpu1, Tpu2)의 드레인전극과 접속되는 제1 및 제2 출력단들(Nout1,Nout2)의 전압이 소스전극의 전압과 동일한 수준의 고전위전압(VGH)이기 때문에, 제1 및 제2 풀업 트랜지스터들(Tpu1, Tpu2)의 소스전극과 드레인전극 간에는 전류가 흐르지 않는다.
이니셜 기간(Ti) 동안, 제2 클럭 입력단(CLKP2)에는 저전위전압(VGL)의 제1 스캔2클럭(CLK1_SCAN2)이 입력된다. 즉, 제2 풀업 트랜지스터(Tpu2)의 소스전극은 고전위전압(VGH)에서 저전위전압(VGL)으로 전압레벨이 낮아진다. BST2 노드가 플로팅 상태에서, 제2 풀업 트랜지스터(Tpu2)의 소스전극의 전압 변화에 따라 BST2 노드의 전압은 제1 전압레벨(VL1)에서 제2 전압레벨(VL2)로 부트스트래핑(Bootstrapping) 되고, 제2 출력단(Nout2)은 턴-온 전압레벨의 제2 스캔신호(SCAN2(1))를 출력한다. BST2 노드가 부트스트래핑되는 제2 전압레벨(VL2)은 제2 풀업 트랜지스터(Tpu2)의 소스전극의 전압 변화량이 반영되기 때문에 “VGL-(VGH-VGL)”이 된다. 이와 같이, 저전위전압(VGL)의 제1 스캔2클럭(CLK1_SCAN2)이 인가되는 동안 제2 풀업 트랜지스터(Tpu2)의 게이트전극의 전압도 부트스트래핑되기 때문에, 제2 풀업 트랜지스터(Tpu2)의 Vgs는 턴-온 전압을 유지한다.
제2 스캔신호(SCAN2(1))가 출력되는 동안 제2 노드제어 트랜지스터(Tb)는 턴-오프 상태를 유지하기 때문에, BST2 노드와 Q 노드는 전기적으로 연결되지 않는다. 그 결과, 제2 스캔신호(SCAN2(1))가 출력되는 동안에 BST2 노드가 부트스트래핑 된다고 할지라도, Q 노드의 전압이 BST2 노드에 따라 부트스트래핑되는 것이 방지된다. 따라서, Q 노드가 제2 전압레벨로 낮아짐으로써 Q 노드와 연결되는 트랜지스터들의 동작 신뢰성이 저하되는 것이 방지된다.
한편, 스타트신호(VST)가 인가되는 동안, 제4 트랜지스터(T4)는 턴-온되어서, QB 노드는 턴-오프전압인 고전위전압(VGH) 상태가 된다. 그 결과, 제1 및 제2 풀다운 트랜지스터(Tpd1, Tpd2)가 안정적으로 턴-오프 상태를 유지한다. 이처럼 제4 및 제5 트랜지스터(T4,T5)는 제1 및 제2 풀다운 트랜지스터들(Tpd1, Tpd2)의 동작을 억제하여, 제1 및 제2 풀업 트랜지스터들(Tpu1, Tpu2)이 턴-온되는 동안에 제1 및 제2 출력단(Nout1,Nout2)이 안정적으로 스캔신호들(SCAN1(1), SCAN2(1))을 출력할 수 있도록 한다.
샘플링 기간(Ts) 동안, 제1 클럭 입력단(CLKP1)에는 제1 스캔1클럭(CLK1_SCAN1)이 입력된다. BST2 노드가 부트스트래핑되는 원리와 마찬가지로 BST1 노드는 부트스트래핑되면서 제1 풀업 트랜지스터(Tpu1)는 턴-온 전압을 유지한다. 그리고 제1 클럭 입력단(CLKP1)에 인가되는 저전위전압(VGL)의 제1 스캔1클럭(CLK1_SCAN1)에 의해서 제1 출력단(Nout1)은 저전위전압(VGL)이 되어 턴-온 전압레벨의 제1 스캔신호(SCAN1(1))를 출력한다. 제1 스캔신호(SCAN1(1))가 출력되는 동안, 제1 노드제어 트랜지스터(Ta)는 턴-오프 상태를 유지하고, 그 결과 Q 노드가 부트스트래핑되는 것이 방지된다.
발광기간(Te)이 시작할 때, 제1 스캔1클럭(CLK1_SCAN1) 및 제1 스캔2클럭(CLK1_SCAN2)은 고전위전압(VGH)이 되고, 그 결과 제1 및 제2 출력단(Nout1, Nout2)의 전압은 고전위전압(VGH)이 된다. 결과적으로 발광기간(Te) 동안에는, 샘플링 기간(Ts)이 시작할 때에 고전위전압(VGH)이 되는 제1 출력단(Nout1)과 함께 제2 출력단(Nout2) 또한 고전위전압(VGH)이 된다.
그리고 발광기간(Te)이 시작할 때, 리셋클럭 입력단(RP)에는 제3 스캔2클럭(CLK3_SCAN2)이 인가된다. 제3 스캔2클럭(CLK3_SCAN2)에 응답하여, 제2 트랜지스터(T2)는 저전위전압(VGL)을 QB 노드에 공급한다. 그 결과, 제3 트랜지스터(T3)는 턴-온되어 Q 노드를 고전위전압(VGH)으로 충전시킨다. 그리고 제1 및 제2 풀다운 트랜지스터(Tpd1, Tpd2)는 턴-온되고, 제1 및 제2 출력단(Nout1, Nout2)은 안정적으로 고전위전압(VGH)을 유지한다. 또한, Q 노드가 고전위전압(VGH)이 되면서, BST1 노드 및 BST2 노드는 고전위전압(VGH)이 되고, 그 결과, 제1 및 제2 풀업 트랜지스터들(Tpu1,Tpu2)은 턴-오프 된다.
이와 같이, 리셋클럭 입력단(RCLK)에 인가되는 제3 스캔2클럭(CLK3_SCAN2)에 의해서 제1 및 제2 출력단(Nout1, Nout2)은 턴-오프 전압을 안정적으로 유지할 수 있다.
살펴본 바와 같이, 제1 스캔드라이버(SD1)는 제1 스캔신호(SCAN1(1)) 및 제2 스캔신호(SCAN2(1))를 생성한다. 그리고 제2 내지 제n 스캔 드라이버들(SD2~SDn)은 상술한 제1 스캔 드라이버(SD1)와 동일하게 동작하되, 동작 타이밍을 제어하는 클럭신호들이 달라진다.
각각의 스캔 드라이버들(SD1~SDn)에 인가되는 클럭들은 [표 2]와 같다. 즉, 제1 스캔신호(SCAN1(1))를 생성하기 위한 제1 스캔1클럭(CLK1_SCAN1) 내지 제4 스캔1클럭(CLK4_SCAN1)들은 제1 클럭 입력단(CLKP1)에 인가된다. 그리고 제2 스캔신호(SCAN2(1))를 생성하기 위한 제1 스캔2클럭(CLK1_SCAN2) 내지 제4 스캔2클럭(CLK4_SCAN2)들은 제2 클럭 입력단(CLKP2)에 인가된다.
그리고, i(i는 “n-2”보다 작은 자연수) 번째 스캔드라이버(SDi)에 인가되는 리셋클럭(RCLK)은, (i+2) 번째 스캔드라이버(SD(i+2))의 제2 클럭입력단에 인가되는 스캔2클럭과 동일하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양하게 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.
100: 표시패널 110: 타이밍 콘트롤러
120: 데이터 구동회로 130,140: 게이트 구동회로
EMD1~EMDn: 에미션 드라이버 SD1~SDn: 스캔 드라이버

Claims (11)

  1. 제1 내지 제n 픽셀라인 각각에 픽셀들이 배치되는 표시패널; 및
    상기 픽셀들 각각에 연결되는 제1 및 제2 스캔라인에 스캔신호를 공급하는 시프트레지스터를 포함하고,
    상기 시프트레지스터는 서로 종속적으로 접속되는 제1 내지 제n(n은 자연수) 스캔 드라이버를 포함하되,
    제i(i는 "n-2" 이하의 자연수) 스캔 드라이버는
    제i 픽셀라인의 픽셀들과 연결되는 상기 제1 스캔라인에 공급되는 제1 스캔신호; 및
    상기 제i 픽셀라인의 픽셀들과 연결되는 상기 제2 스캔라인에 공급되는 제2 스캔신호를 생성하고,
    스타트신호에 응답하여 Q 노드를 프리챠지하는 제1 트랜지스터;
    상기 Q 노드가 프리챠지된 상태에서, 제1 클럭입력단으로부터 제공받는 클럭신호를 이용하여 제1 출력단을 통해서 상기 제1 스캔신호를 출력하는 제1 풀업 트랜지스터; 및
    상기 Q 노드가 프리챠지된 상태에서, 제2 클럭입력단으로부터 제공받는 클럭신호를 이용하여 제2 출력단을 통해서 상기 제2 스캔신호를 출력하는 제2 풀업 트랜지스터를 포함하는 표시장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1 풀업 트랜지스터의 게이트전극은 BST1 노드에 연결되고, 상기 제2 풀업 트랜지스터의 게이트전극은 BST2 노드에 연결되며,
    상기 제i 스캔 드라이버는
    저전위전압의 입력단에 연결되는 게이트전극, 상기 Q 노드에 연결되는 드레인전극, 및 상기 BST1 노드에 연결되는 소스전극으로 이루어지는 제1 노드제어 트랜지스터; 및
    저전위전압의 입력단에 연결되는 게이트전극, 상기 Q 노드에 연결되는 드레인전극, 및 상기 BST2 노드에 연결되는 소스전극으로 이루어지는 제2 노드제어 트랜지스터를 더 포함하는 표시장치.
  4. 제 3 항에 있어서,
    상기 BST1 노드는 상기 제1 트랜지스터가 턴-오프 됨에 따라 플로팅 상태가 되고, 상기 제1 클럭 입력단에 클럭신호가 인가될 때 부트스트래핑되며,
    상기 BST2 노드는 상기 제1 트랜지스터가 턴-오프 됨에 따라 플로팅 상태가 되고, 상기 제2 클럭 입력단에 클럭신호가 인가될 때 부트스트래핑되는 표시장치.
  5. 제 4 항에 있어서,
    상기 제1 클럭 입력단은 제1 내지 제4 스캔클럭 중에서 어느 하나의 스캔클럭을 입력받고,
    상기 제2 클럭 입력단은 상기 제1 내지 제4 스캔클럭 중에서 어느 하나의 스캔클럭을 입력받되,
    상기 제1 클럭 입력단이 입력받는 상기 스캔클럭과 상기 제2 클럭 입력단이 인가받는 상기 스캔클럭은 서로 1 수평기간의 위상차이를 갖는 표시장치.
  6. 제 5 항에 있어서,
    상기 Q 노드와 반대전위를 갖는 QB 노드에 연결되는 게이트전극, 고전위전압의 입력단에 연결되는 드레인전극, 및 상기 제1 출력단에 연결되는 소스전극을 포함하는 제1 풀다운 트랜지스터; 및
    상기 QB 노드에 연결되는 게이트전극, 고전위전압의 입력단에 연결되는 드레인전극, 및 상기 제2 출력단에 연결되는 소스전극을 포함하는 제2 풀다운 트랜지스터;
    리셋클럭 입력단에 연결되는 게이트전극, 상기 QB 노드에 연결되는 드레인전극, 및 상기 저전위전압 입력단에 연결되는 소스전극을 포함하는 제2 트랜지스터를 더 포함하고,
    상기 제i 스캔 드라이버에 인가되는 리셋클럭은, 제(i+2) 스캔 드라이버의 상기 제1 클럭입력단에 인가되는 상기 스캔클럭과 동일한 표시장치.
  7. 제 4 항에 있어서,
    상기 제1 클럭입력단은 제1 내지 제4 스캔1클럭들 중에서 어느 하나의 스캔클럭을 입력받고,
    상기 제2 클럭입력단은 제1 내지 제4 스캔2클럭들 중에서 어느 하나의 스캔클럭을 입력받되,
    상기 제1 내지 제4 스캔1클럭들 각각의 펄스폭은 1수평기간이고,
    상기 제1 내지 제4 스캔2클럭들 각각의 펄스폭은 2수평기간이되, 상기 제i 스캔 드라이버의 제2 클럭입력단에 인가되는 스캔2클럭은 상기 제i 스캔 드라이버의 제1 클럭입력단에 인가되는 스캔1클럭과 1수평기간 중첩되는 표시장치.
  8. 제 7 항에 있어서,
    QB 노드에 연결되는 게이트전극, 고전위전압의 입력단에 연결되는 드레인전극, 및 상기 제1 출력단에 연결되는 소스전극을 포함하는 제1 풀다운 트랜지스터; 및
    상기 QB 노드에 연결되는 게이트전극, 고전위전압의 입력단에 연결되는 드레인전극, 및 상기 제2 출력단에 연결되는 소스전극을 포함하는 제2 풀다운 트랜지스터;
    리셋클럭 입력단에 연결되는 게이트전극, 상기 QB 노드에 연결되는 드레인전극, 및 상기 저전위전압 입력단에 연결되는 소스전극을 포함하는 제2 트랜지스터를 더 포함하고,
    상기 제i 스캔 드라이버에 인가되는 리셋클럭은, 제(i+2) 스캔 드라이버의 상기 제2 클럭입력단에 인가되는 상기 스캔2클럭과 동일한 표시장치.
  9. 픽셀들 각각에 연결되는 제1 및 제2 스캔라인들에 제1 스캔신호 및 제2 스캔신호를 공급하며, 서로 종속적으로 접속하는 다수의 스캔 드라이버를 포함하는 시프트레지스터에 있어서,
    상기 스캔 드라이버들 각각은
    스타트 신호에 응답하여, Q 노드를 프리챠지하는 제1 트랜지스터;
    상기 Q 노드가 프리챠지될 때에 턴-온되어 BST1 노드 및 BST2 노드를 각각 프리챠지시키고, 소정 기간 경과 후에 턴-오프되어 상기 BST1 노드 및 BST2 노드를 각각 플로팅시키는 제1 및 제2 노드제어 트랜지스터;
    제1 클럭 입력단에 인가되는 스캔클럭에 따라 상기 BST1 노드를 부트스트래핑 시키면서 상기 제1 스캔신호를 출력하는 제1 풀업 트랜지스터; 및
    제2 클럭 입력단에 인가되는 스캔클럭에 따라 상기 BST2 노드를 부트스트래핑 시키면서 상기 제2 스캔신호를 출력하는 제2 풀업 트랜지스터를 포함하는 시프트레지스터.
  10. 제 9 항에 있어서,
    상기 제1 트랜지스터가 턴-오프된 이후에 상기 Q 노드 및 상기 BST1 노드 및 BST2 노드들은 플로팅 상태가 되고,
    상기 BST1 노드는 상기 제1 트랜지스터가 턴-오프 된 이후에 입력되는 스캔클럭에 따라 부트스트래핑되는 시프트레지스터.
  11. 제 9 항에 있어서,
    상기 제1 노드제어 트랜지스터는 상기 BST1 노드 및 상기 Q 노드 사이에 접속되고, 저전위전압의 입력단에 게이트전극이 연결되며,
    상기 제2 노드제어 트랜지스터는 상기 BST2 노드 및 상기 Q 노드 사이에 접속되고, 저전위전압의 입력단에 게이트전극이 연결되며,
    상기 제1 및 제2 노드제어 트랜지스터는 상기 Q 노드가 프리챠지되었을 때 턴-오프 되는 시프트레지스터.
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